本实用新型属于超大集成规模中半导体阻变存储器领域，具体涉及一种细丝机制的小面积电极阻变存储器。
背景技术：
阻变存储器是一种通过外加不同极性、大小的电压，改变阻变材料的电阻值，从而存储数据的新型存储器件。结构上主要由上电极、阻变材料和下电极组成。基于阻变过程发生的位置，阻变存储器主要分为两类，一类是界面效应阻变存储器，其阻变过程发生在金属/半导体或半导体/半导体的非欧姆接触层界面处，一类是体效应阻变存储器，其上下电极与阻变材料层直接为欧姆接触，阻变过程发生于阻变材料层中。体效应阻变存储器的阻变机理一般为导电细丝机制。对于体效应细丝机制的阻变存储器，较高的操作电流，尤其是从低阻到高阻(reset操作)的电压/电流，严重的制约了其应用前景。然而缩小实际电极面积是减小细丝机制阻变存储器操作电流的有效手段之一。电极面积越小，加载在阻变材料上电场的有效面积就小，形成导电细丝的位置更加集中，操作电压/电流就小，同时还使阻变存储器的性能参数更加集中，减小波动。现有的技术遇到的瓶颈就是难以把电极做得更小，尤其是达到百纳米和十纳米级别，需要付出的代价很大且不稳定。
现有技术中形成有效小面积电极阻变存储器的方法主要有以下三种。
一种是控制电极的物理形状，背景技术1(cn102891253a)公开了，上电极嵌入在阻变材料之内，上电极的顶部的宽度大于其底部的宽度。背景技术2(cn104409627a)公开了将阻变薄膜局限在隔离层的凹槽中，使阻变薄膜层自然形成v型形状，大大缩小实际器件尺寸和厚度，同时使顶电极在阻变薄膜上自然形成尖峰状结构。
一种是引导形成电极细丝，背景技术3(cn102664235a)公开了阻变存储器包括al电极层、sio2层、si层，阻变层和下电极层；其中al电极层与阻变层通过一个或多个导电通道电连接，导电通道为al经sio2层缺陷渗入到si层而使si溶解于al形成的。背景技术4(cn103515534a)公开了采用硅衬底的图形化区域做底电极并与选择性重掺杂相结合的方法，通过选择合适的离子注入方向，使电场能可控的集中到局域的尖峰范围内。背景技术5(cn103594622a)公开了阻变材料薄膜中包含金属离子掺杂浓度高于周围区域的三角形区域，使得器件的阻变行为可控在尖峰处发生。背景技术6(cn102738386a)公开了通过在下电极上设置局部控制电极，增强存储介质内的局域电场强度，使导电细丝更容易沿着该控制电极形成的方法。
还有一种是利用界面势垒效应，背景技术7(cn107204397a)公开了掺杂金属原子的第一金属氧化物层作为阻变层；在其上方形成第二金属氧化物层作为隧穿层。背景技术8(cn102593351a)公开了双层阻变层，在上层阻变层上设有电子电流阻挡层，在电子电流阻挡层上设有上电极，上电极和电子电流阻挡层导带之间的能带差低于1ev。通过控制介电常数以及能带宽度以及亲和势来控制导电细丝的类型。
与上述三种方法相对比，引导形成电极细丝因其不涉及精细刻蚀，也不涉及材料间功函数、能带宽度和亲和势的匹配问题而极具应用价值。
但是现有技术中，引导形成电极细丝以减小有效电极面积的方法仍存在以下局限性，如背景技术3中电极材料选择的局限性，不仅要求形成电极细丝的电极材料与阻变层接触时天然形成欧姆接触，还要求al经sio2层缺陷渗入到si层而使si溶解于al形成电极细丝，以及细丝形成位置的不可控性。背景技术3-4除了有要求形成电极细丝的电极材料与阻变层接触时天然形成欧姆接触的局限外，还改变了阻变材料的体相结构增强了阻变行为的不确定性，且当引导形成导电细丝的结构损坏时，上述器件整体报废，不能多次利用。
技术实现要素：
针对上述现有技术中存在的技术问题，本实用新型的目的在于提供一种细丝机制小面积电极的阻变存储器，通过缩小顶电极与阻变材料的接触面积，从而实现操作电流/电压的缩小。且该结构对电极材料的选择是否能够与阻变层接触直接形成欧姆接触无要求，该电极结构能够实现多次重复使用，该电极结构能够实现电极位置的纳米级精准控制。
本实用新型的结构如图1所示，阻变存储器的结构从上到下依次是多个上电极，热导率低的绝缘介质薄膜，阻变层薄膜，下电极层。其中下电极层与阻变层为欧姆接触，绝缘介质薄膜的热击穿电压et1小于阻变层薄膜et2。利用探针接触上电极，探针的针尖面积小于电极面积，施加一定的大小的直流电压et0，其中et1≤et0＜et2，该电压et0热击穿绝缘层，而在上电极与阻变层之间形成导电通路，该导电通路的截面积即为上电极的有效面积。针尖的面积为亚微米级或者微米级，但是热击穿产生的通道面积一般小于针尖的面积。研究表明导电通路的截面积与导电细丝半径成正比，导电细丝半径一般只有几个纳米，因此该电极的有效面积也是纳米级。
本结构设计原理如图2所示，当在上电极上施加的直流电压满足et1et0＜et2时，绝缘介质薄膜被热击穿，阻变层薄膜未被损坏，在上电极与阻变层薄膜之间形成电极通路，热击穿形成的电极通路就如纳米尖针一般扎穿了绝缘介质薄膜，扎到了阻变层薄膜上面，从而实现阻变存储器的小电极，减小实际电极面积，降低电流功耗，优化性能。
绝缘介质薄膜热击穿电场强度
本实用新型的技术方案为：
一种细丝机制阻变存储器的小面积电极，其特征在从上到下依次是上电极，绝缘介质薄膜，阻变层薄膜，下电极，其中下电极与阻变层为欧姆接触，绝缘介质薄膜的热击穿电压et1小于阻变层薄膜et2，利用针尖面积小于上电极面积的探针施加直流电压et0，其中et1≤et0＜et2，热击穿绝缘介质薄膜，在上电极与阻变层薄膜之间形成导电通路，该导电通路的横截面积即为上电极的有效面积。
一种小面积电极细丝机制阻变存储器的制备方法，其步骤为：
1)在衬底层上依次制备一层欧姆接触下电极、一层阻变薄膜；
2)在所述阻变薄膜层上制备绝缘介质薄膜，其中绝缘介质薄膜的热击穿电压et1小于阻变层薄膜et2；
3)在所述绝缘介质薄膜上制备多个上电极；
4)利用针尖面积小于上电极面积的探针施加直流电压et0，其中et1≤et0＜et2，热击穿绝缘介质薄膜，在上电极与阻变层薄膜之间形成一条或多条导电通路，一条导电通路的截面面积或多条导电通路的总横截面面积即为上电极的有效面积。
绝缘介质薄膜相当于在多个上电极与阻变层薄膜之间分别设置了多个断开的开关，相当于形成了多路并联的阻变存储，热击穿发生在一个上电极下方绝缘介质薄膜位置时，相当于该上电极与阻变层薄膜之间开关被闭合。当该路阻变存储器疲劳而报废时，更换电极即可选择其他路存储器，实现该存储器的复用。
进一步的，所述绝缘介质薄膜为热导率低的有机树脂膜，优选为bcb(苯并环丁烯)膜。
进一步的，所述阻变层薄膜的材料为单层或多层；所述下电极层为pt。
进一步的，所述绝缘介质薄膜为射频溅射制备的私si3n4或al2o3，薄膜厚度为5-10nm。
进一步的，所述绝缘介质薄膜为阳极氧化制备的tio2，薄膜厚度为5-10nm。
与现有技术相比，本实用新型的积极效果为：
本存储器使用常规的技术工艺成本，就可以得到很小的实际电极，降低了成本，优化了器件，在操作电流大大减小的同时还使阻变存储器的性能参数更加集中，减小波动。针尖的面积为亚微米级或者微米级，但是热击穿产生的通道面积一般小于针尖的面积，本设计可以用较低的代价实现更小的实际电极面积，达到了纳米级别的效果。此外该结构对电极材料的选择是否能够与阻变层接触直接形成欧姆接触无要求，该电极结构能够实现多次重复使用，该电极结构导电通路位置产生于探针的下方，实现了对电极通路位置的控制。
附图说明
图1为本实用新型阻变存储器结构图；
图2为本实用新型结构原理图；
具体实施方式
下面通过实施进一步详细描述本实用新型，但这并非是对本实用新型的限制，根据本实用新型的基本思想，可以做出各种修改和改进，但只要不脱离本实用新型的基本思想，均在本实用新型的范围之内。
[实施例1]
选铜片作为下电极，在其上利用磁控溅射的方法沉积氮化硼薄膜作为阻变层，厚度约为50nm；通过pvd工艺利用掩膜板沉积多个约150nm厚的铝金属上电极。电学特性通过半导体参数分析仪测试，该器件为一种单极性阻变存储器件，可以实现单极性操作，其reset电压为集中分布在1.3v左右，分布区间为正负0.3v，即reset电压分布在1-1.6v，其中集中分布在1.3v左右。
在相同的制备工艺条件下，在上电极和阻变层之间利用热氧化工艺制备5nm后的氧化铝绝缘层，该器件为一种单极性阻变存储器件，可以实现单极性操作，其reset电压为集中分布在0.7v左右，分布区间为正负0.2v，即reset电压分布在0.9-0.5v，其中分布在0.7v左右。
[实施例2]
选pt衬底为下电极，在其上利用通过离子束辅助反应溅射生长约70nm厚的n型tio2薄膜，在tio2薄膜上通过离子束辅助反应溅射制备约70nm厚的p型nio薄膜，以tio2/nio叠层结构作为阻变层；通过离子溅射工艺，通过掩膜板，在tio2/nio叠层结构上制备30nm厚的au电极。电学特性通过半导体参数分析仪测试，该器件为一种单极性阻变存储器件，可以实现单极性操作，其reset电压为集中分布在1.5v左右，分布区间为正负0.5v，即reset电压分布在1-2v，其中集中分布在1.5v左右。
在相同的制备工艺条件下，在上电极和阻变层之间利用旋涂工艺制备bcb(苯并环丁烯)膜，厚10nm，该器件为一种单极性阻变存储器件，可以实现单极性操作，其reset电压为集中分布在0.5左右，分布区间为正负0.2v，即reset电压分布在0.3-0.7v，其中分布在0.5v左右。