具有浮岛结构的高压屏蔽栅MOSFET的制作方法

本实用新型涉及属于半导体器件的制造技术领域，具体是一种具有浮岛结构的高压屏蔽栅mosfet。

背景技术：

屏蔽栅mos是在传统的沟槽栅mos基础上，利用厚氧化层和分立的屏蔽栅，实现横向辅助耗尽，从而可以利用更低阻的外延达到高耐压需求，降低导通电阻。

对于一般中低压的屏蔽栅mosfet（如<100v）可以直接采用低阻单外延实现耐压；但是对于高压屏蔽栅mosfet（如100v-300v），往往需要双外延来增加耐压，且下层外延的电阻率要远高于上层外延的电阻率，这会极大的增加导通电阻。由于导通电阻和击穿电压是矛盾关系或者折中关系，即导通电阻的降低受击穿电压的限制，然而现有技术中通常采用的降低导通电阻的手段同时也会显限制件的耐压能力。

技术实现要素：

为了解决现有技术中存在的不足，本实用新型提供一种具有浮岛结构的高压屏蔽栅mosfet，所述具有浮岛结构的高压屏蔽栅mosfet能够在获得高耐压时，由于采用更低电阻率的下外延，所以又可以极大的降低导通电阻。

根据本实用新型的技术方案，提供一种具有浮岛结构的高压屏蔽栅mosfet，所述具有浮岛结构的高压屏蔽栅mosfet包括：

半导体基板，所述半导体基板包括n型衬底和生长在n型衬底上的外延层，所述外延层包括下外延层和生长在所述下外延层上的上外延层，所述上外延层的上表面为所述半导体基板的第一主面，n型衬底的下表面为所述半导体基板的第二主面，所述下外延层中设有p型浮岛区；

所述上外延层中开设有沟槽，所述沟槽从第一主面向第二主面方向延伸；

所述沟槽的上部为栅极区，沟槽的下部为屏蔽栅区，所述栅极区和屏蔽栅区之间隔离有氧化层；所述栅极区中设有栅极层和栅极氧化层；所述屏蔽栅区中设有屏蔽栅层和屏蔽栅氧化层；

所述沟槽两侧的上外延层中设有p型体区，所述p型体区上设有n型源极区，所述半导体基板的第一主面上设有绝缘介质层，所述绝缘介质层中开设有接触孔，所述接触孔的下端依次穿过n型源极区和p型体区，所述接触孔中填充有金属，所述绝缘介质层上设有金属层，所述接触孔中填充的金属将金属层、n型源极区和p型体区连通。

进一步地，所述沟槽的槽底伸入所述下外延层中1~2μm。

进一步地，所述p型浮岛区有多个，则多个p型浮岛区在所述下外延层中从下至上依次间隔设置。

进一步地，所述屏蔽栅氧化层的厚度为：3000a~10000a。

进一步地，所述栅极氧化层的厚度为：500a~1000a。

从以上所述可以看出，本实用新型提供的具有浮岛结构的高压屏蔽栅mosfet，与现有技术相比具备以下优点：器件耐压时，原来只有如图2所示y方向的电荷耗尽，但是增加了p型浮岛结构之后，存在x方向的电荷辅助耗尽，这会极大的优化电场分布，原先下外延层2中电场是个三角形分布（图2虚线），现在变成类似矩形的分布（图2实线），可以提高器件耐压；由于电场的优化，在获得高耐压时，可以采用更低电阻率的下外延，所以又可以极大的降低导通电阻。

附图说明

图1为本实用新型第一方面的结构示意图。

图2为本实用新型图1中y方向的电场分布图。

1.n型衬底，2.下外延层，3.上外延层，4.p型浮岛区，5.沟槽，511.栅极层，512.栅极氧化层，521.屏蔽栅层，522.屏蔽栅氧化层，6.p型体区，7.n型源极区，8.绝缘介质层，9.接触孔，10.金属层。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本实用新型进一步详细说明。其中相同的零部件用相同的附图标记表示。需要说明的是，下面描述中使用的词语“前”、“后”、“左”、“右”、“上”和“下”指的是附图中的方向。使用的词语“内”和“外”分别指的是朝向或远离特定部件几何中心的方向。

现有的mos结构包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，所述元胞区由若干个mosfet器件单元体并联而成。

作为本实用新型的第一方面，提供一种具有浮岛结构的高压屏蔽栅mosfet，所述具有浮岛结构的高压屏蔽栅mosfet包括：

半导体基板，所述半导体基板包括n型衬底1和生长在n型衬底1上的外延层，所述外延层包括下外延层2和生长在所述下外延层2上的上外延层3，所述下外延层2中设有至少一个p型浮岛区4，若所述p型浮岛区4有多个，则多个p型浮岛区4在所述下外延层2中从下至上依次间隔设置，若图1所示以两个p型浮岛区4。所述上外延层3的上表面为所述半导体基板的第一主面，n型衬底1的下表面为所述半导体基板的第二主面；所述上外延层3中开设有沟槽5，所述沟槽5从第一主面向第二主面方向延伸，且所述沟槽5的槽底伸入所述下外延层2中1~2μm。

所述沟槽5分为上部和下部，所述沟槽5的上部为栅极区，沟槽5的下部为屏蔽栅区，所述栅极区和屏蔽栅区之间隔离有氧化层；所述屏蔽栅区中设有屏蔽栅层521和位于所述屏蔽栅层521两侧和底面的屏蔽栅氧化层522，所述栅极区中设有栅极层511和位于所述栅极层511两侧的栅极氧化层512；所述栅极氧化层512和屏蔽栅氧化层522均位于所述沟槽5内壁上。所述屏蔽栅氧化层522的厚度为：3000a~10000a；所述栅极氧化层512的厚度为：500a~1000a。

所述沟槽5两侧的上外延层3中设有p型体区6，所述p型体区6上设有n型源极区7，所述半导体基板的第一主面上设有绝缘介质层8，所述绝缘介质层8中开设有接触孔9，所述接触孔9的下端依次穿过n型源极区7和p型体区6，所述接触孔9中填充有金属，所述绝缘介质层8上设有金属层10，所述接触孔9中填充的金属将金属层10、n型源极区7和p型体区6连通。

所述p型浮岛区4有多个，则多个p型浮岛区4在所述下外延层2中从下至上依次间隔设置。

可以理解的是：器件耐压时，原来只有如图2所示y方向的电荷耗尽，但是增加了p型浮岛结构之后，存在x方向的电荷辅助耗尽，这会极大的优化电场分布，原先下外延层2中电场是个三角形分布（图2虚线），现在变成类似矩形的分布（图2实线），可以提高器件耐压；由于电场的优化，在获得高耐压时，可以采用更低电阻率的下外延，所以又可以极大的降低导通电阻。

作为本实用新型的第二方面，提供一种具有浮岛结构的高压屏蔽栅mosfet的制作方法，

所述具有浮岛结构的高压屏蔽栅mosfet的制作方法具体包括：

s1：提供n型衬底1，在所述n型衬底1上第一次外延生长出下外延层2，在第一次外延生长出的下外延层2中进行p型离子注入；

s2：高温推结，注入的p离子形成p型浮岛区4；

s3：在下外延层2上表面外延生长出上外延层3；

s4：在所述上外延层3中刻蚀沟槽5，所述沟槽5从上外延层3上表面向下延伸至所述下外延层2中；

s5：在所述沟槽5的表面生长出第一氧化层；

s6：在所述沟槽5的下部注入多晶硅并刻蚀，从而在所述沟槽5的下部形成屏蔽栅层521；

s7：刻蚀去除沟槽5上部表面的第一氧化层，保留屏蔽栅层521的两侧和底面的第一氧化层，从而形成屏蔽栅氧化层522；

s8：在所述沟槽5上部表面生长出栅极氧化层512，且在屏蔽栅层521上表面形成用于将屏蔽栅层521和栅极层511隔离的氧化层；

s9：在所述沟槽5上部填充多晶硅并刻蚀，形成栅极层511；

s10：在沟槽5的两侧分别注入p型杂质形成p型体区6，在所述p型体区6上注入n型杂质形成n型源极区7；

s11：在上外延层3上表面沉淀绝缘介质层8，并在所述绝缘介质层8上刻蚀出依次穿过n型源极区7和p型体区6的接触孔9；

s12：在所述接触孔9中填充金属，并在所述绝缘介质层8上沉淀金属层10；填充在所述接触孔9中的金属分别与金属层10、n型源极区7和p型体区6接触。

在s1所述步骤之后，s2所述步骤之前还进行：

s210：在第一次外延生长出的下外延层2上进行第二次外延；在第二次外延生长出的下外延层2中进行p型离子注入。并且所述s210步骤根据电压需求可以进行多次。

在所述s210之后还进行s220：在第二次外延生长出的下外延层2上表面进行第三次外延。

上述所述沟槽5的槽底伸入所述下外延层2中1~2μm；所述屏蔽栅氧化层522的厚度为：3000a~10000a；所述栅极氧化层512的厚度为：500a~1000a。

所属领域的普通技术人员应当理解：以上所述仅为本实用新型的具体实施例而已，并不用于限制本实用新型，凡在本实用新型的主旨之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。