用于半导体器件中的结终端的系统和方法与流程

用于半导体器件中的结终端的系统和方法
1.相关申请的交叉引用
2.本技术要求于2018年12月21日提交的名称为“systems and methods for junction termination in semiconductor devices(用于半导体器件中的结终端的系统和方法)”的美国专利临时申请号62/783,683的优先权，该美国专利临时申请出于所有目的通过援引以其全文并入本文。


背景技术：

3.本文所公开的主题涉及半导体功率器件，并且更具体地涉及用于宽带隙半导体功率器件的结终端设计。
4.对于半导体功率器件，终端(比如结终端)可以用于通常防止在反向偏压操作期间电场聚集在器件的有源区域边缘附近。如本文所使用的，术语“结终端”意在包括采用浮空的或电附接到主阻断结的p/n结作为对器件的有源区域周围的电场进行整形和控制的手段的终端结构。然而，虽然终端提高了器件可靠性和操作，但也存在与使用终端相关联的成本。例如，终端通常占据半导体功率器件的一定量的管芯区域(本文称为终端区域)。与器件的其他部分(例如，栅极总线区、栅极焊盘区等)一起，终端区域对本文所称的器件的开销区域产生影响。因此，虽然器件的有源区域包括用于功率转换的器件单元(例如，金属氧化物半导体场效应晶体管(mosfet)单元)，但开销区域包括支持这些器件单元的操作的特征。
5.因此，可能期望使器件的有源区域与开销区域的比率最大化以提高性能。宽的终端产生大的终端区域和大的开销区域，并且这限制了器件的可供有源区域使用的管芯区域的量。因此，通过减少开销区域，可以增加有源区域与开销区域的比率，这可以提高器件的效率和/或操作。


技术实现要素：

6.在实施例中，一种半导体器件包括设置在衬底层上的第一外延(epi)层，其中，第一epi层的终端区域具有第一导电类型的最小epi掺杂浓度。该器件还包括设置在第一epi层上的第二epi层，其中，第二epi层的终端区域具有第一导电类型的最小epi掺杂浓度和第二导电类型的第一多个浮空区，该第一多个浮空区形成器件的第一结终端。
7.在实施例中，一种制造碳化硅(sic)器件的方法包括通过以下步骤形成sic器件的埋入的外延(epi)层：在基底层上形成第一epi层，其中，第一epi层具有第一导电类型的最小epi掺杂浓度；以及以第一导电类型的第一掺杂浓度对第一epi层的有源区域进行注入，其中，最小epi掺杂浓度小于或等于特定掺杂浓度的大约一半。该方法包括通过以下步骤形成sic器件的器件层：在第一epi层上形成第二epi层，其中，第二epi层具有第一导电类型的最小epi掺杂浓度；以第一导电类型的特定掺杂浓度对第二epi层的有源区域进行注入；在第二epi层的有源区域中形成多个器件特征；以及将具有第二导电类型的第一多个浮空区注入第二epi层的终端区域，以在器件层中形成sic器件的第一结终端。
附图说明
8.当参照附图阅读以下具体实施方式时，将更好地理解本发明的这些和其他特征、方面和优点，贯穿附图，相同的标记表示相同的部分，其中：
9.图1是示意图，展示了根据本方案的多层碳化硅(sic)器件的实施例的一部分的横截面视图，该器件具有包括结终端的终端区域，该结终端具有浮空掺杂区；
10.图2是示意图，展示了根据本方案的多层sic器件的另一实施例的一部分的横截面视图，该器件具有包括结终端的终端区域，这些结终端设置在sic器件的多个外延(epi)层中；
11.图3是根据本方案的图1的多层sic器件的实施例的终端区域的俯视图；
12.图4a是根据本方案的具有有源区域并具有含结终端的终端区域的多层sic器件的实施例的俯视图；
13.图4b是曲线图，展示了根据本方案的对于图4a的实施例的有源区域与总芯片区域的比率与结终端宽度的宽度之间的关系；
14.图5展示了根据本方案的sic功率器件的示例性实施例的有源区域的横截面视图；
15.图6a是曲线图，展示了根据本方案的根据图5的器件结构的有源区域的阳极电压而改变的衬底电流；
16.图6b是三轴曲线图，展示了根据本方案的根据深入到图5的器件结构的有源区域的深度而改变的绝对掺杂和电场强度两者；
17.图7a展示了根据本方案的在具有常规epi掺杂浓度的终端区域中形成的sic功率器件的结终端的实施例；
18.图7b展示了根据本方案在具有最小epi掺杂浓度的终端区域中形成的结终端的实施例；
19.图8a展示了根据本方案的图7a的常规epi掺杂的sic器件的实施例在额定阻断电压(3665v)下的电场；
20.图8b展示了根据本方案的图7b的最小epi掺杂的sic器件的实施例在额定阻断电压(4604v)下的电场；
21.图9a展示了根据本方案的图7a的常规epi掺杂的sic器件的实施例在额定阻断电压下的碰撞发生率；
22.图9b展示了根据本方案的图7b的最小epi掺杂的sic器件的实施例在额定阻断电压下的碰撞发生率；
23.图10a、图11a、图12a、图13a、图14a、图15a和图16a是曲线图，分别展示了根据本方案对于图7a的常规epi掺杂的sic器件的实施例在结终端宽度为1d耗尽宽度的1.5
×
、2
×
、2.5
×
、3
×
、4
×
、5
×
和6
×
的情况下根据阳极电压而改变的衬底电流；
24.图10b、图11b、图12b、图13b、图14b、图15b和图16b是曲线图，分别展示了根据本方案对于图7a的常规epi掺杂的sic器件的实施例在结终端宽度为1d耗尽宽度的1.5
×
、2
×
、2.5
×
、3
×
、4
×
、5
×
和6
×
的情况下对应的碰撞发生率；
25.图17a、图18a、图19a、图20a、图21a、图22a和图23a是曲线图，分别展示了根据本方案对于图7b的最小epi掺杂的sic器件的实施例在结终端宽度为1d耗尽宽度的1.5
×
、2
×
、2.5
×
、3
×
、4
×
、5
×
和6
×
的情况下根据阳极电压而改变的衬底电流；
26.图17b、图18b、图19b、图20b、图21b、图22b和图23b是曲线图，分别展示了根据本方案对于图7b的最小epi掺杂的sic器件的实施例在结终端宽度为1d耗尽宽度的1.5
×
、2
×
、2.5
×
、3
×
、4
×
、5
×
和6
×
的情况下对应的碰撞发生率；
27.图24是曲线图，绘制了根据本方案对于图7a的常规epi掺杂的sic器件和图7b的最小epi掺杂的sic器件根据结终端宽度与1d耗尽宽度的比率而改变的阻断电压(bv)与1d应有bv的比率；以及
28.图25是根据实施例的用于制造具有一个或多个结终端的sic器件的实施例的过程的流程图。
具体实施方式
29.下面将描述一个或多个具体实施例。为了提供这些实施例的简洁描述，在说明书中并不描述实际实施方式的所有特征。应理解的是，在任何此类实际的实施方式的开发过程中，如在工程或设计项目中，必须进行大量的针对实施方式的决择才能实现开发者的指定目标，例如遵循与系统相关的和与商业相关的限制条件，这些限制条件对于不同的实施方式可以是不同的。此外，应理解，这样的开发努力可能是复杂且耗时的，但是对于从本公开内容受益的普通技术人员而言仍然将会是常规的设计、生产和制造行为。
30.除非另外定义，否则本文所使用的技术术语和科学术语具有与本公开内容所属领域的普通技术人员公知的意义相同的意义。本文所使用的术语“第一”、“第二”等不表示任何顺序、数量或重要性，而是用于将一个要素与另一个要素区分开来。同样在介绍本公开内容的各个实施例的要素时，冠词“一个(a)”、“一种(an)”和“所述(the)”旨在意指存在这些要素中的一个或多个。术语“包括”、“包含”和“具有”旨在是开放性的并且表示除了所列出要素以外还可能存在另外的要素。另外，应当理解，对本公开内容的“一个实施例”或“实施例”的引用并不旨在被解释为排除了同样包括所引述特征的附加实施例的存在。如果公开了一些范围，则针对相同组分或性质的所有范围的端点是包括性的并且可独立组合。与数量关联使用的修饰语“约”包括规定值，并具有上下文规定的含义(例如，包括与特定数量的测量相关联的过程变化或误差的程度)。修饰语“基本上”在与描述性术语结合使用时旨在表达描述性术语主要地、大体上或大多数情况下适用(例如，大于90％、大于95％或大于99％地适用)，并且可以用于说明可能由本领域技术人员理解的工艺变化和技术限制产生的有限例外情形。
31.如本文所使用的，术语“层”是指以连续或不连续方式设置在下层表面的至少一部分上的材料。此外，术语“层”并不一定意味着所设置的材料具有均匀厚度，而是所设置的材料可以具有均匀的或可变的厚度。此外，除非上下文另有明确规定，否则本文所用的术语“层”是指单层或多个层。如本文所使用的，术语“相邻”是指两个层或特征连续地设置并且彼此直接接触。在本公开内容中，当层/器件被描述为“在”另一层或衬底“上”时，应当理解，层/器件可以彼此直接接触或者在层之间和在器件之间具有一个(或多个)层或特征。此外，术语“在
……
上”描述了层/器件相对于彼此的相对位置并且不一定意味着“在
……
的顶部”，因为上方或下方的相对位置取决于器件相对于观察者的取向。此外，使用“顶部”、“底部”、“上方”、“下方”、“上”、“埋入”以及这些术语的变体是为了方便起见，并且除非另有说明否则不要求部件的任何特定取向。考虑到这一点，如本文所使用的，术语“下”、“埋入”、
“
中间”或“底部”是指相对更靠近衬底层的特征(例如，外延层、终端区域)，而术语“顶部”或“上”是指离衬底层相对最远的特定特征(例如，外延层、终端区域)。
32.本实施例涉及用于制造功率器件(比如sic功率器件)的设计和方法。所公开的设计和方法可用于制造半导体器件，比如金属氧化物半导体场效应晶体管(mosfet)、结型场效应晶体管(jfet)、双极结型晶体管(bjt)、二极管、以及可以用于中等电压(例如，2kv
‑
10kv)和高电压(例如，大于或等于10kv)功率转换相关应用的其他器件。如下所讨论的，所公开的器件设计包括使用重复外延生长和掺杂剂注入步骤实现的多层终端区域。如本文所使用的，术语“多层”以及对特定层数(例如“两层”、“三层”、“四层”)的引用是指外延层(在本文中也被称为epi层)的数量。
33.更具体地，本实施例涉及用于制造用于宽带隙(例如，sic)功率器件的终端(比如结终端)的设计和方法。如上所述，结终端是采用浮空或电附接到主阻断结的p/n结作为对器件有源区域周围的电场进行整形和控制的手段的终端结构。总体上，所公开的终端设计满足多个设计参数以提供用于宽带隙功率器件的有效边缘终端。例如，所公开的终端设计在减小终端宽度的同时可以提供接近或等于器件应有击穿电压(例如，90％+)的击穿电压。所公开的终端设计对于工艺变化(例如，注入区中的掺杂剂浓度、外延层中的掺杂剂浓度、掺杂活化百分比等)也相对强健。相对于典型的结终端设计，所公开的终端设计消耗相对较小部分的管芯区域，并且制造成本相对较低。例如，某些公开的器件实施例可以使用常见的半导体制造设备(比如现有si/sic器件制造所使用的大容量离子注入系统)制造，以提供额外的成本优势。
34.正如下面详细讨论的，所公开的终端设计包括以特定方式布置的一个或多个n型和/或p型掺杂区，以形成结终端(比如结终端扩展(jte))，以允许在高击穿电压操作下逐渐减小功率器件的有源区域(例如，导电区)之外的电场大小。在各种实施例中，这些掺杂区可以实施为彼此不连接的块、连续的柱、条、段、网格、点或任何其他合适的形状。在某些实施例中，这些掺杂区可以被描述为“浮空的”，意味着它们不与器件端子电接触或不在外部施加的偏压下；然而，在其他实施例中，这些区的至少一部分可以与器件端子电接触。所公开的器件的终端区域中这些注入区的位置和尺寸被设计为实现高阻断电压，以防止由电场聚集效应引起的器件过早击穿，并允许这些器件尤其是在经受长期高温/高电压操作时进行可靠操作。此外，通过使用高能离子注入来控制器件的有源区域内外延(epi)层的掺杂，并且例如通过控制器件的终端区域的掺杂，所公开的终端设计比传统的结终端设计占据更少的管芯区域，由此明显增加了有源区域与开销区域的比率，而没有在击穿电压方面的性能损失。
35.可以理解，对于本实施例，epi层可以以例如没有任何有意的epi掺杂(例如，没有有意引入的任何掺杂剂)的最低可控掺杂水平形成，或者在允许将类型(n或p)控制在指定的低浓度范围内的最小掺杂水平下形成。然而，应认识到，由于在外延生长过程期间使用的器械和/或工具中可能存在杂质(比如氮)，因此epi层仍可能包括少量的(例如，第一导电类型(n型)的)epi掺杂，本文中将其称为“最小epi掺杂浓度”。因此，虽然epi层可以在没有有意掺杂浓度的情况下形成，但是epi层的实际epi掺杂浓度一般可以是8.0
×
10
13
cm
‑3或更高，这取决于用于外延生长的设备。例如，在以下讨论的某些实施例中，第一导电类型(例如，n型)的最小epi掺杂浓度可以小于3.0
×
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15
cm
‑3、小于2
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15
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‑3、小于1
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10
15
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‑3或在
8
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13
cm
‑3和2
×
10
15
cm
‑3之间。可以注意到，当使用最小epi掺杂浓度时，则使用高能(he)注入操作将第一导电类型的掺杂剂注入器件的有源区域的至少一部分。
36.因此，与其他半导体器件不同，由于epi层以最小epi掺杂浓度形成，因此epi层的通常具有较高epi掺杂的那些部分(例如epi层的有源区域)改为使用高能(he)注入操作进行注入。附加地，某些epi层(例如，顶部/器件epi层)可以被注入两次，对于每种导电类型各注入一次，以获得期望的结构(例如，器件结构)，其中可以使用标准能量注入过程来执行第二次注入。例如，在第一次he注入之后，epi层的有源区域的一部分可以具有第一掺杂剂类型的特定掺杂浓度(例如，大于或等于3
×
10
15
cm
‑3)。例如，当第一导电类型为n型时，可以使用氮、磷、砷、锑等作为掺杂剂。可替代地，当第一导电类型为p型时，可以使用硼、铝等作为掺杂剂。随后，使用第二次注入在有源区域和中间区域的部分内形成第二导电类型的区。在某些实施例中可以使用附加注入操作。
37.考虑到上述情况，图1展示了根据本方案的实施例的sic器件4a的实施例的横截面视图，该器件具有有源区域6和中间区域8、以及具有结终端(比如结终端扩展(jte)12)的终端区域10。可以理解，为了更清楚地展示sic器件4a的某些部件，某些通常理解的设计要素(例如，顶部金属化、钝化等)可以被省略。
38.图1所示的sic器件4a的实施例包括数个外延(epi)层14(例如，14a和14z)，该epi层包括器件层16。虽然所展示的实施例包括两个epi层14，但sic器件4a可以包括任何合适数量的epi层14(例如，3个、4个、5个、6个或更多个)，以产生具有特定期望额定电压的sic器件4a。在一些实施例中，epi层14一般由一种或多种宽带隙半导体材料形成，比如碳化硅、氮化镓、金刚石、氮化铝、和/或氮化硼。可以使用外延过度生长的重复循环来制造epi层14。如所展示的，第一epi层14a被设置在衬底层20(例如，宽带隙衬底层、sic衬底层)上方并与其相邻，并且第二epi层14z(例如，器件epi层)被设置在第一epi层14a上方并与其相邻。在其他实施例中，sic器件4a可以包括附加epi层14(例如，14b、14c、14d等)，这些附加epi层介于第一epi层14a与器件epi层14z之间和/或设置在第一epi层14a下方。
39.可以理解，对于本实施例，epi层14可以以例如没有任何有意的epi掺杂(例如，没有有意引入的任何掺杂剂)的最低可控掺杂水平形成，或者在允许将类型(n或p)控制在指定的低浓度范围内的最小掺杂水平下形成。然而，应认识到，由于在外延生长过程期间使用的器械和/或工具中可能存在杂质(比如氮)，因此epi层14仍可能包括少量的(例如，第一导电类型的)epi掺杂，其在本文被称为“最小epi掺杂浓度”，如上所讨论的。因此，虽然epi层14可以在没有有意掺杂浓度的情况下形成，但是epi层14的实际epi掺杂浓度一般可以是8
×
10
13
cm
‑3或更高(例如，在4
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10
13
cm
‑3和2
×
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15
cm
‑3之间)，这取决于外延生长所使用的设备。
40.因此，与其他半导体器件不同，由于epi层14以最小epi掺杂浓度开始，因此epi层14a和14z的部分随后被注入两次，对于每种导电类型各注入一次，以获得期望的结构(例如，器件结构)。在第一导电类型的第一次注入之后，sic器件4a的器件有源区域6和中间区域8具有第一掺杂剂类型的特定掺杂浓度(例如，大于或等于3
×
10
15
cm
‑3)，该特定掺杂浓度明显大于最小epi掺杂浓度(例如，在4
×
10
13
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‑3和2
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10
15
cm
‑3之间)。例如，当第一导电类型为n型时，可以使用氮、磷、砷、锑等作为掺杂剂。可替代地，当第一导电类型为p型时，可以使用硼、铝等作为掺杂剂。随后，使用第二次注入在有源区域6和中间区域8的部分内形成第二
导电类型的区。
41.因此，设置在sic器件4a的终端区域10中的终端区24(例如，终端区24a、24z)可以具有第一导电类型的第一掺杂浓度。进一步，设置在sic器件4a的中间区域8中的中间区28(例如，中间区28a、28z)可以具有第一导电类型的第二掺杂浓度。此外，设置在sic器件4a的有源区域6中的有源区32(例如，有源区32a、32z)可以具有第一导电类型的第三掺杂浓度。例如，如下文更详细讨论的，为了限定有源区域6和中间区域8，有源区32的掺杂浓度和中间区28的掺杂浓度可以大于终端区24的掺杂浓度。例如，在一些实施例中，有源区32和中间区28中的第一导电类型的掺杂浓度可以大于或等于3
×
10
15
每立方厘米(cm
‑3)，比如1.0
×
10
16
cm
‑3。对于这样的实施例，终端区24中第一导电类型的掺杂浓度(例如，最小epi掺杂浓度)可以小于或等于2.0
×
10
15
cm
‑3。此外，在某个器件区域(例如，终端区域10、中间区域8和/或有源区域6)内，epi层的一些部分(例如，相应地是终端区24、中间区28和/或有源区32)中的第一导电类型的掺杂浓度可以相同或不同。
42.对于图1所示的实施例，在有源区域6中，器件层16的顶部表面42包括具有第二导电类型的阱区40(例如p阱区40)，该阱区与具有第一导电类型的源极区44(例如，n型源极区44)相邻设置。介电层46(也称为栅极绝缘层或栅极介电层)与器件层16相邻设置，并且栅极电极48与介电层46相邻设置。进一步，漏极触点50设置在sic器件4a的底部52上、与衬底层20相邻。如图1的实施例中另外展示的，源极触点54与器件层16的顶部表面42相邻设置、并且设置在器件层14的源极区44和阱区40二者的一部分上。
43.在所展示的sic器件4a的导通状态操作期间，适当的栅极电压(例如，等于或高于sic器件4a的阈值电压(v
th
))在沟道区62中产生反型层形式，以及由于载流子的积累使得结型场效应晶体管(jfet)区64中的导电路径增强，从而允许电流从漏极触点50(例如，漏极电极、漏极端子)流向有源区域6的部分内和/或在中间区域8中的源极触点54(例如，源极电极、源极端子)。沟道区62一般可以定义为阱区40的上部部分，所述上部部分设置在栅极电极48和介电层46下方。
44.例如，在sic器件4a的一些实施例中，每个epi层14a和14z的相应厚度37a和37z小于或等于20μm，比如在5μm和20μm之间、在2μm和12μm之间、在5μm和12μm之间、在10μm和12μm之间等。进一步，应理解，针对不同的实施例，epi层14的掺杂和epi层14的厚度37以及其他特性可以变化，以实现sic器件4的期望电气性能(例如，期望的击穿电压)。例如，在一些实施例中，可以选择某些器件参数(例如，epi层14的厚度37和掺杂)以提供sic器件4a的介于大约1千伏(kv)与10kv之间、1kv与5kv之间或者任何其他合适的范围的击穿电压。
45.对于图1所示的实施例，终端区域10包括结终端，比如jte 12，该结终端具有注入到终端区24z中的第二导电类型。在一些实施例中，jte 12包括具有第二导电类型(例如，p型)的掺杂剂的数个注入区，这些注入区从中间区域8开始延伸宽度11、并且用于在至少sic器件4a的终端区域10中对电场进行重新整形。在某些实施例中，这些注入区包括浮空区68，这些浮空区在图1的sic器件4a中以彼此不连接的、注入的掺杂剂块的形式实施。当浮空区68如所公开地布置时，它们在高电压阻断操作期间逐渐减小sic器件4a的有源区域6外部的电场的强度。附加地，sic器件4a还可以包括设置在终端区域10中的器件层16上的数个钝化层70，这些钝化层可以由有助于减小器件层16上方的电场的一种或多种介电材料形成。
46.如上所述，所示的sic器件4a的浮空区68是相对于它们所在的epi层14z(例如，终
端区24z)的最小epi掺杂具有相反导电类型的区。当图1中所示的sic器件4a的实施例在反向偏压下处于截止状态时，浮空区68耗尽以提供电离的掺杂剂(例如，固定不动的电荷)，这些掺杂剂在相对于x轴和z轴适当地确定尺寸、形状和位置时允许电场在sic器件4a的周边内(例如，在终端区域10内)重新整形。更具体地，当浮空区68在反向偏压下耗尽时，它们阻断(例如，减轻、防止)电场尖峰并提供幅值随着距sic器件4a的有源区域6的距离增加而逐渐减小的电场分布。在反向偏压下，sic器件4a的终端区域10中的特定电场分布取决于例如掺杂剂的分布(例如，浮空区68的掺杂剂浓度、尺寸和位置)。
47.对于图1所示的sic器件4a的实施例，浮空区68具有特定深度72。在其他实施例中，浮空区68可以延伸穿过器件外延层14z的整个厚度(例如，厚度37z)。附加地，对于图1所示的实施例，浮空区68的宽度74和终端区域10中的浮空区68之间的间距76随着距sic器件4a的有源区域6的距离增加而变化(例如，减小或增加)，以提供终端区域10中有效片掺杂浓度(effective sheet doping concentration)的逐渐降低。可以理解，在其他实施例中，浮空区68的宽度74随着距有源区域6的距离增加而明显减小，而浮空区68之间的间距76保持基本上恒定。在又一些其他实施例中，浮空区68之间的间距76随着距有源区域6的距离增加而明显增加，而浮空区68的宽度74保持基本上恒定。进一步，在某些实施例中，sic器件可以包括至少一个埋入的epi层(例如epi层14a)中的至少一个附加jte 12。在这种实施例中，每个epi层14a和14z的浮空区68可以具有不同的深度72、宽度74和间距76。附加地，在某些实施例中，可以使用多个掩蔽/光刻步骤来制造每个epi层14的jte 12。
48.此外，在一些实施例中，所公开的浮空区68可以具有一个或多个特性(例如，掺杂、宽度、深度、间距等)，如2018年6月8日提交的名称为“edge termination designs for silicon carbide super
‑
junction power devices(用于碳化硅超结功率器件的边缘终端设计)”的同时待审的美国专利申请号16/060,549中针对浮空区所描述的，该美国专利申请的公开内容出于所有目的通过援引以其全文并入本文。例如，在一些实施例中，每个浮空区68的宽度74可以在0.8微米(μm)和大约5μm之间，而浮空区68之间的间距76一般可以小于其内设置有浮空区68的相应epi层14的厚度(例如，器件epi层14z的厚度37z)。进一步，每个浮空区68的深度72可以是大约1μm。此外，jte 12的积分电荷(例如，剂量)可以在6
×
10
12
cm
‑2和3
×
10
13
cm
‑2之间。例如，在一些实施例中，器件层jte 12z的积分电荷可以是1.6
×
10
13
cm
‑2。
49.附加地或可替代地，在一些实施例中，所公开的jte 12和/或浮空区68可以具有一个或多个特性(例如，掺杂、宽度、深度、间距等)，如在2013年5月15日提交的名称为“semiconductor device with junction termination extension(具有结终端扩展的半导体器件)”的美国专利号9,406,762中分别针对jte和/或离散区所描述的，该美国专利的公开内容出于所有目的通过援引以其全文并入本文。例如，在一些实施例中，jte 12的有效掺杂分布随着沿x轴距中间区域8的距离改变而单调减小。即，例如，每个浮空区68可以与另一浮空区分开图3中所示的相应间距76和/或相应附加间距80，使得jte 12的掺杂分布总体上随着沿x轴距中间区域8的距离增加而减小。
50.本文描述的jte 12提供了结终端的说明性示例，并且更具体地，本文描述的jte12描绘了分级区jte的说明性示例。然而，在一些实施例中，具有第二导电类型(例如，p型)的注入区(比如浮空区68)可以附加地或可替代地实施为具有对应于另一终端和/或结终端结
构的一个或多个特性。例如，注入区可以实现为单区jte(其可以包括与中间阱区66接触的单个注入区)、和/或实现为多区jte(其可以包括两个或更多个连接的注入区)。在一些实施例中，这两个或更多个连接的注入区可以具有相同或不同的特性，并且这两个或更多个连接的注入区中的至少一个可以接触中间阱区66。附加地，在一些实施例中，可以实施注入区以形成多浮空区jte。在这种实施例中，第一注入区可以接触中间阱区66，而具有不同间距和/或宽度的一组附加注入区(比如浮空区68)可以与第一注入区不连接地并且彼此不连接地注入。此外，在一些实施例中，可以实施注入区(例如，浮空区68)以形成浮空场环(ffr)终端。在这种实施例中，浮空区68可以彼此不连接地并且与中间阱区66不连接地注入。附加地或可替代地，可以实施注入区以形成空间调制jte，其可以包括与中间阱区接触并且与被注入以形成ffr的一组附加注入区不连接的第一注入区。因此，可以理解，本文描述的技术可以应用于任何合适的结终端(比如单区jte、多区jte、分级jte、多浮空区jte、ffr、空间调制jte等)，并且本文描述的实施例旨在是说明性的而非限制性的。
51.现在转到图2，在一些实施例中，所公开的sic器件4可以包括多个结终端，比如多个jte 12。例如，如图所示，sic器件4b包括在epi层14a中的第一jte 12a和与中间阱区66在同一epi层14z(例如，器件层16)中的第二jte 12z(例如，器件jte)。在一些实施例中，第一jte 12a的掺杂分布可以与器件层jte 12z的掺杂分布相同。然而，在其他实施例中，第一jte 12a的掺杂分布可以不同于jte 12a的掺杂分布。例如，在一些实施例中，第一jte 12a的积分电荷(例如，剂量)可以低于器件层jte 12z的积分电荷。例如，第一jte 12a可以具有9.0
×
10
12
每平方厘米(cm
‑2)的有效剂量，而器件层jte 12z可以具有1.6
×
10
13
cm
‑2的有效剂量。进一步，如上所述，sic器件4可以包括任意数量的epi层14。因此，虽然所示实施例包括两个jte 12(例如，12a和12z)，但可以理解，在一些实施例中，sic器件可以在每个epi层14中包括相应的jte 12(例如，12b、12c、12d等)。可替代地，sic器件4b可以包括用于一组epi层14中的每一个epi层的jte 12，使得jte 12与每隔一个epi层14、每隔两个epi层14和/或每隔更多个epi层地相邻。因此，本文描述的实施例旨在是说明性的而非限制性的。
52.图3展示了根据本方案的实施例的sic器件4a的终端区域10的俯视图(垂直于图1的示意图)。更具体地，终端区域10的所示实施例包括具有浮空区68的jte 12，这些浮空区被实施为彼此不连接的掺杂块。对于图3所示的实施例，每个浮空区68具有沿z轴的特定长度78以及附加间距80。在一些实施例中，每个浮空区68的长度78可以在0.8μm和大约5μm之间，而浮空区68之间的附加间距80一般可以小于其内设置有浮空区68的相应epi层14的厚度37(例如，器件epi层14z的厚度37z)。虽然浮空区68被展示为彼此不连接的块，但浮空区68可以被实现为彼此不连接的块、连续的柱、条、段、网格、点或任何其他合适的形状。因此，浮空区68的长度78和浮空区之间的附加间距80可以在某些实施例之间变化。此外，如上所述，浮空区68可以实现为具有用于形成替代性终端和/或结终端结构的特性(例如，长度78、附加间距80等)。因此，本文公开的实施例旨在是说明性的而非限制性的。
53.如上所提及的，认识到所公开的方案也可以用于制造使用宽带隙材料(例如，碳化硅(sic)、氮化镓、金刚石、氮化铝、和/或氮化硼)制造的某些类型的功率器件。图4a是具有特定长度和宽度l的宽带隙功率转换器件90(比如sic器件4a)的实施例的俯视图。器件90的所示实施例包括场截止部92、有源区域6以及终端区域10，该终端区域具有相关联的终端宽度96(对于本示例也称为wjte)。图4b是曲线图100，展示了对于图4a的器件90的实施例有源
区域:总芯片区域的比率与终端宽度96之间的关系。曲线102a、102b、102c、102d和102e分别表示具有1毫米(mm)、2mm、3mm、4mm和5mm的长度/宽度l的不同器件90。
54.如图4a和图4b所指示的，器件90的有源区域6总体上随着终端宽度96的增加而减小。附加地，当前还认识到，与较大的器件(例如，曲线102e，l＝5mm)相比，这种效果对于较小的器件(例如，曲线102a，l＝1mm)而言更为明显。考虑到这一点，当前公开的设计旨在通过采用与阻断电压能力和钝化可靠性一致的最短可能终端宽度来增加有源区域/总芯片区域的比率。即，设计的总体目标是相对于总芯片区域使器件的有源区域(例如，运送电流的部分)最大化(例如，使有源区域/总芯片区域的比率、有源区域/终端区域的比率、和/或有源区域/开销区域的比率最大化)。应当注意，终端和其他开销物(比如栅极焊盘(未展示)、栅极流道(未展示)和场截止部92)具有相关联的尺寸，这些尺寸也可能影响有源区域/开销区域的比率，尤其是对于较小的芯片尺寸而言。
55.图5展示了sic功率器件110的示例性实施例的有源区域6的横截面视图。可以理解，虽然为了简化和易于建模，示例性sic功率器件110的有源区域6表示二极管，但在其他实施例中，有源区域6可以包括任何合适的宽带隙功率器件结构(例如，sic mosfet、jfet等)。示例性sic功率器件110的有源区域6具有第一导电类型的he注入掺杂浓度(例如，3.0
×
10
15
cm
‑3、n型)、提供28微米(μm)的组合epi厚度的一个或多个epi层14、第二导电类型的均匀掺杂结(例如，p+结112)、以及衬底20(1.0
×
10
18
cm
‑3、n型、2μm厚的sic)，该均匀掺杂结在epi层的顶部部分中具有0.6μm深的深度(作为阻断结)。图6a是曲线图114，展示了对于图5的器件110的有源区域6根据阳极电压而改变的衬底电流，而图6b是曲线图116，展示了根据进入一个或多个epi层的深度而改变的绝对净掺杂(曲线118a，单位为每立方厘米(cm
‑3))和电场强度(曲线118b，单位为伏特每厘米(v/cm))。如图6a和图6b所示，对于图5的示例性器件110，1d应有阻断电压大约为4600伏特(v)，并且1d耗尽宽度为28μm。
56.图7a和图7b展示了可以与图5所示的sic功率器件110或其他合适的功率器件的示例性有源区域6结合使用的终端区域10的示例。更具体地，图7a展示了在具有常规epi掺杂水平的终端区域10中形成的结终端12，而图7b展示了根据本实施例在具有最小epi掺杂浓度的终端区域10中形成的终端12。如此，图4b的器件110b的终端区域10具有第一导电类型(例如，n型)的最小epi掺杂浓度，而器件110b的有源区域6具有第一导电类型的3.0
×
10
15
cm
‑3的高能注入掺杂浓度。相比之下，图7a的器件110a在器件110a的有源区域6和终端区域10二者中具有3.0
×
10
15
cm
‑3的epi掺杂浓度。如图所示，器件110a和110b二者均具有28μm的1d耗尽宽度111。附加地，器件110a和110b二者均包括终端12、在这种情况下是jte，该终端具有70μm的宽度(例如，1d耗尽宽度111的2.5
×
)和1.6
×
10
13
cm
‑2的注入剂量。
57.图8a是横截面图120a，其展示了图7a的常规epi掺杂的sic器件110a在额定阻断电压(3665v)下的电场，而图8b是横截面图120b，其展示了图7b的示例性sic器件110b在额定阻断电压(4604v)下的电场。图9a是横截面图122a，其展示了图7a的常规epi掺杂的sic器件110a在额定阻断电压下的碰撞发生率，而图9b是横截面图122b，其展示了图7b的示例性sic器件在额定阻断电压下的碰撞发生率。在图9a中，碰撞电离率在由圆圈124指示的局部区域中最大，而在图9b中，如箭头126所指示的，主阻断结理想地在更宽的区域上发生雪崩。
58.对于像图7a的器件110a(具有含常规epi掺杂的终端区域10)那样的sic器件，图10a、图11a、图12a、图13a、图14a、图15a和图16a展示了根据阳极电压而改变的衬底电流，而
图10b、图11b、图12b、图13b、图14b、图15b和图16b展示了对应的碰撞发生率。更具体地，对于图10a和图10b，jte宽度是1d耗尽宽度的1.5
×
并且阻断电压(bv)是3156v，对于图11a和图11b，jte宽度是1d耗尽宽度的2
×
并且bv是3448v，对于图12a和图12b，jte宽度是1d耗尽宽度的2.5
×
并且bv是3665v，对于图13a和图13b，jte宽度是1d耗尽宽度的3
×
并且bv是3827v，对于图14a和图14b，jte宽度是1d耗尽宽度的4
×
并且bv是4048v，对于图15a和图15b，jte宽度是1d耗尽宽度的5
×
并且bv是4180v，而对于图16a和图16b，jte宽度是1d耗尽宽度的6
×
并且bv是4273v。
59.相比之下，对于像图7b的器件110b(具有含最小epi掺杂浓度的终端区域10和高能注入有源区域6)那样的sic器件，图17a、图18a、图19a、图20a、图21a、图22a和图23a展示了根据阳极电压而改变的衬底电流，而图17b、图18b、图19b、图20b、图21b、图22b和图23b展示了对应的碰撞发生率。更具体地，对于图17a和图17b，jte宽度是1d耗尽宽度的1.5
×
并且bv是4169v，对于图18a和图18b，jte宽度是1d耗尽宽度的2
×
并且bv是4495v，对于图19a和图19b，jte宽度是1d耗尽宽度的2.5
×
并且bv是4604v，对于图20a和图20b，jte宽度是1d耗尽宽度的3
×
并且bv是4600v，对于图21a和图21b，jte宽度是1d耗尽宽度的4
×
并且bv是4606v，对于图22a和图22b，jte宽度是1d耗尽宽度的5
×
并且bv是4606v，而对于图23a和图23b，jte宽度是1d耗尽宽度的6
×
并且bv是4606v。
60.图24是曲线图150，其绘制了对于如图10至图16表示的常规epi掺杂的sic器件110a以及对于如图17至图23表示的具有最小epi掺杂浓度和he注入有源区域6的所公开的sic器件110b的实施例，根据终端宽度96与1d耗尽宽度111的比率而改变的bv与1d应有bv的比率。更具体地，曲线图150的曲线152表示了在终端宽度96为1d耗尽宽度的1.5
×
、2
×
、3
×
、4
×
、5
×
和6
×
下图10至图16的常规epi掺杂的sic器件110a的这种关系，该sic器件在有源区域6和终端区域10中具有第一导电类型(例如，n型)的3.0
×
10
15
cm
‑3的epi掺杂浓度。因此，曲线152表明，即使终端宽度96是1d耗尽宽度111的6
×
，常规epi掺杂的sic器件也仅获得约92％的1d应有bv。
61.曲线图150的其余曲线154表示了在不同的最小epi掺杂浓度下并且在终端宽度96为1d耗尽宽度111的1.5
×
、2
×
、3
×
、4
×
、5
×
和6
×
下图17至图23表示的最小epi掺杂的sic器件110b的根据终端宽度:1d耗尽宽度的比率而改变的bv:1d应有bv的比率。更具体地，曲线154a表示1.6
×
10
15
cm
‑3的最小epi掺杂浓度，曲线154b表示1
×
10
15
cm
‑3的最小epi掺杂浓度，曲线154c表示8
×
10
14
cm
‑3的最小epi掺杂浓度，而曲线154d表示4
×
10
14
cm
‑3的最小epi掺杂浓度。曲线154表明，在最小epi掺杂浓度足够低(例如，8
×
10
14
cm
‑3或更低)的情况下，器件能够使用像1d耗尽宽度111的1.5
×
那样小的终端宽度96来获得大于90％的1d应有bv。附加地，对于曲线图150中的曲线154所示的实施例，由于有源区域6中的掺杂浓度为3
×
10
15
cm
‑3，则曲线154的最小epi掺杂浓度可以被描述为小于有源区域6中的此掺杂浓度的大约一半，或有源区域6中的此掺杂浓度可以被描述为最小epi掺杂浓度的至少两倍(2
×
)(例如，在2
×
和10
×
之间)。
62.如图24的曲线图150所指示的，人们认识到，根据本实施例，使用掩蔽的he注入处理以将器件的有源区域6掺杂到适当的掺杂水平(例如，取决于期望的电压额定值)并且使epi的终端区域10具有第一导电类型的最小epi掺杂浓度具有显著的优点。例如，如曲线图150所示，对于所公开的设计，使用仅为1d耗尽宽度的2.5
×
(例如，2.5
×
28μm＝70μm)的jte
宽度就可以获得100％的应有bv(约4600v)，而对于常规的epi掺杂的器件，使用为1d耗尽宽度的5
×
(5
×
28μm＝140μm)的jte仅可以实现90％的应有bv(约4140v)，并且观察到芯片区域效率的明显提高(例如，上述有源区域比率的增加)。附加地，应注意的是，所公开设计的器件即使jte宽度低至1d耗尽宽度的1.5
×
也提供类似于常规器件jte宽度为1d耗尽宽度的5
×
时的bv。
63.图25是根据本文描述的实施例的用于制造具有一个或多个结终端(比如一个或多个jte 12(例如，sic器件4a或4b))的sic器件4的实施例的过程160的流程图。尽管以代表特定实施例的特定顺序来描述过程160的以下内容，但应注意，过程160的步骤可以以任何合适的顺序执行。进一步，某些步骤可以重复或完全跳过，并且过程160中可以包括附加步骤。过程160的以下描述是分别参考图1和图2中所展示的sic器件4a和4b的实施例描述的。
64.所示过程开始于在基底层上形成(框162)具有第一导电类型的最小epi掺杂浓度的epi层。在一些实施例中，基底层可以包括半导体衬底层20。如上文所描述的，衬底层20可以由硅、碳化硅(sic)、氮化镓、金刚石、氮化铝、和/或氮化硼制成。可替代地，epi层可以形成在另一个epi层14上，如下文更详细描述的。
65.为了在基底层上形成第一epi层14a，可以使用化学气相沉积(cvd)来生长epi层14a。然而，在一些实施例中，可以使用任何合适的技术将epi层14a生长到基底层上。epi层14a可以由一种或多种宽带隙半导体材料(比如碳化硅、氮化镓、金刚石、氮化铝、和/或氮化硼)形成。进一步，如上所讨论的，epi层14a可以具有第一导电类型(例如，n型)和相对于sic器件4的其他区(例如，jte 12等)低的掺杂剂浓度。更具体地，对于具有单个jte 12(例如，器件层jte 12z)的sic器件4a，第一epi层14a可以以小于或等于2.0
×
10
15
cm
‑3(比如在8.0
×
10
13
cm
‑3和1.6
×
10
15
cm
‑3之间)的最小epi掺杂浓度形成。在如图2所示具有两个或更多个jte 12的实施例中，第一epi层14a可以以小于或等于5.0
×
10
15
cm
‑3的最小epi掺杂浓度形成。
66.在基底层上形成第一epi层14a之后，所示过程160继续以对在框162中形成的epi层14a的有源区域6进行注入(框163)。如上所提及的，在某些实施例中，框163的注入操作可以是he注入操作、并且可以延伸穿过epi层14a的整个厚度。如上所提及的，可以使用合适的he掩模来阻断epi层14a的终端区域10的注入。附加地，如上所提及的，epi层14a的所得有源区域6的掺杂浓度明显大于epi层14a的终端区域10中的最小epi掺杂浓度(例如，最小epi掺杂浓度的1.5
×
、2
×
、5
×
、10
×
)。
67.在以第一导电类型的期望浓度注入有源区域6之后，过程160继续进行以下可选步骤：将具有第二导电类型的浮空区注入(框164)到第一epi层14a的终端区24a中以限定结终端12，比如jte。更具体地，为了制造sic器件4b，其中至少第一jte 12a在sic器件4b内部(例如，设置在至少epi层14a中)并且器件层jte 12z与sic器件4b的表面42相邻，如图26所示，浮空区68可以被注入到第一epi层14a的终端区24a中。如上进一步所述，在具有附加epi层14的sic器件中，浮空区68可以选择性地注入到每个epi层14的终端区中、每隔一个epi层14的终端区中，和/或每隔多个epi层14的终端区中。
68.可以根据任何合适的手段(例如，高能注入、低能注入)来注入浮空区68。因此，在一些实施例中，浮空区68然后可以选择性地通过终端区24a的由形成在终端区24a上的掩模暴露的部分注入，然后可以去除掩模。此外，浮空区68可以被注入到小于或等于1μm的深度。
因此，可以使用小于500kev的注入能量来注入每个浮空区68。然而，在一些实施例中，可以根据合适的高能离子注入技术来注入浮空区68。因此，对于这种实施例，每个浮空区68可以被注入到epi层14a内大于大约5μm和/或小于大约15μm的深度。此外，一般可以使用大于500kev和/或小于50mev的注入能量来注入每个浮空区68。
69.在仅具有器件层jte 12z的实施例中，如图1所示，过程160可以在没有将浮空区68注入到第一(埋入的)epi层14a的终端区24a中的情况下进行。然而，为了在器件中形成合适数量的epi层14，过程160的一部分(例如，框162和/或框164)可以重复一次或多次。因此，在注入浮空区68之后和/或在仅具有器件层jte 12z的实施例中，过程160可以继续以确定(决策框166)是否将附加(埋入的)epi层14添加到器件结构，如箭头168所指示的。例如，在具有一个或多个附加epi层14的实施例中，第二epi层(例如epi层14b，未示出)可以形成在先前注入的epi层14a(框162)上，并且埋入的第二epi层的有源区域可以以第一导电类型的期望掺杂浓度注入(框163)。进一步，如上所述，附加浮空区68可以可选地被注入(框164)以限定埋入的附加jte 12。
70.在完成一个或多个埋入的epi层的制造之后，所示过程160继续以形成(框170)具有第一导电类型的最小epi掺杂浓度的顶部epi层14z。如参考框162和框164中的一个或多个埋入的epi层14的形成所讨论的，可以使用沉积工艺(例如，cvd)来生长顶部epi层14z。顶部epi层14z也可以由一种或多种宽带隙半导体材料(比如碳化硅、氮化镓、金刚石、氮化铝、和/或氮化硼)形成。
71.进一步，顶部epi层14z可以具有第一导电类型(例如，n型)的最小epi掺杂浓度。更具体地，对于具有单个结终端(例如，jte 12z)的sic器件4a，顶部epi层14z可以以小于或等于2.0
×
10
15
cm
‑3(比如在8.0
×
10
13
cm
‑3和1.6
×
10
15
cm
‑3之间)的最小epi掺杂浓度形成。在不同epi层中具有两个或更多个结终端特征(例如，jte12a、12z)的实施例(比如sic器件4b)中，顶部epi层14z可以以小于或等于5.0
×
10
15
cm
‑3的最小epi掺杂浓度形成。进一步，在一些实施例中，具有第一导电类型的一个或多个区可以注入到器件epi层14z的第一部分(例如，有源区32z和中间区28z)中，以将器件epi层14z的其他部分中第一导电类型的掺杂浓度调整到大于或等于5
×
10
15
每立方厘米(cm
‑3)、例如1.0
×
10
16
cm
‑3的掺杂浓度。
72.对于图25所示的实施例，在基底层上形成顶部epi层14z之后，过程160继续以对在框170中形成的顶部epi层的有源区域6进行注入(框171)。如上所提及的，在某些实施例中，框171的注入操作可以是he注入操作、并且可以延伸穿过epi层14z的整个厚度。如上所提及的，在注入过程期间，可以使用合适的he掩模来阻断epi层14z的终端区域10的注入。附加地，如上所提及的，顶部epi层14z的所得有源区域6的掺杂浓度明显大于epi层的终端区域10中的最小epi掺杂浓度(例如，最小epi掺杂浓度的1.5
×
、2
×
、5
×
、10
×
)。
73.对于图25所示的实施例，过程160继续以在顶部epi层14z的有源区32z和/或中间区28z内形成(框172)器件特征以限定sic器件4的器件层16。即，例如，阱区40、源极区44等可以形成(例如，注入)在有源区32z和/或中间区28z中以限定器件层16。虽然本文中将框172描述为单个步骤，但可以理解，形成器件特征(例如，阱区40、中间阱区66、源极区44等)可以包括多个步骤，比如每个相应特征和/或每种导电类型对应单独注入步骤。因此，本文描述的实施例旨在是说明性的而非限制性的。
74.对于图25所示的实施例，过程160继续以将具有第二导电类型的浮空区注入(框
174)到器件epi层14z的终端区24z中以限定器件层16的结终端，比如jte 12z。如以上参考框164所描述的，可以根据任何合适的手段(例如，高能注入、低能注入)将浮空区68注入到终端区24z内的一定深度(例如，相应地大于大约5μm和/或小于大约15μm、或小于或等于1μm)。进一步，在一些实施例中，注入到终端区24z中的浮空区68可以具有与注入到在过程200的先前步骤(例如，过程框206)中形成的终端区24(例如，24a、24b等)中的浮空区68相同的有效掺杂分布。然而，在其他实施例中，与注入到其他终端区24(例如，24a、24b等)中的浮空区68相比，注入到终端区24z中的浮空区68可以具有不同的有效掺杂分布。例如，由注入到器件终端区24z中的浮空区68限定的jte 12z可以具有1.6
×
10
13
cm
‑2的积分电荷，而由注入到终端区24a中的浮空区68限定的jte 12a可以具有9.0
×
10
12
cm
‑2的积分电荷，如上所讨论的。随后，根据本公开内容，可以执行其他处理步骤以形成sic器件4的其他特征(例如，栅极电极48、介电层46、源极触点54、漏极触点50等)，以形成功能器件。
75.本方案的技术效果包括宽带隙器件(包括sic器件)的有效终端。附加地，所公开的终端设计相对于典型的终端设计消耗相对较小部分的管芯区域部分并且制造成本相对较低。例如，所公开的结终端设计(例如，jte设计)可以具有一定宽度，使得结宽度与一维(1d)耗尽宽度的比率最小化(例如，小于5，比如在1.5和5之间、在1.5和4之间、在1.5和3之间、在1.5和2.5之间)，这使得器件的可供有源区域使用的管芯区域增加。附加地，所公开的终端设计使得雪崩击穿合乎期望地主要发生在器件的有源区域和/或中间区域内，从而使得击穿电压能够接近器件应有击穿电压。
76.所撰写的本说明书使用了示例来公开本发明(包括最佳模式)并且还使本领域的任何技术人员都能够实践本发明，包括制造和使用任何装置或系统以及执行任何所包含的方法。本发明的可取得专利的范围由权利要求限定，并且可以包括本领域普通技术人员想到的其他示例。如果这样的其他示例具有无异于权利要求的字面语言的结构元件，或者如果它们包括与权利要求的字面语言没有实质性差异的等效结构元件，则它们旨在落入权利要求的范围内。
77.本文所给出和要求保护的技术被引用并应用于具有实践属性的实质物体和具体实例，将要求保护的技术应用于具有实践属性的实质物体和具体实例显然改进了本技术领域，因此不是抽象的、无形的或纯理论的。进一步，如果附在本说明书末尾的任何权利要求包含被指定为“用于[执行][功能]的装置
……”
或“用于[执行][功能]的步骤
……”
的一个或多个要素，则意图根据35u.s.c.112(f)来解释这样的要素。然而，对于任何包含以任何其他方式指定的要素的权利要求，都不应根据35u.s.c.112(f)解释这样的要素。