具有集成缓冲器电路的超结MOSFET的制作方法

本公开涉及半导体器件，更具体地，涉及超结mosfet。

背景技术：

在某些条件下，基于超结原理(“超结mosfet”)的功率mosfet和其他半导体器件可能在其接通和断开时受到电信号中的振铃的影响。在接通期间，振铃是器件从零电流开始然后斜线上升到工作电流的物理限制的结果。在理想(理论)开关中，当器件通过输入信号接通/启动时，输出电流立即从零转变为工作电流。然而，物理器件可能具有存在于输出电流中的振铃条件，该输出电流在到达工作电流值之前在高电流和低电流之间快速振荡持续几分之一秒。同时，通常由于受影响的系统中的寄生电感，电流振铃可能引起电压振铃(ringing)。器件断开时可能会遇到类似问题。

该振铃可能通过导致电压过载或甚至雪崩击穿状况而引起问题和/或影响器件。控制电路的故障也可以通过从器件的输入反馈回到控制器中而发生。先前已经通过使用缓冲器网络减缓电流信号的切换来解决该问题，该缓冲器网络通常包括电容器并且可能包括电阻器。然而，缓冲器网络耗尽半导体管芯的有限区域的量，并且在制造过程中可能需要附加步骤，这些附加步骤在不同器件架构和工艺技术之间不同。同样地，外部缓冲器増加了成本，需要附加的电路板空间，并且由于寄生电感而在其有效性方面受到限制。因此，需要不需要附加的管芯区域或工艺成本的集成缓冲器。

附图说明

图1是具有集成缓冲器的超结mosfet的实施方案的平面图布局；

图2是沿着图1的线a-a的具有集成缓冲器的超结mosfet的竖直沟槽实施方案的横截面侧视图；

图3是沿着图1的线b-b的具有集成缓冲器的超结mosfet的竖直沟槽实施方案的横截面侧视图；

图4是沿着图1的线c-c的具有集成缓冲器的超结mosfet的竖直沟槽实施方案的横截面侧视图；

图5a是示出了超结mosfet内的电阻式和电容式连接的横截面侧视图的示意图；

图5b是图5a的超结mosfet的电路图；

图6a是示出了超结mosfet内的电阻式和电容式连接的横截面侧视图的示意图；

图6b是图6a的超结mosfet的电路图；

图7是沿着图1的线a-a的具有集成缓冲器的超结mosfet的平面栅极实施方案的横截面侧视图；

图8是具有集成缓冲器的超结mosfet的实施方案的平面图布局；并且

图9是具有集成缓冲器的超结mosfet的实施方案的平面图布局。

具体实施方式

在用于功率器件应用中的沟槽栅极mosfet器件中，源极、栅极和漂移区域在半导体衬底的竖直方向(例如y方向)上或横向方向(例如，x方向)上排列。源极端子和漏极端子可以被设置在垂直于半导体衬底的主表面的竖直方向(例如，y方向)上蚀刻的沟槽中的介电材料中。该竖直配置可适用于功率mosfet器件，因为可以使用更多的表面空间作为源极，并且还可以减小源极和漏极间距。减小源极和漏极间距可以增加漏极-源极的电流额定值，并且还可以允许将外延层用于漂移区域以增加器件的电压阻断能力。

对于高电压平面mosfet，通过厚外延层和轻掺杂的组合来形成漂移区域中的电压阻断能力。这导致器件电阻的很大一部分在漏极中并且限制器件的性能(例如，rds(导通))。通常，在击穿电压和导通电阻之间存在折衷，因为通过在器件中结合有较厚且较轻掺杂的漂移区域来増加击穿电压会导致较高的导通电阻。在利用超结原理的超结功率mosfet的情况下，n掺杂柱和p掺杂柱在外延层内交替以减小给定电压能力下的rds(导通)。在最终代功率mosfet中，通过收缩n掺杂柱和p掺杂柱使rds(导通)最小化。这种最小化可能会对输出电容的非线性増加产生不利影响。由于这种非线性，在开关事件期间大的dv/dt和di/dt会产生不期望的电流和电压振铃。

由于外延层和轻掺杂，高压mosfet还可以具有关于栅极-源源电压的振铃的折衷。如下所述，通过将电路特性(例如，电阻、电容、阻抗)引入到mosfet来改善振铃。该特性由被添加到器件设计中的电路组件提供。这些特性可以通过改变电路组件的物理尺寸而被“调谐”到特定的电路设计。例如，増加组件的长度可以増加由该组件提供的电阻。

在附图示出并在下面描述的剖视图是代表性附图。处理变化、纵横比变化、设计尺寸的差异等可能造成不同的形状和/或非理想性。

现在转向附图，图1是具有集成缓冲器的超结mosfet器件100的实施方案的平面图布局。器件100包括漏极结构，其中具有邻接的p掺杂柱和n掺杂柱的多个沟槽102被布置在衬底104上。因此，可以在保持高电压的同时实现低导通电阻rds(导通)和减少的栅极电荷。可以例如通过在半导体衬底104上依次沉积、图案化和掺杂(植入)多个半导体材料层来递増地制造掺杂柱。随后可以蚀刻半导体衬底以形成沟槽102，这些沟槽用居中的绝缘材料将p掺杂柱和n掺杂柱分离。p掺杂柱和n掺杂柱的电流路径的尺寸可以被设定成使得当晶体管关断并出现阻断电压时，耗尽区随着电荷载流子从p掺杂柱和n掺杂柱的迁移而形成，从而导致高的电压阻断能力。

如图1所示，器件100中的超结结构可包括p掺杂柱106和n掺杂柱108，在半导体衬底104中具有居间的深沟槽102。p掺杂柱106和n掺杂柱108(如沟槽102)在z方向上延伸。器件100包括栅极结构110，当公共栅极总线112通过栅极接触件(contact)114传送栅极电压时，该栅极结构被充电。栅极接触件114可以被调谐为包括各种长度和位置以确保栅极结构110和公共栅极总线112之间的牢固连接。栅极结构110的臂110a在z方向上沿着n掺杂柱108延伸，以在主体区域中形成反转层或沟道，如下所述。

在器件100中，源极区域120沿着z方向连接到n掺杂柱108的每一侧上的源极接触件122。栅极结构臂110a也沿着z方向被放置在n掺杂柱108上的源极区域内的器件100内。源极接触件122电连接到公共源极板124。因此，当栅极结构110导通时，形成来自漂移区域的传导路径，该传导路径穿过源极区域120至源极接触件122和源极板124。可以通过栅极结构110的设计和形状来改善栅极-源级电压中可能存在的振铃。

可以通过具有存在于器件100的电路内的电容性关系来改善器件100。例如，器件100可以包括电容性结构。在图1所示的实施方案中，器件100包括栅极电容性结构130。其他实施方案可以包括其他电容性结构，诸如金属-绝缘体-金属(mim)平面结构或金属-绝缘体-半导体(mis)平面结构。栅极电容性结构130连接到栅极结构110，并且因此可以与栅极结构110、栅极接触件114和栅极总线112一起被充电。尽管栅极电容性结构130不位于源极区域120内，但栅极电容性结构130通过栅极电容性结构130和p掺杂柱106之间的相互作用将电容添加到器件100。该电容充当集成缓冲器，该集成缓冲器可以抑制可能存在于栅极-源极电压中的振铃。

缓冲器和抑制效果可以通过电阻性结构进一步増强，该电阻性结构包括邻近栅极电容性结构130的p掺杂柱接触件132。该p掺杂柱接触件132连接到源极板124。p掺杂柱接触件132还包括p掺杂柱电阻器长度134，该长度可以根据器件100的电路的需要进行调谐。例如，在需要更大程度抑制的器件100的实施方案中，长度134可以増大，并且相反，在需要较小抑制的实施方案中可减小该长度。长度134可以通过改变单个掩模的图案而无需其他方式改变器件100的架构来调谐，并因此在规划和改变器件100的制造方面提供益处。

如图1进一步所示，器件100的实施方案可以包括不与栅极电容性结构130相邻的p掺杂柱接触件136。p掺杂柱接触件136将源极板124连接到p掺杂柱106中的一个，其中附加的栅极电容是不期望的。通过利用栅极电容性结构130或p掺杂柱接触件136改变p掺杂柱的数量，可以选择和调谐缓冲电容的量以减小对电流和电压振铃的抑制、改善电路的功率效率、或优化一些其他系统特性或参数。

图2是沿图1的线a-a截取的具有集成缓冲器的竖直沟槽超结mosfet器件200的实施方案的横截面侧视图。器件200示出了p掺杂柱206和n掺杂柱208。另选地，通过在器件200中的n掺杂柱208和p掺杂柱206之间形成隔离结构216(即，填充有隔离材料的沟槽)，可以减少超结mosfet的超结漏极结构中的n掺杂柱和p掺杂柱中的掺杂剂的相互扩散。在示例性实施方式中，隔离结构216可以具有与器件200的漏极区域(例如，n掺杂柱208)的竖直厚度相当的竖直深度(例如，在y方向上)。此外，隔离结构216具有平行于半导体衬底的上表面的侧向宽度218(例如，在x方向上)。在示例性实施方式中，器件200的顶部部分或上部竖直部分中的隔离结构216的侧向宽度218可以基本上大于器件200的下部竖直部分中的隔离结构216的宽度218。

n掺杂柱208包括栅极结构210，该栅极结构可以包括导电材料，该导电材料利用栅极电压充电以在主体区域240中形成反转层或沟道。当将栅极电压信号施加到器件200时，在栅极结构210和主体区域240之间的栅极氧化物242阻止电流在栅极结构210和源极250之间流动。当在主体区域240中形成反转层或沟道时，电流能够从漏极(即，n掺杂柱208)流过主体区域240流至源极250。源极250通过源极接触件222电连接到源极板224。

图2中示出的实施方案也示出了p掺杂柱接触件236。p掺杂柱接触件236突出(即，在y方向上)穿过器件200的表面进入p掺杂柱206的中心。柱接触件236将源极板224电连接到p掺杂柱206。如图所示，器件200的实施方案可具有比p掺杂柱接触件236突出得更深的源极接触件222。

图3是沿图1的线b-b截取的具有集成缓冲器的竖直沟槽超结mosfet器件300的实施方案的横截面侧视图。与图2的器件200一样，图3中的器件300示出了p掺杂柱306和n掺杂柱308。柱306、308由隔离结构316分离。器件300还具有类似的栅极结构310，该栅极结构在主体区域340中形成沟道，以便于电流从漂移区域(即，n掺杂柱308)穿过到源极350、源极接触件322和源极板324。然而，在图3的器件300中，p掺杂柱306包括栅极电容性结构330和p掺杂柱接触件332。与图2中的p掺杂柱接触件236不同，p掺杂柱接触件332位于远离p掺杂柱306的中心，以便为栅极电容性结构330腾出空间。栅极电容性结构330被成形和定位为类似于栅极结构310。也就是说，栅极电容性结构330可以包含被栅极氧化物331围绕的导电材料。另选地或附加地，栅极电容性结构330中的氧化物331可以具有与围绕栅极结构310的栅极氧化物不同的厚度，以便提供不同的特定电容值、不同的击穿电压能力或一些其他原因。栅极电容性结构330不形成连接漏极和源极的沟道区，因为它被设置在p掺杂柱306中而非n掺杂柱308中。然而，栅极电容性结构330仍然电容耦接到p掺杂柱306中的表面掺杂区352，这类似于栅极结构310电容耦接到主体区域340的方式。在由图3描绘的横截面中，附加的栅极-源极电容被添加到该器件，但提供了很小的抑制电阻，因为p掺杂柱接触件332在表面掺杂区352和源极板324之间提供低电阻路径。

图4是沿图1的线c-c截取的具有集成缓冲器的竖直沟槽超结mosfet器件400的实施方案的横截面侧视图。与图2和图3的器件200、300一样，图4中的器件400示出了p掺杂柱406和n掺杂柱408。柱406、408由隔离结构416分离。器件400还具有类似的栅极结构410，该栅极结构在主体区域440中形成沟道，以使电流从漏极区域穿过到源极450、源极接触件422和源极板424。然而，在图4的器件400中，p掺杂柱406包括不具有p掺杂柱接触件(例如，上述236、332)的栅极电容性结构430。除非器件400沿着与具有p掺杂柱接触件的器件(诸如器件300)相同的p掺杂柱定位，否则表面掺杂区452不具有到源极的传导路径。图1示出了与位于沿着相同的p柱的切线b-b和c-c的这种关系。因为器件400不具有p掺杂柱接触件，所以当电流沿着p掺杂柱内的距离134从表面掺杂区452流到最近的p掺杂柱接触件(即器件300)时会遇到电阻(图1)。因此，实现了三种不同的器件：具有p掺杂柱接触件但没有栅极电容性结构的器件(图2)，具有p掺杂柱接触件和栅极电容性结构两者的器件(图3)，以及不具有p掺杂柱接触件但具有栅极电容性结构的器件(图4)。此外，所有这三个器件都可以以相同的布局实现(图1)。该特征使得能够设计具有缓冲电容和电阻的集成缓冲器电路，该缓冲电容和电阻可以方便地调整以满足特定的应用需求。

图5a是示出了超结mosfet器件500内的电阻性和电容性连接的横截面侧视图的示意图。器件500包括p掺杂柱506和n掺杂柱508。在图5中，p掺杂柱506和n掺杂柱508可以沿着同一沟槽定位，或者可以是不同沟槽(例如，来自图1的沟槽102)的横截面视图。图5示出了指示在连接的端点之间的电连接或电容性连接的连接。例如，栅极结构连接线560指示栅极结构臂510a与栅极电容性结构530之间的电连接，这指示栅极结构510在电方面处于类似的电势。栅极结构连接线560也在图5b中示出。器件500还示出了源极连接线562，其中源极接触件522、p掺杂柱接触件532和源极板524全部被电连接为处于类似的电势。器件500还包括电阻元件564，该电阻元件通过p掺杂柱506被引入源极连接线562。同样地，在栅极连接线560和源极连接线562之间引入电容性元件566，该电容性元件横跨将栅极电容性结构530与p掺杂柱506分离的氧化物。

如图5b所示，电阻性元件564和电容性元件566为器件500提供集成缓冲器。电阻性元件564将电容性元件566连接到源极端子s(例如，源极板524)，其影响栅极信号，该栅极信号提供电压以实现源极和漏极之间的电流传导路径。也就是说，元件564、566以这样的方式减慢栅极信号，使得栅极信号在其打开时不会跳动太多。这降低了器件500内的可能由高信号或低信号引起的问题的可能性。

图6a示出了器件600还提供了一种电路，其中电阻性元件664将电容性元件666连接到栅极端子g(例如，公共栅极总线112、栅极接触件114、栅极结构210等)。也就是说，在某些实施方案中，栅极连接线660可以包括电阻性元件664。该电阻性元件664可以例如通过将栅极电容性结构830与栅极结构810分离来实现，如图8所示。已经呈现了这样的实施方案，其中栅极-源极电容性元件566或666可以分别通过附加的电阻性元件564或664连接到源极s或栅极g。一般而言，这两个实施方案(源极侧电阻与栅极侧电阻)可以具有不同的电行为。特别地，p掺杂柱506或606通过相邻的n掺杂柱508或608以及下面的衬底电容性耦接地到漏极。该电容性耦接添加了漏极-源极电容性元件，当存在源极侧电阻时或当p掺杂柱保持浮置而没有任何p掺杂柱接触件时，该漏极-源极电容性元件可以反馈到栅极-源极电容中。通过调节源极侧电阻与栅极侧电阻的量，可以选择该漏极-源极电容性反馈的贡献。

图7是沿图1的线a-a截取的具有集成缓冲器的平面沟槽超结mosfet器件700的实施方案(作为图2中的器件200的另选实施方案或附加实施方案)的横截面侧视图。与图2的器件200一样，图7中的器件700示出了p掺杂柱706和n掺杂柱708。柱706、708由隔离结构716分离。器件700具有栅极结构710，该栅极结构在主体区域740中打开沟道，以便电流穿过源极750、源极接触件722和源极板724。然而，在图7的器件700中，信号横向(即，在x方向)而不是竖直地穿过740的顶部处的沟道。相同的栅极电容性结构、电阻性结构和源极电容性结构可以被设置在器件700的平面实施方案中，或设置在其他竖直或平面器件中。例如，如图7所示，器件700具有p掺杂柱接触件736，该p掺杂柱接触件以与图2的p掺杂柱接触件236相同的方式起作用。

图8和图9是具有集成缓冲器的超结mosfet器件800、900的实施方案的平面图布局。图8的器件800包括栅极结构810和栅极电容性结构830的间距。通过提供具有栅极接触件814a的栅极电容性结构830来实现间距，这些栅极接触件814a专门向栅极电容性结构830提供栅极电压，而栅极接触件814专门向栅极结构810提供栅极电压。公共栅极总线812向栅极接触件814、814a中的每一个提供公共栅极电压，但是基于额外长度870，栅极电容性结构830具有不同的电阻值。栅极电容性结构830还可以通过调节其他物理特性(诸如宽度，深度或材料组成)来被调谐到器件800的电路。例如，较薄的栅极电容性结构830将増加对栅极电压信号的电阻。

图8还示出了p掺杂柱接触件832可以被设置在器件800上。在附加的或另选的实施方案中，图9的器件900示出了不需要p掺杂柱接触件(例如，p掺杂柱接触件132、832)，并且可以使用其他组件来调节电阻和电容特性。因此，通过调节栅极电容性结构、电阻性结构、源极电容性结构或它们的组合来调谐器件电路的各种特性，从而善栅极电压信号的跳动。

实施例1.作为另一实施例，本公开包括一种方法，该方法包括：在衬底上设置n掺杂柱和p掺杂柱n掺杂柱和p掺杂柱，n掺杂柱和p掺杂柱由隔离结构分离；将源极和栅极设置在n掺杂柱上在n掺杂柱上；以及将电容性结构设置在p掺杂柱上在p掺杂柱上，其中该电容性结构将p掺杂柱耦接到栅极。

实施例2.根据实施例1的方法，其中，设置电容性结构包括为电容性结构选择长度，该长度在p掺杂柱和栅极之间产生选定的电容。

实施例3.根据实施例1的方法，其中，设置电容性结构包括为柱接触件选择长度，该长度产生与p掺杂柱和栅极之间的选定的电容串联的选定的电阻。

实施例4.根据实施例1的方法，包括将柱接触件设置在p掺杂柱和源极板之间。

实施例5.作为另一实施例，本公开包括半导体器件，该半导体器件包括衬底，该衬底包括n掺杂柱和p掺杂柱，其中在n掺杂柱中的至少一个中包括栅极结构；公共栅极总线，该公共栅极总线电耦接到栅极结构；以及栅极电容性结构，该栅极电容性结构电耦接到公共栅极总线，其中电容性结构被设置在选自p掺杂柱中的电容性p掺杂柱内。

实施例6.根据实施例5的器件，包括在电容性p掺杂柱和源极接触件之间的p掺杂柱接触件。

实施例7.根据实施例6的器件，其中，p掺杂柱接触件具有的长度小于电容性p掺杂柱的长度。

实施例8.根据实施例5的器件，其中，n掺杂柱包括竖直沟槽mosfet、平面栅极mosfet、或它们的组合。

实施例9.根据实施例5的器件，包括n掺杂柱和p掺杂柱之间的隔离结构。