具有本地互连的自对准栅极端帽（SAGE）架构的制作方法

本公开的实施例处于集成电路结构和工艺的领域，并且尤其处于具有本地互连的自对准栅极端帽（sage）架构以及制作具有本地互连的sage架构的方法的领域。

背景技术：

在过去数十年内，集成电路中特征的缩放已经成为不断增长的半导体工业背后的推动力。缩放到越来越小的特征能够实现半导体芯片的有限固定面积（limitedrealestate）上功能单元的增加密度。例如，减缩晶体管大小允许在芯片上结合增加数量的存储器或逻辑装置，从而对产品的制作给予增加的容量。但是，对于越来越大容量的推动并非没有问题。优化每个装置的性能的必要性变得愈加重要。

在集成电路装置的制作中，随着装置尺寸继续按比例缩放，多栅极晶体管（诸如三栅极晶体管）已变得更加普遍。在常规工艺中，三栅极晶体管一般在体硅衬底或者绝缘体上硅衬底上制作。在一些情况下，体硅衬底由于其较低成本以及因为它们能够实现较不复杂的三栅极制作工艺而是优选的。

然而，缩放多栅极晶体管并非毫无后果。随着微电子电路的这些基本构件块的尺寸减小并且随着在给定区域中制作的基本构件块的绝对数量增加，对于被用来图案化这些构件块的平面印刷工艺的限制已经变得满溢。特别地，在半导体堆叠中图案化的特征的最小尺寸（临界尺寸）与在此类特征之间的间隔之间可存在权衡。另外，对在有源装置之中包括无源特征的约束增加了。

附图说明

图1示出包括自对准栅极端帽（sage）架构的集成电路结构的截面图，所述自对准栅极端帽（sage）架构具有本地互连。

图2示出按照本公开的实施例的、包括具有本地互连的自对准栅极端帽（sage）架构的集成电路结构的截面图。

图3a-3g示出按照本公开的实施例的、表示制作集成电路结构的方法中的各种操作的截面图，所述集成电路结构包括具有本地互连的自对准栅极端帽（sage）架构。

图4示出按照本公开的实施例的、包括自对准栅极端盖（sage）架构的集成电路结构的截面图，所述自对准栅极端帽（sage）架构具有本地互连。

图5a-5j示出按照本公开的实施例的、表示制作集成电路结构的方法中的各种操作的截面图，所述集成电路结构包括具有本地互连的自对准栅极端盖（sage）架构。

图6示出包括适应端到端间隔的基于鳍的集成电路结构的布局的平面图。

图7a-7d示出在常规finfet或三栅极工艺制作方案中有意义的工艺操作的截面图。

图8a-8d示出按照本公开的实施例的、在finfet或三栅极装置的自对准栅极端帽（sage）工艺制作方案中有意义的工艺操作的截面图。

图9示出按照本公开的一个实现的计算装置。

图10示出包括本公开的一个或多个实施例的插入器。

图11是按照本公开的实施例的、采用根据本文所述的一个或多个工艺所制作的ic或者包括本文所述的一个或多个特征的移动计算平台的等距视图。

图12示出按照本公开的实施例的安装倒装芯片的管芯的截面图。

具体实施方式

描述了具有本地互连的自对准栅极端帽（sage）架构以及制作具有本地互连的sage架构的方法。在以下描述中，阐述了许多特定细节（例如特定集成和材料制度），以便提供对本公开的实施例的透彻了解。本领域技术人员将明白，在没有这些特定细节的情况下，可实施本公开的实施例。在其它示例中，没有详细描述众所周知的特征（例如集成电路设计布局），以免不必要地使本公开的实施例难以理解。此外，要领会，图中所示的各个实施例是说明性表示，而不一定按比例绘制。

某个术语也可仅出于参考的目的而在以下描述中使用，并且因此不旨在是限制性的。例如，诸如“上”、“下”、“上方”和“下方”之类的术语是指附图中做出参考的方向。诸如“正面”、“背面”、“后面”和“侧面”之类的术语描述一致但任意的参考系内的组件的部分的取向和/或位置，其通过参考描述正讨论的组件的文本及关联附图来阐明。这种术语可包括以上特定提到的词语、其派生词、以及相似含义的词语。

本文所述的实施例可涉及前道工序（feol）半导体工艺和结构。feol是集成电路（ic）制作的第一部分，其中各个装置（例如晶体管、电容器、电阻器等）在半导体衬底或层中被图案化。feol一般涵盖直到（但不包括）金属互连层的沉积的每一个方面。在最后一个feol操作之后，结果通常是具有隔离晶体管（例如没有任何导线）的晶圆。

本文所述的实施例可涉及后道工序（beol）半导体工艺和结构。beol是ic制作的第二部分，其中各个装置（例如晶体管、电容器、电阻器等）与晶圆上的布线（例如一个或多个金属化层）互连。beol包括接触部、绝缘层（电介质）、金属级、以及用于芯片到封装连接的结合部位。在制作阶段的beol部分中，形成接触部（焊盘）、互连导线、通孔和电介质结构。对于现代ic工艺，在beol中可添加多于10个金属层。

以下描述的实施例可适用于feol工艺和结构、beol工艺和结构、或者feol工艺和结构和beol工艺和结构两者。特别地，虽然示例性工艺方案可使用feol工艺情形示出，但是这类方式也可适用于beol工艺。同样，虽然示例性工艺方案可使用beol工艺情形示出，但是这类方式也可适用于feol工艺。

本公开的一个或多个实施例涉及具有集成电路结构或装置的栅极电极的一个或多个栅极端帽结构（例如作为栅极隔离区）的集成电路结构或装置。栅极端帽结构可以是在多个半导体鳍之间并与其平行对准的自对准栅极端帽（sage）壁。在实施例中，描述了通过sage架构的本地互连的制作。在实施例中，描述了通过多个图案化栅极蚀刻的本地栅极-栅极互连的形成的架构。

为了提供上下文，逻辑装置在尺寸方面被激进地缩放，从而对栅极和接触部端帽图案化造成制作和产率挑战。当今的现有技术工艺依靠自对准栅极端帽（sage）架构，该sage架构为栅极或接触部插塞提供潜在着落点。插塞图案化涉及将孔蚀刻到牺牲硬掩模或另一可蚀刻膜中，并且采用绝缘材料来填充所产生的孔。然后在金属填充之前去除体牺牲膜。通过制作在没有栅极/接触部插塞时跨越sage壁的金属结构，在没有插塞之处创建本地互连。

在对逻辑装置超缩放的情况下，用于将对于功能性所需的全部互连进行定线的芯片上固定面积短缺，从而导致更大占用面积，这则反对缩放余量或者要求更多金属层的添加，引起增加的电容并导致切换延迟和更低频率。本文所述的实施例可被实现以解决与在超缩放工艺技术中添加附加栅极-栅极或接触部-接触部本地互连相关联的问题。

作为比较性示例，图1示出包括自对准栅极端帽（sage）架构的集成电路结构的截面图，所述自对准栅极端帽（sage）架构具有本地互连。表示“与栅极垂直”的视图的截面图位于图1的左侧，而表示“与鳍垂直”的视图的截面图位于图1的右侧。

参考图1，集成电路结构100包括半导体鳍102，所述半导体鳍102从半导体衬底101突出并经过沟槽隔离区103。鳍102之上的栅极结构包括栅极电极104以及栅极电极104上的本地栅极接触部106。还可包括栅极侧壁间隔体107。沟槽接触部结构可包括第一接触部部分108和第二接触部部分110，或者仅包括第二接触部部分110，这两者的示例均被描绘。sage架构包括sage结构113上的自对准壁（saw）特征112或者其它sage特征112a。接触部插塞114处于saw特征112的第一部分上，并且栅极插塞116处于saw特征112的第二部分上。鳍微调隔离结构118将鳍102隔离为两个不同部分。可在上述结构之上包括栅极绝缘层120或其它电介质层130。上覆层间电介质（ild）材料在其中包括金属线124。金属线124中的一些金属线可具有关联导电通孔126。单个金属线126在其中可包括插塞128，以隔离单个金属线126的两个不同部分。

再次参考图1，尽管未描绘，但可通过排除栅极插塞116来制作本地栅极到栅极互连。通过将本地栅极接触部部分106与经过saw部分112和/或sage结构113之上的本地栅极到栅极互连有效接合，来实现栅极到栅极互连。栅极插塞116可以是saw部分112和/或sage结构113的延伸，或者可以是单独且不同的特征。在任一情况下，省略栅极插塞116允许本地互连制作。同样，省略接触部插塞114可以允许本地接触部到接触部互连的本地互连制作。

与图1的结构形成对照，在第一方面中，本文所述的一个或多个实施例涉及使用与栅极或接触部垂直延伸的绝缘材料的自对准垂直栅格。可蚀刻绝缘材料被嵌入在自对准栅极端（sage）栅格中。栅格与栅极或接触部的交点将提供互连的全部可能位置。图案化方案然后用来在预期互连的位置蚀刻掉所嵌入的绝缘体，从而最终提供栅极金属或接触部金属以“流”经sage结构。

作为第一方面的示例性结构，图2示出按照本公开的实施例的、包括具有本地互连的自对准栅极端帽（sage）架构的集成电路结构的截面图。表示“与栅极垂直”的视图的截面图位于图2的左侧，而表示“与鳍垂直”的视图的截面图位于图2的右侧。

参考图2，集成电路结构200包括半导体鳍202，所述半导体鳍202从半导体衬底201突出。鳍202之上的栅极结构包括栅极电极204以及栅极电极204上的本地栅极接触部206。还可包括栅极侧壁间隔体207。沟槽接触部结构可包括第一接触部部分208和第二接触部部分210，或者仅包括第二接触部部分210，这两者的示例均被描绘。sage架构包括sage结构213上的自对准壁（saw）特征212或者其它sage特征212a。接触部插塞214处于saw特征212的第一部分上，并且栅极插塞216处于saw特征212的第二部分上。鳍微调隔离结构218将鳍202隔离为两个不同部分。可在上述结构之上包括栅极绝缘层220或其它电介质层230。上覆层间电介质（ild）材料在其中包括金属线224。金属线224中的一些金属线可具有关联导电通孔226。单个金属线226在其中可包括插塞228，以隔离单个金属线226的两个不同部分。

再次参考图2，在栅极插塞216和sage结构213之间制作本地栅极到栅极互连217。通过将本地栅极接触部部分206与本地栅极到栅极互连217有效接合，来实现栅极到栅极互连。要领会，栅极插塞216可以是sage结构213的延伸，或者可以是单独且不同的特征。在任一情况下，通过在栅极插塞和sage壁之间有效地形成导电特征来实现本地互连制作（这也可以被称为通过sage壁有效地形成导电特征）。同样，尽管未描绘，但是沿着“穿过源极/漏极切割”的视角将可见，本地沟槽接触部到沟槽接触部互连可以在接触部插塞214和sage结构213之间被制作。

参考图2的右侧，按照本公开的实施例，集成电路结构200包括在第一半导体鳍202之上的第一栅极结构（左204/206）和在第二半导体鳍202之上的第二栅极结构（右204/206）。栅极端盖隔离结构213位于第一和第二半导体鳍202之间，并且横向位于第一（左204/206）和第二（右204/206）栅极结构之间并与其相接触。栅极插塞216在栅极端盖隔离结构213之上，并且横向位于第一（左204/206）和第二（右204/206）栅极结构之间并与其相接触。本地栅极互连217位于栅极插塞216和栅极端盖隔离结构213之间。本地栅极互连217与第一（左204/206）和第二栅极结构（右204/206）接触。

在实施例中，本地栅极互连217与第一和第二栅极结构连续，例如与部分206连续。在实施例中，第一（左204/206）和第二（右204/206）栅极结构各自包括本地栅极接触部206，并且本地栅极互连217与第一（左204/206）和第二（右204/206）栅极结构中的每个的本地栅极接触部206连续，如图2中所描绘的。

在实施例中，栅极插塞216与栅极端盖隔离结构213垂直未对准，如图2中所描绘的。在另一个实施例中，栅极插塞的至少一部分与栅极端盖隔离结构垂直对准，如图3f中所示的示例中所描绘并在下面更详细描述的。

在实施例中，栅极插塞216具有大于栅极端盖隔离结构213宽度的宽度，如图2中所描绘的。在另一个实施例中，栅极插塞的至少一部分具有与栅极端盖隔离结构的宽度相同的宽度，如图3f中所示的示例中所描绘并在下面更详细描述的。

在实施例中，第一和第二半导体鳍202穿过衬底201上方的沟槽隔离区203突出，如所描绘的。栅极端盖隔离结构213位于沟槽隔离区203上，也如所描绘的。

在实施例中，如图3g中所示的示例中所描绘并在下面更详细描述的，并且如沿着集成电路结构（诸如结构200）的“穿过源极/漏极切割”的视角将可见的，第一沟槽接触部结构被包括在第一半导体鳍之上，并且第二沟槽接触部结构被包括在第二半导体鳍之上。栅极端盖隔离结构213横向位于第一沟槽接触部结构和第二沟槽接触部结构之间并与其相接触。沟槽接触部插塞214位于栅极端盖隔离结构213之上，并且横向位于第一和第二沟槽接触部结构之间并与其相接触。本地沟槽接触部互连位于沟槽接触部插塞和栅极端盖隔离结构之间，本地沟槽接触部互连与第一和第二沟槽接触部结构相接触。本地沟槽接触部互连的布置可看起来类似于上面针对本地栅极互连217所描述的布置。在一个这样的实施例中，本地沟槽接触部互连与第一和第二沟槽接触部结构连续。

在实施例中，沟槽接触部插塞与栅极端盖隔离结构垂直未对准。在另一实施例中，沟槽接触部插塞的至少一部分与栅极端盖隔离结构垂直对准。

在实施例中，沟槽接触部插塞具有大于栅极端盖隔离结构宽度的宽度。在另一实施例中，沟槽接触部插塞的至少一部分具有与栅极端盖隔离结构的宽度相同的宽度。

作为第一方面的示例性工艺方案，图3a-3g示出按照本公开的实施例的、表示制作集成电路结构的方法中的各种操作的截面图，所述集成电路结构包括具有本地互连的自对准栅极端盖（sage）结构。

参考图3a，跨多个鳍所取的截面图描绘了起始结构300，其包括从衬底301突出的鳍302。鳍可在其上具有硬掩模303a，其中硬掩模303a可在最后结构的制作期间被最终保留或去除。牺牲图案化硬掩模303b在硬掩模303a上。自对准壁（saw）间隔体306沿着鳍302的侧壁并在底部之间。对于没有紧密间隔的鳍302，（一个或多个）自对准栅极端盖（sage）结构材料被形成在saw间隔体306的开口内。相对较窄的sage结构材料可以包括电介质衬套308、电介质填充物310、可选牺牲帽314、和永久帽316。相对较宽的sage结构材料可以进一步包括第二电介质填充物312。如所描绘的，对于紧密间隔的鳍302，sage结构材料可以不被形成在saw间隔体306的开口内。

参考图3b，表示“与栅极垂直”视图的截面图在左侧，并且表示源极/漏极（s/d）处“与鳍垂直”视图的截面图在右侧。在此阶段，多个伪栅极320已被形成在鳍302上，如左侧所描绘的。要领会，左侧的布置不表示穿过鳍的平面切割，而是示出当在沿着单个鳍所取的角度观察时可见的结构。如右侧所描绘的，saw间隔体306已经从图3a的结构中去除（或大部分去除）。如图所描绘的，然后浅沟槽隔离（sti）结构305被形成到相邻的下鳍位置。示出的附加特征是在相对较大的sage结构之下包含鳍“短截线（stub）”。

参考图3c，表示“与栅极垂直”视图的截面图在左侧，并且表示“与鳍垂直”视图的截面图在右侧。在此阶段，已沿着伪栅极320的侧壁形成栅极间隔体324，随后在栅极间隔体324之间形成层间电介质材料326，并且随后去除伪栅极320以形成栅极沟槽322，如左侧所描绘的。如左侧和右侧两者所描绘的，穿栅极隔离或鳍微调隔离结构328可被形成在伪栅极间隔体中的所选伪栅极间隔体的位置，以在鳍302内提供本地隔离。

参考图3d，表示“与栅极垂直”视图的截面图在左侧，并且表示“与鳍垂直”视图的截面图在右侧。在此阶段，在图3c的结构之上形成牺牲硬掩模材料330和图案化掩模332。图案掩模332中的开口被形成在最终形成本地互连的位置中。

参考图3e，表示“与栅极垂直”视图的截面图在左侧，并且表示“与鳍垂直”视图的截面图在右侧。在此阶段，使用图案化掩模332来蚀刻图3d的牺牲硬掩模材料330，以形成图案化牺牲硬掩模材料334。图案化牺牲硬掩模材料334暴露sage结构中的所选一个（或多个）sage结构的牺牲帽314。然后去除sage结构中的所选一个（或多个）sage结构的牺牲帽314，以在空隙336上方留有分立帽316a（例如，在牺牲帽314去除之后，在空隙336之上保留帽316）。要领会，分立帽316a通过在进入或离开右边结构的页面的位置处保留牺牲帽部分来锚定。

参考图3f，表示“与栅极垂直”视图的截面图在左侧，并且表示“与鳍垂直”视图的截面图在右侧。在此阶段，图案化掩模332和牺牲硬掩模材料334被去除。随后在栅极沟槽322中形成栅极堆叠材料。例如，形成栅极堆叠340，其可以包括栅极电介质和栅极电极，以及可能包括本地栅极接触部材料。栅极堆叠材料的导电部分填充空隙336以形成本地栅极到栅极互连342。如所描绘的，栅极绝缘层344可被形成在栅极堆叠材料上，并且可以包括栅极插塞区。

参考图3g，表示“与栅极垂直”视图的截面图在左侧，并且表示源极/漏极（s/d）处“与鳍垂直”视图的截面图在右侧。在此阶段，去除层间电介质材料326以形成沟槽接触部开口。随后在沟槽接触部开口中形成导电沟槽接触部材料。例如，沟槽接触部346被形成在源极或漏极位置中。导电沟槽接触部材料的一部分填充通过sage结构形成的空隙，以形成本地接触部到接触部互连350（例如，以与形成本地栅极到栅极互连342类似的方式）。如所描绘的，接触部插塞348可以在形成沟槽接触部346之前已被形成。

在第二方面中，本文描述的实施例涉及使用多个图案化的栅极蚀刻来创建本地栅极-栅极互连。最初，通过双重或四重构图、直接印刷、或另一种光刻-蚀刻-光刻-蚀刻方法，以传统格式执行栅极图案化。随后，执行定时栅极蚀刻以将所得图案转移到伪栅极中。接下来，使用垂直掩模来图案化所蚀刻的结构的剩余部分，以提供本地多晶硅-多晶硅互连，其随后被导电材料替代，例如通过替换方法。

作为第二方面的示例性结构，图4示出按照本公开的实施例的、包括自对准栅极端盖（sage）架构的集成电路结构的截面图，所述自对准栅极端盖（sage）架构具有本地互连。表示“与栅极垂直”视图的截面图在图4的左侧，并且表示“与鳍垂直”视图的截面图在图4的右侧。

参考图4，集成电路结构400包括从半导体衬底401突出的半导体鳍402。鳍402之上的栅极结构包括栅极电极404和栅极电极404上的本地栅极接触部406。也可以包括栅极侧壁间隔体407。沟槽接触部结构可以包括第一接触部部分408和第二接触部部分410，或者仅包括第二接触部部分410，这两者的示例均被描绘。sage架构包括sage结构413上的自对准壁（saw）特征412或者其它sage特征412a。接触部插塞414处于saw特征412的第一部分上，并且栅极插塞416处于saw特征412的第二部分上。鳍微调隔离结构418将鳍402隔离为两个不同部分。可在上述结构之上包括栅极绝缘层420或其它电介质层430。上覆层间电介质（ild）材料在其中包括金属线424。金属线424中的一些金属线可具有关联导电通孔426。单个金属线426在其中可包括插塞428，以隔离单个金属线426的两个不同部分。

再次参考图4，如图4的左部分中所描绘的，在相邻栅极电极404之间制作本地栅极到栅极互连440。要领会，本地栅极到栅极互连440实际上被投影在图示的鳍402的前面，并且在实施例中，位于被定位在鳍402附近的沟槽隔离区403上。通过在相邻栅极电极404之间在相邻栅极电极404的底部位置处有效接合来实现栅极到栅极互连。

再次参考图2，并且如在下面描述的图5a-5j中详细描述的，集成电路结构400包括半导体鳍402，该半导体鳍402穿过沟槽隔离区403在衬底401上方突出，该半导体鳍402具有顶表面。第一栅极结构404/406在半导体鳍402之上并在沟槽隔离区403之上。第二栅极结构404/406在半导体鳍402之上并在沟槽隔离区403之上。本地栅极互连440在沟槽隔离区403上。本地栅极互连440例如在栅极电极404的底部位置处与第一和第二栅极结构404/406相接触。本地栅极互连440具有在半导体鳍402的顶表面之下的顶表面。

在实施例中，本地栅极互连440与第一和第二栅极结构404连续。在实施例中，沟槽隔离区403在鳍短截线508之上，如在下面描述的图5a中所例示的。在实施例中，本地栅极互连440与栅极端盖隔离结构相接触，如在下面描述的图5h中所例示的。

作为第二方面的示例性工艺方案，图5a-5j示出按照本公开的实施例的、表示制作集成电路结构的方法中的各种操作的截面图，所述集成电路结构包括具有本地互连的自对准栅极端盖（sage）结构。

参考图5a，表示“在鳍前切割”的截面图在左侧，表示“穿过源极/漏极（s/d）切割”的截面图在右侧。在此阶段，在衬底501上方在多个鳍506（以及可能还有鳍短截线508）、浅沟槽隔离（sti）区510、和sage结构512/514/516之上形成伪栅极材料502。图案化硬掩模504被形成在伪栅极材料502上方。

参考图5b，表示“在鳍前切割”的截面图在左侧，表示“穿过源极/漏极（s/d）切割”的截面图在右侧。在此阶段，使用图案化硬掩模504作为蚀刻掩模来图案化伪栅极材料502，在鳍506之上已形成多个伪栅极。要领会，左侧的布置不表示穿过鳍的平面切割，而是示出当沿着单个鳍所取的角度观察时可见的结构。例如，如所描绘的，某些sage特征507可以从这个角度可见。如在左视图和右视图两者中可见的，为了保留伪栅极材料502的连续部分518，用于形成多个伪栅极的蚀刻没有被执行到完成。例如，如所描绘的，图案化保持鳍506和相邻sage结构之间的sti区510上的连续部分518。

参考图5c，表示“在鳍前切割”的截面图在左侧，表示“穿过源极/漏极（s/d）切割”的截面图在右侧。在此阶段，在图5b的结构之上形成牺牲硬掩模材料520和包括下硬掩模层522和上硬掩模层524的图案化掩模。

参考图5d，表示“在鳍前切割”的截面图在左侧，表示“穿过源极/漏极（s/d）切割”的截面图在右侧。在此阶段，在最终形成本地互连的位置中形成下硬掩模层522和上硬掩模层524中的开口526。

参考图5e，表示“在鳍前切割”的截面图在左侧，表示“穿过源极/漏极（s/d）切割”的截面图在右侧。在此阶段，在最终形成本地互连的位置中、在下硬掩模层522和上硬掩模层524中的开口526中形成阻挡材料528。

参考图5f，表示“在鳍前切割”的截面图在左侧，表示“穿过源极/漏极（s/d）切割”的截面图在右侧。在此阶段，图案化下硬掩模层522和上硬掩模层524被去除。使用阻挡材料528作为掩模来图案化牺牲硬掩模材料520，以在最终形成本地互连的位置中、在伪栅极材料502的连续部分518的一部分之上形成图案化牺牲硬掩模材料530。

参考图5g，表示“在鳍前切割”的截面图在左侧，表示“穿过源极/漏极（s/d）切割”的截面图在右侧。在此阶段，阻挡材料528和图案化牺牲硬掩模材料530的图案用于在最终形成本地互连的位置中图案化伪栅极材料502的连续部分518。图案化去除伪栅极材料502的连续部分518中的一部分532，并去除未被阻挡材料528和图案化牺牲硬掩模材料530的图案所覆盖的部分。图案化还留有分立的伪栅极线534a以及通过伪栅极材料502的连续部分518中的一部分532耦合的伪栅极线534b。图5c-5g的工艺可以被称为反转图案化方法，因为在图案化期间，所形成的初始开口下方的材料最终被保留。

参考图5h，表示“在鳍前切割”的截面图在左侧，表示“穿过源极/漏极（s/d）切割”的截面图在右侧。在此阶段，从图5g的结构中去除阻挡材料528和图案化牺牲硬掩模材料530。伪栅极材料502的连续部分518的一部分532、分立伪栅极线534a、和通过伪栅极材料的连续部分518的一部分532耦合的伪栅极线534b被保留。

参考图5i，描绘了表示“在鳍前切割”的截面图。在此阶段，在图5h的结构之上形成层间电介质（ild）材料548并将其平面化。在平面化工艺中或在随后的蚀刻工艺中去除硬掩模504。另外，伪栅极材料502的连续部分518的一部分532、分立伪栅极线534a、和伪栅极线534b被去除，并且例如在替换栅极工艺中被栅极堆叠材料替换。例如，永久栅极堆叠材料可以包括栅极电介质和栅极电极，以及可能还有本地栅极接触部材料。特别地，形成分立永久栅极线540a以及永久栅极线540b。此外，伪栅极材料502的连续部分518的一部分532被栅极堆叠材料的导电部分替代，以形成本地栅极到栅极互连544。如所描绘的，栅极绝缘层542可被形成在栅极堆叠材料之上。此外，如所描绘的，可以在此阶段形成穿栅极隔离结构546。

参考图5j，描绘了表示“在鳍前切割”的截面图。在此阶段，去除层间电介质材料548以形成沟槽接触部开口。随后在沟槽接触部开口中形成导电沟槽接触部材料。例如，沟槽接触部540被形成在源极或漏极位置中。

为了提供与本文所述实施例相关的sage概念的基础，栅极端帽和沟槽接触部（tcn）端帽区的缩放是对改进晶体管布局面积和密度的重要促进因素。栅极和tcn端帽区是指集成电路结构的扩散区/鳍的栅极和tcn重叠。作为示例，图6示出包括适应端到端间隔的基于鳍的集成电路结构的布局600的平面图。参考图6，第一602和第二604集成电路结构分别基于半导体鳍606和608。每个装置602和604分别具有栅极电极610或612。另外，每个装置602和604分别在鳍606和608的源极区和漏极区分别具有沟槽接触部（tcn）614和616。栅极电极610和612以及tcn614和616各自具有端帽区，端帽区被定位成分别离开对应鳍606和608。

再次参考图6，通常，栅极和tcn端帽尺寸必须包括掩模配准误差的容差，以确保对于最坏情况掩模失配准的稳健晶体管操作，从而留有端到端间隔618。因此，对改进晶体管布局密度至关重要的另一个重要设计规则是彼此相向的两个相邻端帽之间的间隔。但是，使用光刻图案化，“2×端帽+端到端间隔”的参数变得愈加难以缩放以满足新技术的缩放要求。特别地，由于tcn和栅极电极之间的更长重叠长度，对于允许掩模配准误差所要求的附加端帽长度还增加栅极电容值，由此增加产品动态能量消耗并且使性能降级。先前解决方案聚焦于改进配准预算和图案化或分辨率改进，以使能端帽尺寸和端帽到端帽间隔两者的减缩。

按照本公开的实施例，描述了方式，所述方式提供半导体鳍的自对准栅极端帽和tcn重叠，而没有对允许掩模配准的任何需要。在一个这种实施例中，可弃置间隔体在半导体鳍端帽上被制作，半导体鳍端帽确定栅极端帽和接触部重叠尺寸。间隔体限定端帽工艺使栅极和tcn端帽区能够与半导体鳍自对准，并且因此不需要额外端帽长度以解决掩模失配准。此外，本文所述的方式不需要在先前所要求阶段的光刻图案化，因为栅极和tcn端帽/重叠尺寸保持固定，从而引起电气参数中的装置到装置可变性方面的改进（即，降低）。

为了提供并排比较，图7a-7d示出常规finfet或三栅极工艺制作方案中有意义的工艺操作的截面图，而图8a-8d示出按照本公开的实施例的finfet或三栅极装置的自对准栅极端帽（sage）工艺制作方案中有意义的工艺操作的截面图。

参考图7a和8a，提供了体半导体衬底700或800（诸如，体单晶硅衬底），其中分别蚀刻有鳍702或802。在实施例中，所述鳍直接地被形成在体衬底700或800中，并且如此，与体衬底700或800连续形成。要领会的是，在衬底700或800内，浅沟槽隔离结构可被形成在鳍之间。参考图8a，硬掩模层804（诸如，氮化硅硬掩模层）和焊盘氧化物层806（诸如，二氧化硅层）在图案化以形成鳍802之后维持在鳍802的顶部。对照之下，参考图7a，诸如硬掩模层和焊盘氧化物层已经被去除。

参考图7b，伪或永久栅极电介质层710被形成在半导体鳍702的暴露表面上，并且在结果结构之上形成伪栅极层712。对照之下，参考图8b，伪或永久栅极电介质层810被形成在半导体鳍802的暴露表面上，并且邻近于结果结构而形成了伪间隔体812。

参考图7c，执行栅极端盖切割图案化并且隔离区714被形成在结果图像化的伪栅极端716。在常规工艺方案中，更大的栅极端盖必需被制作以考虑到栅极掩模失配准，如由带箭头的区域718所描绘的。对照之下，参考图8c，自对准隔离区814通过设置（例如，通过沉积和平面化）在图8b的结构之上的隔离层而被形成。在一个此类实施例中，该自对准栅极端盖工艺不要求额外间隔用于掩模配准，如图7c和8c中所比较的。

参考图7d，图7c的伪栅极电极712被代替有永久栅极电极。在使用伪栅极电介质层的情况中，此类伪栅极电介质层也可由永久栅极电介质层所代替（在此工艺中）。在示出的特定示例中，执行双金属栅极代替工艺以在第一半导体鳍702a之上提供n-型栅极电极720并且在第二半导体鳍702b之上提供p-型栅极电极722。n-型栅极电极720和p-型栅极电极722被形成在栅极端盖隔离结构714之间，但是在它们相遇之处形成p/n结724。p/n结724的确切位置可以取决于失配准而变化，如由带箭头的区域726所描绘的。

对照之下，参考图8d，硬掩模层804和焊盘氧化物层806被去除，并且图8c的伪间隔体814被代替有永久栅极电极。在使用伪栅极电介质层的情况中，此类伪栅极电介质层也可由永久栅极电介质层所代替（在此工艺中）。在示出的特定示例中，执行双金属栅极代替工艺以在第一半导体鳍802a之上提供n-型栅极电极820并且在第二半导体鳍802b之上提供p-型栅极电极822。n-型栅极电极820和p-型栅极电极822被形成在栅极端盖隔离结构814之间，并且也由栅极端盖隔离结构814所分开。

再次参考图7d，本地互连740可被制作以接触n-型栅极电极720和p-型栅极电极722以提供环绕p/n结724的导电路径。同样，参考图8d，本地互连840可被制作以接触n-型栅极电极820和p-型栅极电极822以在n-型栅极电极820和p-型栅极电极822之间介入的隔离结构814之上提供导电路径。参考图7d和8d两者，硬掩模742或842可分别被形成在本地互连740或840上。特别地，参考图8d，在实施例中，在需要沿栅极线的电接触的断开的情况中，本地互连840的连续性由电介质插塞850所中断。如所使用的，在本文中，术语“插塞”被用于指金属或其它导电结构的非导电间距或中断，诸如本地互连特征的中断。然而，按照本公开的一个或多个实施例，根据与图2、3a-3g、4、或5a-5j相关联的上述实施例来制作本地互连。

按照本公开的一个或多个实施例，自对准栅极端盖（sage）工艺方案涉及自对准到鳍的栅极/沟槽接触部端盖的形成，而无需要求为解决掩模失配准的额外长度。因此，实施例可被实现为允许晶体管布局面积的减缩。此外，灵活的鳍-高度（例如，多hsi）工艺可以能够实现针对功率和性能的不同电池的独立优化。能够实现这两者特征的集成工艺流程可被实现以满足对于未来cmos技术的缩放和性能挑战。本文描述的实施例可涉及栅极端盖隔离结构的制作，其也可被称为栅极壁或sage壁。

更一般地说，本文描述的一个或多个实施例提供了一种用于面积缩放、减小电容和/或消除各种关键前端掩模（诸如，栅极切割掩模）的手段。在一个此类实施例中，通过实现本文描述的一种或多种途径，最小晶体管的宽度能够减小多达30%。较小的晶体管大小减小了栅极和tcn之间的电容以及其它寄生电容。在一个实施例中，没有额外的掩模操作被需要以产生端盖、接触部和本地互连线，因此在标准工艺中对于此类特征所需的许多掩模被消除。

更特别地，以上描述的一个或多个实施例的关键特征可以包括以下一项或多项：（1）栅极端盖是从鳍端盖到隔离端盖的距离。此距离由间隔体宽度所限定并且对于所有晶体管都是相同的大小。没有平面印刷图案化被需要以限定端盖，因此不需要考虑到端盖中的掩模配准；（2）鳍的tcn重叠由间隔体宽度所确定并且也不受掩模配准所影响。实施例可适用于7nm节点生成，例如，以改善晶体管布局密度和栅极电容（动态能量和性能改善）并减小总掩模数量。要领会的是，从以上示例性工艺方案产生的结构可以以相同或类似形式被使用以用于随后工艺操作以完成装置制作，诸如pmos和nmos装置制作。

如本申请通篇所述，衬底可以由半导体材料所构成，其能够经得住制作工艺并且电荷能够在其中迁移。在实施例中，本文所述的衬底是由掺杂有电荷载体（诸如但不限于磷、砷、硼或其组合）的晶体硅、硅/锗或锗层所构成的体衬底，从而形成有源区。在一个实施例中，此类体衬底中的硅原子的浓度大于97%。在另一个实施例中，体衬底由生长在不同晶体衬底顶上的外延层（例如，生长在硼掺杂的体硅单晶衬底顶上的硅外延层）所构成。体衬底可备选地由iii-v族材料所构成。在实施例中，体衬底由iii-v材料（诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合）构成。在一个实施例中，体衬底由iii-v材料所构成并且电荷-载体掺杂剂杂质原子是诸如但不限于碳、硅、锗、氧、硫、硒或碲的掺杂剂杂质原子。

如本申请通篇所述，栅极线或栅极结构可以由包括栅极电介质层和栅极电极层的栅极电极堆叠所构成。在实施例中，栅极电极堆叠的栅极电极由金属栅极所构成并且栅极电介质层由高-k材料所构成。例如，在一个实施例中，栅极电介质层由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化钪铅钽、铌酸铅锌或其组合的材料所构成。此外，部分的栅极电介质层可包括从半导体衬底的顶部数层所形成的天然氧化物的层。在实施例中，栅极电介质层由顶部高-k部分和由半导体材料的氧化物构成的下部所构成。在一个实施例中，栅极电介质层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分所构成。在一些实现中，栅极电介质的一部分是“u”形结构，其包括大体上平行于衬底的表面的底部部分和大体上垂直于衬底的顶部表面的两个侧壁部分。

在一个实施例中，栅极电极由金属层（诸如但不限于，金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物）所构成。在特定实施例中，栅极电极由形成在金属功函数（workfunction）设置层上方的非功函数设置填充材料所构成。栅极电极层可由p型功函数金属或者n型功函数金属来组成，这取决于晶体管是pmos还是nmos晶体管。在一些实现中，栅极电极层可由两个或更多金属层的堆叠来组成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是导电填充层。对于pmos晶体管，可用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物（例如氧化钌）。p型金属层将使能形成具有在大约4.9ev与大约5.2ev之间的功函数的pmos栅极电极。对于nmos晶体管，可用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物（例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝）。n型金属层将使能形成具有在大约3.9ev与大约4.2ev之间的功函数的nmos栅极电极。在一些实现中，栅极电极可以由“u”形结构组成，其包括大体上平行于衬底的表面的底部部分和大体上垂直于衬底的顶部表面的两个侧壁部分。在另一实现中，形成栅极电极的金属层的至少一个可以简单地是大体上平行于衬底的顶部表面的平面层并且不包括大体上垂直于衬底的顶部表面的侧壁部分。在本公开的进一步实现中，栅极电极可由u形结构和平面的非u形结构的组合所组成。例如，栅极电极可以由形成在一个或多个平面的非u形层顶上的一个或多个u形金属层所组成。

如本申请通篇所述，与栅极线或电极堆叠相关联的间隔体可以由适合于最终将永久栅极结构与邻近导电接触部（诸如，自对准接触部）电隔离或有助于永久栅极结构与邻近导电接触部（诸如，自对准接触部）的隔离的材料所构成。例如，在一个实施例中，间隔体由电介质材料（诸如但不限于，二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅）所构成。

如本申请通篇所述，隔离区（例如浅沟槽隔离区或者子鳍隔离区）可以由适合于最终将部分的永久栅极结构与下层的体衬底电隔离或有助于部分的永久栅极结构与下层的体衬底的隔离的材料所构成，或者隔离形成在下层的体衬底内的有源区，诸如，隔离鳍有源区。例如，在一个实施例中，隔离区由诸如但不限于二氧化硅、氮氧化硅、氮化硅、或碳掺杂的氮化硅、或其组合的电介质材料的一个或多个层所构成。

在实施例中，如通篇所述，自对准栅极端盖隔离结构可由适合于最终将部分的永久栅极结构彼此电隔离或有助于部分的永久栅极结构彼此隔离的一种或多种材料所构成。示例性材料或材料组合包括单一材料结构，诸如二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。其它示例材料或材料组合包括多层堆叠，其具有下部二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅，以及上部较高电介质常数材料，诸如氧化铪。要领会，变化宽度的sage壁可被制作，例如以提供相对窄的sage壁和相对宽的sage壁。还要领会，栅极端帽隔离结构的制作可引起栅极端帽隔离结构内的接缝的形成。还要领会，栅极端帽隔离结构可取决于相邻鳍的间隔而不同。

在实施例中，本文所述的方式可涉及接触部图案的形成，其与现有的栅极图案非常良好地对准，同时消除了采用非常紧的配准预算的平面印刷操作的使用。在一个此类实施例中，此途径能够实现本质上高度选择的湿蚀刻（例如，相对干或等离子蚀刻）的使用以便生成接触部开口。在实施例中，通过利用现有的栅极图案结合接触部插塞平面印刷操作，形成接触部图案。在一个此类实施例中，所述途径能够实现消除对生成接触部图案的其它关键平面印刷操作的需要，如在其它方式中使用的。在实施例中，沟槽接触部栅格（grid）没有被单独图案化，而是在多晶（poly）（栅极）线之间被形成。例如，在一个此类实施例中，在栅极格栅（grating）图案化之后但在栅极格栅切割之前，形成沟槽接触部栅格。

在一些实施例中，半导体结构或装置的布置将栅极接触部放置在隔离区之上的栅极线或栅极堆叠的部分之上。但是，这种布置可被看作是布局空间的低效使用。在另一个实施例中，半导体装置具有接触部结构，所述接触部结构接触在有源区之上形成的栅极电极的部分。因此，可制作有源栅极之上接触部（coag）结构。本公开的一个或多个实施例涉及半导体结构或装置，所述半导体结构或装置具有部署在半导体结构或装置的栅极电极的有源部分之上的一个或多个栅极接触部结构（例如作为栅极接触部通孔）。本公开的一个或多个实施例涉及制作半导体结构或装置的方法，所述半导体结构或装置具有在半导体结构或装置的栅极电极的有源部分之上形成的一个或多个栅极接触部结构。本文所述的方式可用来通过使能在有源栅极区之上的栅极接触部形成来减少标准单元面积。在一个或多个实施例中，制作成接触栅极电极的栅极接触部结构是自对准通孔结构。

更一般来说，一个或多个实施例涉及用于将栅极接触部通孔直接着落在有源晶体管栅极上的方式、以及根据将栅极接触部通孔直接着落在有源晶体管栅极上所形成的结构。这类方式可消除对出于接触目的而在隔离上延伸栅极线的需要。这类方式还可消除对用于传导来自栅极线或结构的信号的独立栅极接触部（gcn）层的需要。在实施例中，通过凹陷沟槽接触部（tcn）中的接触部金属并且在工艺流程（例如tila）中引入附加电介质材料来实现消除上述特征。附加电介质材料作为沟槽接触部电介质帽层而被包含，所述沟槽接触部电介质帽层具有与已经用于栅极对准接触部工艺（gap）工艺方案（例如gila）中的沟槽接触部对准的栅极电介质材料帽层不同的蚀刻特性。但是，在空间和布局约束与当前一代空间和布局约束相比略微放宽的技术中，可通过对部署在隔离区之上的栅极电极的一部分进行接触来制作接触部到栅极结构。

此外，栅极堆叠结构可通过取代栅极工艺来制作。在此类方案中，诸如多晶硅或氮化硅支柱材料的伪栅极材料可以被去除并且用永久栅极电极材料代替。在一个此类实施例中，永久栅极电介质层也在此工艺中被形成，与按照先前的工艺贯彻而形成对照。在实施例中，伪栅极通过干蚀刻或湿蚀刻工艺被去除。在一个实施例中，伪栅极由多晶硅或非晶硅所构成并且通过包括sf6的使用的干蚀刻工艺而被去除。在另一个实施例中，伪栅极由多晶硅或非晶硅所构成并且通过包括水性nh4oh或氢氧化四甲基铵的湿蚀刻工艺而被去除。在一个实施例中，伪栅极由氮化硅所构成并且通过包括水磷酸的湿蚀刻而被去除。

在实施例中，本文描述的一个或多个途径本质上设想了伪和代替栅极工艺与伪和代替接触工艺相结合以达到结构。在一个此类实施例中，代替接触工艺在代替栅极工艺之后被执行以允许至少部分的永久栅极堆叠的高温退火。例如，在特定的此类实施例中，在大于大约600摄氏度的温度执行至少部分的永久栅极结构的退火（例如，在栅极电介质层被形成之后）。退火在永久接触的形成之前被执行。

在实施例中，如贯穿本描述所使用的，层间电介质（ild）材料由电介质或绝缘材料的层构成或者包含电介质或绝缘材料的层。适合的电介质材料的示例包含但不限于硅的氧化物（例如，二氧化硅（sio2））、硅的掺杂氧化物、硅的氟化氧化物、硅的掺碳氧化物、技术领域中熟知的各种低k电介质材料、及其组合。层间电介质材料可通过诸如例如化学气相沉积（cvd）、物理气相沉积（pvd）的常规技术或通过其它沉积方法来形成。

在实施例中，如也贯穿本描述所使用的，金属线或互连线材料（和通孔材料）由一个或多个金属或其它导电结构构成。常见示例是铜线和结构的使用，其在铜与周围ild材料之间可或可不包含障碍层。如在本文中所使用的，术语“金属”包含多种金属的合金、堆栈和其它组合。例如，金属互连线可包含障碍层（例如，包含ta、tan、ti或tin中的一个或多个的层）、不同金属或合金的堆栈等。因此，互连线可以是单材料层，或者可从包含导电线层和填充层的若干层被形成。诸如电镀、化学气相沉积或物理气相沉积的任何适合沉积工艺可被用来形成互连线。在实施例中，互连线由诸如但不限于cu、al、ti、zr、hf、v、ru、co、ni、pd、pt、w、ag、au、或其合金的导电材料构成。互连线也有时在技术领域中被称为迹线、导线、线、金属或简称为互连。

在实施例中，如也贯穿本描述所使用的，硬掩模材料、封盖层或插塞由不同于层间电介质材料的电介质材料构成。在一个实施例中，可在不同区域中使用不同硬掩模、封盖或插塞材料以便提供对彼此和对基础电介质和金属层不同的生长或蚀刻选择性。在一些实施例中，硬掩模层、封盖或插塞层包含硅的氮化物（例如氮化硅）的层或硅的氧化物的层或两者或其组合。其它适合的材料可包含碳基材料。取决于特别实现，可使用技术领域中熟知的其它硬掩模、封盖或插塞层。硬掩模、封盖或插塞层可通过cvd、pvd或通过其它沉积方法来形成。

在实施例中，如也贯穿本描述所使用的，使用193nm浸入光刻（i193）、euv和或ebdw光刻或诸如此类来执行光刻操作。可使用正性或负性抗蚀剂。在一个实施例中，光刻掩模是由形貌遮蔽（topographicmasking）部分、抗反射涂覆（arc）层和光致抗蚀剂层构成的三层掩模。在特别的此类实施例中，形貌遮蔽部分是碳硬掩模（chm）层，并且抗反射涂覆层是硅arc层。

节距分割工艺和图案化方案可被实现以使能本文所述的实施例，或者可作为本文所述实施例的一部分而被包含。节距分割图案化通常是指节距二等分、节距四等分等。节距分割方案可适用于feol工艺、beol工艺、或者feol（装置）工艺和beol（金属化）工艺两者。按照本文所述的一个或多个实施例，首先实现光学光刻，以采用预定义节距来印制单向线（例如严格是单向或者主要是单向）。节距分割工艺然后被实现为增加线密度的技术。

在实施例中，用于鳍、栅极线、金属线、ild线或硬掩模线的术语“格栅结构”在本文中用于指代紧密节距的格栅结构。在一个这样的实施例中，紧密节距不可直接通过所选光刻来实现。例如，可以首先形成基于所选光刻的图案，但是可以通过使用间隔体掩模图案化来二等分节距，如本领域中已知的那样。更进一步地，可以通过第二轮间隔体掩模图案化来四等分原始节距。因此，本文中描述的格栅状图案可以具有以大体上一致的节距间隔开并且具有大体上一致的宽度的金属线、ild线或硬掩模线。例如，在一些实施例中，节距变化将会在10%以内并且宽度变化将会在10%以内，并且在一些实施例中，节距变化将会在5%以内并且宽度变化将会在5%以内。可以通过节距二等分法或节距四等分法、或其它节距分割法来制作图案。在实施例中，格栅不一定是单节距的。

要领会的是，并非需要实践上文描述的工艺的所有方面才能落入本公开的实施例的精神和范围。例如，在一个实施例中，完全不需要在栅极堆叠的有效部分之上制作栅极接触部之前形成伪栅极。上文描述的栅极堆叠实际上可以在初始形成时即为永久栅极堆叠。另外，可以使用本文中描述的工艺来制作一个或多个半导体装置。所述半导体装置可以是晶体管或类似装置。例如，在实施例中，所述半导体装置是用于逻辑或存储器的金属-氧化物半导体（mos）晶体管，或者是双极晶体管。另外，在实施例中，所述半导体装置具有三维架构，诸如三栅极装置、独立接入式双栅极装置或fin-fet。一个或多个实施例可以对于在10纳米（10nm）技术节点、亚10纳米（10nm）技术节点下制作半导体装置特别有用。

用于feol层或结构制作（或者beol层或结构制作）的附加或中间操作可包括标准微电子制作工艺，诸如光刻、蚀刻、薄膜沉积、平面化（诸如化学机械抛光（cmp））、扩散、计量、使用牺牲层、使用蚀刻停止层、使用平面化停止层、或与微电子组件制作相关联的任何其它动作。另外要领会的是，针对前述工艺流程描述的工艺操作可以以替换的顺序来实践，并不需要执行每一个操作，或者可以执行附加的工艺操作，或者二者都执行。

在实施例中，如通篇所述，集成电路结构包括非平面装置，诸如但不限于finfet或三栅极装置。非平面装置可进一步包括finfet或三栅极装置上方的对应一个或多个上覆纳米线结构。在这种实施例中，由具有上覆三维主体的一个或多个分立纳米线沟道部分的三维主体来组成或者在其中形成对应半导电沟道区。在一个这种实施例中，栅极结构至少围绕三维主体的顶表面和一对侧壁，并且还围绕一个或多个分立纳米线沟道部分中的每个。

本文公开的实施例可以用于制作各种不同类型的集成电路或微电子装置。这样的集成电路的示例包括但不限于处理器、芯片集组件、图形处理器、数字信号处理器、微控制器以及诸如此类。在其它实施例中，可以制作半导体存储器。此外，集成电路或其它微电子装置可以用在本领域已知的各种电子装置中。例如，在计算机系统（例如，桌上型计算机、膝上型计算机、服务器）、蜂窝电话、个人电子装置等中。集成电路可以与系统中的总线和其它组件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片集等。处理器、存储器和芯片集中的每一个都可以潜在地使用本文公开的方法来制作。

图9例示了根据本公开的一个实施方式的计算装置900。计算装置900容纳板902。板902可以包括多个组件，包括但不限于处理器904和至少一个通信芯片906。处理器904被物理耦合且电耦合到板902。在一些实施方式中，至少一个通信芯片906也物理耦合且电耦合到板902。在另外的实施方式中，通信芯片906是处理器904的一部分。

取决于其应用，计算装置900可以包括其它组件，它们可以或者可以不物理耦合且电耦合到板902。这些其它组件包括但不限于，易失性存储器（例如，dram）、非易失性存储器（例如，rom）、闪速存储器、图形处理器、数字信号处理器、加密处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（gps）装置、罗盘、加速度计、陀螺仪、扬声器、摄像机以及海量存储装置（诸如硬盘驱动器、紧凑盘（cd）、数字多功能盘（dvd）以及诸如此类）。

通信芯片906使能用于向和从计算装置900传输数据的无线通信。术语“无线”和其派生词可以用于描述电路、装置、系统、方法、技术、通信信道等，它们可以通过使用调制的电磁辐射通过非固体介质来传送数据。该术语不暗示相关联的装置不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片906可以实现多种无线标准或协议中的任何标准或协议，多种无线标准或协议中的任何标准或协议包括但不限于wi-fi（ieee802.11家族）、wimax（ieee802.16家族）、ieee802.20、长期演进（lte）、ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、蓝牙、其衍生物以及被指定为3g、4g、5g及以上的任何其它无线协议。计算装置900可以包括多个通信芯片906。例如，第一通信芯片906可以专用于较短程无线通信，诸如wi-fi和蓝牙，并且第二通信芯片906可以专用于较长程无线通信，诸如gps、edge、gprs、cdma、wimax、lte、ev-do以及其它。

计算装置900的处理器904包括被封装在处理器904内的集成电路管芯。在本公开的实施例的一些实施方式中，处理器的集成电路管芯包括一个或多个结构，诸如根据本公开的实施方式构建的集成电路结构。术语“处理器”可以指代处理来自寄存器或存储器或二者的电子数据以将该电子数据变换成可以存储在寄存器或存储器或二者中的其它电子数据的任何装置或装置的部分。

通信芯片906也包括被封装在通信芯片906内的集成电路管芯。根据本公开的另一实施方式，根据本公开的实施方式构建通信芯片的集成电路管芯。

在另外的实施方式中，容纳在计算装置900内的另一组件可以包含根据本公开的实施例的实施方式而构建的集成电路管芯。

在各种实施例中，计算装置900可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理（pda）、超级移动pc、移动电话、桌上型计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数字摄像机、便携式音乐播放器或数字录像机。在另外的实施方式中，计算装置900可以是处理数据的任何其它电子装置。

图10例示了包括本公开的一个或多个实施例的插入层（interposer）1000。插入层1000是用于将第一衬底1002桥接到第二衬底1004的中介衬底。第一衬底1002可以是例如集成电路管芯。第二衬底1004可以是例如存储器模块、计算机主板或另一集成电路管芯。通常，插入层1000的目的是将连接扩展到更宽的节距或将连接重新路由到不同的连接。例如，插入层1000可以将集成电路管芯耦合到球栅阵列（bga）1006，其随后可以耦合到第二衬底1004。在一些实施例中，第一和第二衬底1002/1004附接到插入层1000的相对侧。在其它实施例中，第一和第二衬底1002/1004附接到插入层1000的相同侧。并且在另外的实施例中，三个或更多个衬底通过插入层1000而互连。

插入层1000可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺之类的聚合物材料形成。在另外的实施方式中，插入层可以由交替的刚性或柔性材料形成，所述刚性或柔性材料形成可以包括供在半导体衬底中使用的上述相同材料，例如硅、锗和其它iii-v族和iv族材料。

插入层可以包括金属互连1008和通孔1010，包括但不限于穿硅通孔（tsv）1012。插入层1000还可以包括嵌入式装置1014，包括无源装置和有源装置二者。此类装置包括但不限于电容器、解耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电（esd）装置。诸如射频（rf）装置、功率放大器、电源管理装置、天线、阵列、传感器和mems装置之类的更复杂的装置也可以被形成在插入层1000上。根据本公开的实施例，本文中公开的装置或工艺可以在制作插入层1000或在制作被包括在插入层1000中的组件中使用。

图11是根据本公开的实施例的采用根据本文中描述的一个或多个工艺制作的集成电路（ic）或包括本文中描述的一个或多个特征的移动计算平台1100的等距视图（isometricview）。

移动计算平台1100可以是被配置用于电子数据显示、电子数据处理和无线电子数据传输中的每一个的任何便携式装置。例如，移动计算平台1100可以是平板计算机、智能电话、膝上型计算机等中的任何装置，并且包括在示例性实施例中是触摸屏（电容式、电感式、电阻式等）的显示屏1105、芯片级（soc）或封装级集成系统1110和电池1113。如所描绘的，由更高的晶体管包装密度使能的系统1110中的集成水平越大，则移动计算平台1100可以被电池1113或诸如固态驱动器之类的非易失性存储装置占据的部分就越大，或者用于改进的平台功能性的晶体管栅极计数就越大。类似地，系统1110中的每个晶体管的载流子迁移率越大，则功能性就越大。照此，本文众描述的技术可以使能移动计算平台1100中的性能和形状因子改进。

在放大视图1120中进一步例示了集成系统1110。在示例性实施例中，封装装置1177包括根据本文描述的一个或多个工艺制作的或包括本文描述的一个或多个特征的至少一个存储器芯片（例如，ram）或至少一个处理器芯片（例如，多核微处理器和/或图形处理器）。封装装置1177还连同功率管理集成电路（pmic）1115、rf（无线）集成电路（rfic）1125中以及其控制器1111的一个或多个耦合到板1160，rf（无线）集成电路（rfic）1125包括宽带rf（无线）发射器和/或接收器（例如，包括数字基带，并且模拟前端模块还包括在发射路径上的功率放大器和在接收路径上的低噪声放大器）。在功能上，pmic1115执行电池功率调节，dc到dc转换等，并且因此具有耦合到电池1113的输入，并且具有向所有其它功能模块提供电流供应的输出。如进一步例示的，在示例性实施例中，rfic1125具有耦合到天线的输出，以提供来实现多种无线标准或协议中的任何标准或协议，所述多种无线标准或协议包括但不限于wi-fi（ieee802.11家族）、wimax（ieee802.16家族）、ieee802.20、长期演进（lte）、ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、蓝牙、其衍生物以及被指定为3g、4g、5g及以上的任何其它无线协议。在替代实施方式中，这些板级模块中的每一个都可以被集成到被耦合到封装的装置1177的封装衬底的单独的ic上，或者被集成在被耦合到封装的装置1177的封装衬底的单个ic（soc）内。

在另一方面中，半导体封装用于保护集成电路（ic）芯片或管芯，并且还用于为管芯提供到外部电路的电接口。随着对更小电子装置的越来越多的需求，半导体封装被设计得甚至更加紧凑并且必须支持更大的电路密度。此外，对更高性能装置的需求导致对改进的半导体封装的需要，改进的半导体封装使能与后续的组装处理兼容的薄的封装轮廓和低的整体翘曲（warpage）。

在实施例中，使用到陶瓷或有机封装衬底的引线结合（wirebonding）。在另一实施例中，使用c4工艺来将管芯安装到陶瓷或有机封装衬底。特别地，可以实现c4焊球（solderball）连接以在半导体装置和衬底之间提供倒装芯片（flipchip）互连。倒装芯片或受控塌陷芯片连接（c4）是用于诸如集成电路（ic）芯片、mems或组件之类的半导体装置的安装类型，其利用焊接凸点（solderbump）而不是引线结合。焊接凸点被沉积在c4焊盘上，位于衬底封装的顶侧上。为了将半导体装置安装到衬底，使其翻转以致有效侧向下面向安装区域。使用焊接凸点来将半导体装置直接连接到衬底。

图12例示了根据本公开的实施例的倒装芯片安装的管芯的横截面视图。

参考图12，根据本公开的实施例，装置1200包括管芯1202，诸如根据本文描述的一个或多个工艺制作的或者包括本文描述的一个或多个特征的集成电路（ic）。管芯1202包括在其上的金属化焊盘1204。诸如陶瓷或有机衬底之类的封装衬底1206包括在其上的连接1208。通过耦合到金属化焊盘1204和连接1208的焊球1210电连接管芯1202和封装衬底1206。底部填充（underfill）材料1212围绕焊球1210。

处理倒装芯片可能类似于常规的ic制作，具有几个附加操作。在接近制作工艺的结束时，对附着焊盘进行金属化以使它们更容易接受焊接。这通常包括若干工艺。然后在每个金属化焊盘上沉积小焊点。然后如常地从晶圆切去芯片。为了将倒装芯片附接到电路中，将芯片倒置以使焊点朝下到下面的电子装置或电路板上的连接器上。然后通常使用超声或替代地回流焊接工艺来重新熔化焊料以产生电连接。这也在芯片的电路和下面的安装之间留下了小空间。在大多数情况下，然后“底部填充”电绝缘的粘合剂以提供更强的机械连接，提供热桥，并确保焊料接合不会由于芯片和系统的其余部分的不同加热而受到应力。

在其它实施例中，根据本公开的实施例，实现更新的封装和管芯到管芯互连方法，诸如穿硅通孔（tsv）和硅插入层，以制作合并了根据本文描述的一个或多个工艺制作的集成电路（ic）或者包括本文中描述的一个或多个特征的高性能多芯片模块（mcm）和系统级封装（sip）。

因此，本公开的实施例包括先进的集成电路结构制作。

本申请提供了如下的技术方案：

技术方案1.一种集成电路结构，包括：

第一半导体鳍之上的第一栅极结构；

第二半导体鳍之上的第二栅极结构；

栅极端盖隔离结构，所述栅极端盖隔离结构在所述第一和第二半导体鳍之间，并且横向位于所述第一和第二栅极结构之间且与所述第一和第二栅极结构相接触；

栅极插塞，所述栅极插塞位于所述栅极端盖隔离结构之上，并且横向位于所述第一和第二栅极结构之间并与所述第一和第二栅极结构相接触；以及

本地栅极互连，所述本地栅极互连位于所述栅极插塞和所述栅极端盖隔离结构之间，所述本地栅极互连与所述第一和第二栅极结构相接触。

技术方案2.如技术方案1所述的集成电路结构，其中所述本地栅极互连与所述第一和第二栅极结构连续。

技术方案3.如技术方案1所述的集成电路结构，其中所述第一和第二栅极结构各自包括本地栅极接触部，并且其中所述本地栅极互连与所述第一和第二栅极结构中的每个的所述本地栅极接触部连续。

技术方案4.如技术方案1所述的集成电路结构，其中所述栅极插塞与所述栅极端盖隔离结构垂直未对准。

技术方案5.如技术方案1所述的集成电路结构，其中所述栅极插塞的至少一部分与所述栅极端盖隔离结构垂直对准。

技术方案6.如技术方案1所述的集成电路结构，其中所述栅极插塞具有大于所述栅极端盖隔离结构的宽度的宽度。

技术方案7.如技术方案1所述的集成电路结构，其中所述栅极插塞的至少一部分具有与所述栅极端盖隔离结构的宽度相同的宽度。

技术方案8.如技术方案1所述的集成电路结构，进一步包括：

所述第一半导体鳍之上的第一沟槽接触部结构；

所述第二半导体鳍之上的第二沟槽接触部结构，

所述栅极端盖隔离结构，所述栅极端盖隔离结构横向位于所述第一沟槽接触部结构和所述第二沟槽接触部结构之间且与所述第一沟槽接触部结构和所述第二沟槽接触部结构相接触；

沟槽接触部插塞，所述沟槽接触部插塞位于所述栅极端盖隔离结构之上，并且横向位于所述第一和第二沟槽接触部结构之间并与所述第一和第二沟槽接触部结构相接触；以及

本地沟槽接触部互连，所述本地沟槽接触部互连位于所述沟槽接触部插塞和所述栅极端盖隔离结构之间，所述本地沟槽接触部互连与所述第一和第二沟槽接触部结构相接触。

技术方案9.如技术方案8所述的集成电路结构，其中所述本地沟槽接触部互连与所述第一和第二沟槽接触部结构连续。

技术方案10.如技术方案8所述的集成电路结构，其中所述沟槽接触部插塞与所述栅极端盖隔离结构垂直未对准。

技术方案11.如技术方案8所述的集成电路结构，其中所述沟槽接触部插塞的至少一部分与所述栅极端盖隔离结构垂直对准。

技术方案12.如技术方案8所述的集成电路结构，其中所述沟槽接触部插塞具有大于所述栅极端盖隔离结构的宽度的宽度。

技术方案13.如技术方案8所述的集成电路结构，其中所述沟槽接触部插塞的至少一部分具有与所述栅极端盖隔离结构的宽度相同的宽度。

技术方案14.如技术方案1所述的集成电路结构，其中所述第一和第二半导体鳍穿过沟槽隔离区在衬底上方突出，并且其中所述栅极端盖隔离结构位于所述沟槽隔离区上。

技术方案15.一种集成电路结构，包括：

第一半导体鳍之上的第一沟槽接触部结构；

第二半导体鳍之上的第二沟槽接触部结构；

栅极端盖隔离结构，所述栅极端盖隔离结构位于所述第一和第二半导体鳍之间，并且横向位于所述第一和第二沟槽接触部结构之间且与所述第一和第二沟槽接触部结构相接触；

沟槽接触部插塞，所述沟槽接触部插塞位于所述栅极端盖隔离结构之上，并且横向位于所述第一和第二沟槽接触部结构之间并与所述第一和第二沟槽接触部结构相接触；以及

本地沟槽接触部互连，所述本地沟槽接触部互连位于所述沟槽接触部插塞和所述栅极端盖隔离结构之间，所述本地沟槽接触部互连与所述第一和第二沟槽接触部结构相接触。

技术方案16.如技术方案15所述的集成电路结构，其中本地栅极互连与所述第一和第二沟槽接触部结构连续。

技术方案17.如技术方案15所述的集成电路结构，其中所述沟槽接触部插塞与所述栅极端盖隔离结构垂直未对准。

技术方案18.如技术方案15所述的集成电路结构，其中所述沟槽接触部插塞的至少一部分与所述栅极端盖隔离结构垂直对准。

技术方案19.如技术方案15所述的集成电路结构，其中栅极沟槽接触部具有大于所述栅极端盖隔离结构的宽度的宽度。

技术方案20.如技术方案15所述的集成电路结构，其中所述沟槽接触部插塞的至少一部分具有与所述栅极端盖隔离结构的宽度相同的宽度。

技术方案21.如技术方案15所述的集成电路结构，其中所述第一和第二半导体鳍穿过沟槽隔离区在衬底上方突出，其中所述栅极端盖隔离结构位于所述沟槽隔离区上。

技术方案22.一种集成电路结构，包括：

半导体鳍，所述半导体鳍穿过沟槽隔离区在衬底上方突出，所述半导体鳍具有顶表面；

第一栅极结构，所述第一栅极结构在所述半导体鳍之上并且在所述沟槽隔离区之上；

第二栅极结构，所述第二栅极结构在所述半导体鳍之上并且在所述沟槽隔离区之上；以及

本地栅极互连，所述本地栅极互连在所述沟槽隔离区上，所述本地栅极互连与所述第一和第二栅极结构相接触，并且所述本地栅极互连具有在所述半导体鳍的所述顶表面下方的顶表面。

技术方案23.如技术方案22所述的集成电路结构，其中所述本地栅极互连与所述第一和第二栅极结构连续。

技术方案24.如技术方案22所述的集成电路结构，其中所述沟槽隔离区在鳍短截线之上。

技术方案25.如技术方案22所述的集成电路结构，其中所述本地栅极互连与栅极端盖隔离结构相接触。

虽然上文已经描述了具体实施例，但是这些实施例并不意图限制本公开的范围，即使在关于特定特征描述了仅单个实施例情况下。本公开中提供的特征的示例意图是例示性的而非限制性的，除非另有声明。上文的描述意图覆盖如对受益于本公开的本领域技术人员来说将清楚的这样的替换、修改和等同物。

本公开的范围包括本文中（明确地或者隐含地）公开的任何特征或特征的组合，或者其任何的普遍化，无论其是否缓解了本文中提出的问题中的任何问题或全部问题。因此，可以在本申请（或要求其优先权的申请）的起诉（prosecution）期间将新的权利要求规划为特征的任何此类组合。特别地，参考随附的权利要求书，可以将来自从属权利要求的特征与独立权利要求的那些特征进行组合，并且可以以任何适当的方式并且不仅以随附的权利要求书中所列举的具体组合来组合来自各个独立权利要求的特征。

以下示例涉及另外的实施例。可以将不同实施例的各种特征与包括的一些特征和被排除的其它特征进行各种组合以适应各种各样的不同应用。

示例实施例1：一种集成电路结构，包括第一半导体鳍之上的第一栅极结构，以及第二半导体鳍之上的第二栅极结构。栅极端盖隔离结构在所述第一和第二半导体鳍之间，并且横向位于所述第一和第二栅极结构之间且与所述第一和第二栅极结构相接触。栅极插塞位于所述栅极端盖隔离结构之上，并且横向位于所述第一和第二栅极结构之间并与所述第一和第二栅极结构相接触。本地栅极互连位于所述栅极插塞和所述栅极端盖隔离结构之间，所述本地栅极互连与所述第一和第二栅极结构相接触。

示例实施例2：如示例实施例1所述的集成电路结构，其中所述本地栅极互连与所述第一和第二栅极结构连续。

示例实施例3：如示例实施例1或2所述的集成电路结构，其中所述第一和第二栅极结构各自包括本地栅极接触部，并且其中所述本地栅极互连与所述第一和第二栅极结构中的每个的所述本地栅极接触部连续。

示例实施例4：如示例实施例1、2或3所述的集成电路结构，其中所述栅极插塞与所述栅极端盖隔离结构垂直未对准。

示例实施例5：如示例实施例1、2或3所述的集成电路结构，其中所述栅极插塞的至少一部分与所述栅极端盖隔离结构垂直对准。

示例实施例6：如示例实施例1、2、3、4或5所述的集成电路结构，其中所述栅极插塞具有大于所述栅极端盖隔离结构的宽度的宽度。

示例实施例7：如示例实施例1、2、3、4或5所述的集成电路结构，其中所述栅极插塞的至少一部分具有与所述栅极端盖隔离结构的宽度相同的宽度。

示例实施例8：如示例实施例1、2、3、4、5、6或7所述的集成电路结构，进一步包括所述第一半导体鳍之上的第一沟槽接触部结构，以及所述第二半导体鳍之上的第二沟槽接触部结构。所述栅极端盖隔离结构横向位于所述第一沟槽接触部结构和所述第二沟槽接触部结构之间且与所述第一沟槽接触部结构和所述第二沟槽接触部结构相接触。沟槽接触部插塞位于所述栅极端盖隔离结构之上，并且横向位于所述第一和第二沟槽接触部结构之间并与所述第一和第二沟槽接触部结构相接触。本地沟槽接触部互连位于所述沟槽接触部插塞和所述栅极端盖隔离结构之间，所述本地沟槽接触部互连与所述第一和第二沟槽接触部结构相接触。

示例实施例9：如示例实施例8所述的集成电路结构，其中所述本地沟槽接触部互连与所述第一和第二沟槽接触部结构连续。

示例实施例10：如示例实施例8或9所述的集成电路结构，其中所述沟槽接触部插塞与所述栅极端盖隔离结构垂直未对准。

示例实施例11：如示例实施例8或9所述的集成电路结构，其中所述沟槽接触部插塞的至少一部分与所述栅极端盖隔离结构垂直对准。

示例实施例12：如示例实施例8、9、10或11所述的集成电路结构，其中所述沟槽接触部插塞具有大于所述栅极端盖隔离结构的宽度的宽度。

示例实施例13：如示例实施例8、9、10或11所述的集成电路结构，其中所述沟槽接触部插塞的至少一部分具有与所述栅极端盖隔离结构的宽度相同的宽度。

示例实施例14：如示例实施例1、2、3、4、5、6、7、8、9、10、11、12或13所述的集成电路结构，其中所述第一和第二半导体鳍穿过沟槽隔离区在衬底上方突出，并且其中所述栅极端盖隔离结构位于所述沟槽隔离区上。

示例实施例15：一种集成电路结构，包括第一半导体鳍之上的第一沟槽接触部结构，以及第二半导体鳍之上的第二沟槽接触部结构。栅极端盖隔离结构位于所述第一和第二半导体鳍之间，并且横向位于所述第一和第二沟槽接触部结构之间且与所述第一和第二沟槽接触部结构相接触。沟槽接触部插塞位于所述栅极端盖隔离结构之上，并且横向位于所述第一和第二沟槽接触部结构之间并与所述第一和第二沟槽接触部结构相接触。本地沟槽接触部互连位于所述沟槽接触部插塞和所述栅极端盖隔离结构之间，所述本地沟槽接触部互连与所述第一和第二沟槽接触部结构相接触。

示例实施例16：如示例实施例15所述的集成电路结构，其中本地栅极互连与所述第一和第二沟槽接触部结构连续。

示例实施例17：如示例实施例15或16所述的集成电路结构，其中所述沟槽接触部插塞与所述栅极端盖隔离结构垂直未对准。

示例实施例18：如示例实施例15或16所述的集成电路结构，其中所述沟槽接触部插塞的至少一部分与所述栅极端盖隔离结构垂直对准。

示例实施例19：如示例实施例15、16、17或18所述的集成电路结构，其中栅极沟槽接触部具有大于所述栅极端盖隔离结构的宽度的宽度。

示例实施例20：如示例实施例15、16、17或18所述的集成电路结构，其中所述沟槽接触部插塞的至少一部分具有与所述栅极端盖隔离结构的宽度相同的宽度。

示例实施例21：如示例实施例15、16、17、18、19或20所述的集成电路结构，其中所述第一和第二半导体鳍穿过沟槽隔离区在衬底上方突出，其中所述栅极端盖隔离结构位于所述沟槽隔离区上。

示例实施例22：一种集成电路结构，包括半导体鳍，所述半导体鳍穿过沟槽隔离区在衬底上方突出，所述半导体鳍具有顶表面。第一栅极结构在所述半导体鳍之上并且在所述沟槽隔离区之上。第二栅极结构在所述半导体鳍之上并且在所述沟槽隔离区之上。本地栅极互连在所述沟槽隔离区上。所述本地栅极互连与所述第一和第二栅极结构相接触，并且所述本地栅极互连具有在所述半导体鳍的所述顶表面下方的顶表面。

示例实施例23：如示例实施例22所述的集成电路结构，其中所述本地栅极互连与所述第一和第二栅极结构连续。

示例实施例24：如示例实施例22或23所述的集成电路结构，其中所述沟槽隔离区在鳍短截线之上。

示例实施例25：如示例实施例22、23或24所述的集成电路结构，其中所述本地栅极互连与栅极端盖隔离结构相接触。