半导体器件结构及其制造方法与流程

[0001]
本发明的实施例是有关于一种半导体器件结构及其制造方法，特别是有关于一种用于接合焊盘结构的隔离结构及其制造方法。


背景技术：

[0002]
具有图像传感器的集成电路(integrated circuits，ic)广泛用于例如摄像机和手机等现代电子器件。互补金属氧化物半导体(complementary metal-oxide semiconductor，cmos)器件已成为常用的ic图像传感器。相较于电荷耦合器件(charge-coupled devices，ccd)，cmos图像传感器由于低功耗、小尺寸、快速数据处理、数据的直接输出以及低制造成本而日益受到青睐。cmos图像传感器包含一些类型例如前侧照明式(front-side illuminated，fsi)图像传感器和背侧照明式(back-side illuminated，bsi)图像传感器。


技术实现要素：

[0003]
根据一些实施例，一种半导体器件结构包括半导体衬底、接合焊盘以及接合焊盘隔离结构。半导体衬底具有背侧表面及与背侧表面相对的前侧表面，接合焊盘延伸穿过半导体衬底，接合焊盘隔离结构设置在半导体衬底内，其中接合焊盘隔离结构从半导体衬底的前侧表面延伸到背侧表面，接合焊盘隔离结构围绕接合焊盘连续延伸。
[0004]
根据一些实施例，一种半导体器件结构包括半导体衬底、内连线结构、接合焊盘以及接合焊盘隔离结构。半导体衬底上覆于载体衬底，光电探测器设置在半导体衬底中，内连线结构设置在半导体衬底与载体衬底之间，其中上部导电线层设置在内连线结构中，接合焊盘延伸穿过半导体衬底到内连线结构，其中接合焊盘接触上部导电线层且具有设置在半导体衬底上方的顶表面，其中接合焊盘与光电探测器横向偏移，接合焊盘隔离结构设置在半导体衬底内，其中接合焊盘隔离结构连续环绕接合焊盘的外部侧壁。
[0005]
根据一些实施例，一种用于形成半导体器件结构的方法包括在半导体衬底中形成接合焊盘隔离结构，使接合焊盘隔离结构从半导体衬底的前侧表面延伸到背侧表面、在半导体衬底的前侧表面上形成内连线结构，其中内连线结构包含导电线层、使半导体衬底的前侧表面图案化以界定接合焊盘开口且暴露出导电线层的上表面，其中接合焊盘开口横向设置在接合焊盘隔离结构的内部侧壁之间、以及在接合焊盘开口中形成接合焊盘，使接合焊盘从半导体衬底延伸到导电线层并由接合焊盘隔离结构连续环绕。
附图说明
[0006]
结合附图阅读以下详细描述会最佳地理解本公开的各个方面。应注意，根据行业中的标准惯例，各种特征并未按比例绘制。事实上，可出于论述清楚起见而任意地增大或减小各种特征的尺寸。
[0007]
图1示出包含延伸穿过半导体衬底的接合焊盘的集成芯片的一些实施例的横截面
图。
[0008]
图2示出如由图1及图2中的切割线指示的图1的ic的一些替代实施例的俯视图。
[0009]
图3示出包含与多个光电探测器横向偏移的接合焊盘的图像传感器的一些实施例的横截面图。
[0010]
图4示出如由图3及图4中的切割线指示的图3的图像传感器的一些替代实施例的俯视图。
[0011]
图5、图6a、图6b、图7以及图8示出包围接合焊盘的接合焊盘隔离结构的一些替代实施例的横截面图。
[0012]
图9到图21示出用于形成包围接合焊盘的接合焊盘隔离结构的第一方法的一些实施例的一系列横截面图。
[0013]
图22示出图9到图21的第一方法的一些实施例的框图。
[0014]
图23到图30示出用于形成包围接合焊盘的接合焊盘隔离结构的第二方法的一些实施例的一系列横截面图。
[0015]
图31示出图23到图30的第二方法的一些实施例的框图。
[0016]
图32到图38示出用于形成包围接合焊盘的接合焊盘隔离结构的第三方法的一些实施例的一系列横截面图。
[0017]
图39示出图32到图38的第三方法的一些实施例的框图。
[0018]
附图标号说明
[0019]
100、500、600、700、800：集成芯片；
[0020]
101a：器件区；
[0021]
101b：接合焊盘区；
[0022]
102：载体衬底；
[0023]
103：内连线介电结构；
[0024]
104：内连线结构；
[0025]
106：导通孔；
[0026]
108：导电线；
[0027]
108a：上部导电线层；
[0028]
110：半导体衬底；
[0029]
110bs：背侧；
[0030]
110fs：前侧；
[0031]
110is：内部侧壁；
[0032]
110us：上表面；
[0033]
112：浅沟槽隔离结构；
[0034]
114：接合焊盘隔离结构；
[0035]
114a：第一接合焊盘隔离层；
[0036]
114b：第二接合焊盘隔离层；
[0037]
116：接合焊盘；
[0038]
116a：上部导电主体；
[0039]
116b：导电突部；
[0040]
116o：焊盘开口；
[0041]
116ts：顶表面；
[0042]
118：介电结构；
[0043]
120：半导体器件；
[0044]
200：俯视图；
[0045]
300：图像传感器；
[0046]
302：光电探测器；
[0047]
304a：第一介电层；
[0048]
304b：第二介电层；
[0049]
304c：第三介电层；
[0050]
304d：第四介电层；
[0051]
306：蚀刻停止层；
[0052]
308：第一栅格层；
[0053]
310：第二栅格层；
[0054]
312：栅格结构；
[0055]
314：滤色器；
[0056]
400：俯视图；
[0057]
502：大体上笔直的线；
[0058]
702：器件sti结构；
[0059]
802：第一绝缘层；
[0060]
804：第二绝缘层；
[0061]
900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000、2100、2300、2400、2500、2600、2700、2800、2900、3000、3200、3300、3400、3500、3600、3700、3800：横截面图；
[0062]
902：掩蔽层；
[0063]
1002：深沟槽隔离层；
[0064]
1202：介电保护层；
[0065]
1302：柱塞开口；
[0066]
1702：柱塞结构；
[0067]
1802、2402：接合焊盘开口；
[0068]
2002：接合焊盘层；
[0069]
2200：第一方法；
[0070]
2202、2204、2206、2208、2210、2212、2214、2216、2218、3102、3104、3106、3108、3110、3112、3114、3116、3118、3120、3902、3904、3906、3908、3910：动作；
[0071]
3100：第二方法；
[0072]
3402：接合焊盘隔离开口；
[0073]
3502：第一dti层；
[0074]
3504：第二dti层；
[0075]
3900：第三方法；
[0076]
d1、d2、d
v
：距离；
[0077]
fig.1：图1；
[0078]
fig.2：图2；
[0079]
fig.3：图3；
[0080]
fig.4：图4；
[0081]
h1、h2、h
bp
、h
dl
：高度；
[0082]
t
i
、t
s
：厚度；
[0083]
w1：宽度。
具体实施方式
[0084]
本公开提供用于实施本公开的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例以简化本公开。当然，这些仅仅是实例而并非旨在进行限制。举例来说，在以下描述中，在第二特征上方或在第二特征上形成第一特征可包含第一特征与第二特征直接接触地形成的实施例，并且还可包含在第一特征与第二特征之间可形成有额外特征，使得第一特征与第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复附图标记和/或字母。此重复是出于简单和清晰的目的，并且本身并不规定所论述的各种实施例和/或配置之间的关系。
[0085]
另外，为易于描述，本文中可使用例如“在...下面(beneath)”、“在
…
下方(below)”、“下部(lower)”、“在
…
上方(above)”、“上部(upper)”等空间相对术语来描述如图中所示出的一个元件或特征与另一(些)元件或特征的关系。除图中所描绘的定向之外，所述空间相对术语旨在涵盖器件在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，并且本文中所使用的空间相对描述词因此可同样地进行解释。
[0086]
集成芯片通常包括沿着衬底的前侧布置的多个金属内连线层。多个金属内连线层配置成将布置在衬底内的器件(例如晶体管、光电探测器等)电性连接在一起。背侧照射式cmos图像传感器(back-side illuminated cmos image sensor，bsi-cis)包括光电探测器(photodetector)，所述光电探测器接近于衬底的背侧而布置于衬底内，使光电探测器能够沿着衬底的背侧接收光。通过沿着衬底的背侧接收光，入射光不穿过多个金属内连线层，由此增加光电探测器的光学效率。
[0087]
借助沿着衬底的背侧接收光的bsi-cis，具有bsi-cis的衬底通常置于呈暴露出衬底的背侧的前侧向下配置形式的封装结构内。因为暴露出衬底的背侧，所以接合焊盘通常沿着衬底的背侧布置且连接到金属内连线层。接合焊盘可具有若干不同配置。举例来说，接合焊盘可设置在接合焊盘开口内，所述接合焊盘开口延伸穿过衬底的前侧到衬底的背侧。为了将接合焊盘与衬底电隔离，介电结构沿着衬底的界定接合焊盘开口的侧壁设置。然而，沿着接合焊盘开口设置介电结构增加了与制造bsi-cis相关联的复杂度、时间以及成本。另外，接合焊盘的顶表面可设置在衬底的背侧下方。这可增加由光电探测器接收的光，然而，这将降低接合焊盘与另一接合结构之间的接合的可靠性。此外，接合焊盘可包括在衬底的背侧上方延伸的上部导电区段，由此增加接合焊盘与另一接合结构之间的接合的可靠性。然而，在此类实施例中，上部导电区段可将光从光电探测器反射开，由此降低从光电探测器再现(reproduce)的图像的可靠性和/或质量。
[0088]
因此，在一些实施例中，本公开涉及一种包含包围接合焊盘的接合焊盘隔离结构的集成芯片。集成芯片包含布置在衬底内的多个光电探测器。接合焊盘区在与光电探测器横向偏移的位置处延伸穿过衬底到金属内连线(metal interconnect wire)，所述金属内连线布置在沿着衬底的前侧设置的内连线介电结构内。接合焊盘设置在接合焊盘区内且从衬底的前侧延伸到衬底的背侧并电性耦接到金属内连线。在一些实施例中，接合焊盘直接接触衬底的上表面且接触衬底的侧壁。接合焊盘隔离结构具有环形形状且横向包围接合焊盘。另外，接合焊盘隔离结构从衬底的背侧延伸到前侧，由此将接合焊盘与设置在衬底上和/或衬底内的器件(例如光电探测器和/或晶体管)电隔离。接合焊盘与衬底接触减少了与形成接合焊盘相关联的复杂度、时间以及成本。另外，接合焊盘隔离结构防止从接合焊盘到设置在衬底上和/或衬底内的器件的“泄漏”(即电流流动)。
[0089]
图1示出具有设置在接合焊盘区101b内的接合焊盘116的集成芯片100的一些实施例的横截面图。
[0090]
集成芯片100包含沿着半导体衬底110(例如硅衬底)的前侧110fs设置的内连线结构104。内连线结构104上覆于载体衬底102(例如硅衬底)，其中内连线结构104设置在半导体衬底110与载体衬底102之间。内连线结构104包含布置在内连线介电结构103内的多个内连线层。多个内连线层在导电线108与导通孔106之间交替。导电线108配置成提供橫向连接(即平行于载体衬底102的上表面的连接)，而导通孔106配置成提供相邻导电线108之间的竖直连接。导电线108包含上部导电线层108a。介电结构118上覆于半导体衬底110的背侧110bs。浅沟槽隔离(shallow trench isolation，sti)结构112设置在半导体衬底110内并且沿着内连线介电结构103的上表面延伸。
[0091]
接合焊盘区101b在与器件区101a横向偏移的位置处延伸穿过半导体衬底110到上部导电线层108a。在一些实施例中，器件区101a包含设置在半导体衬底110内和/或半导体衬底110上的一个或多个半导体器件120(例如晶体管、电阻器、变容器等)和/或光电探测器(未示出)。接合焊盘116和接合焊盘隔离结构114设置在接合焊盘区101b内。接合焊盘116包含上部导电主体116a和位于上部导电主体116a之下的导电突部116b。上部导电主体116a包括与导电突部116b相同的材料(例如铝、铜)。在一些实施例中，上部导电主体116a直接上覆于半导体衬底110的上表面110us且直接接触所述上表面110us。在此类实施例中，导电突部116b直接接触半导体衬底110的侧壁，并且从上部导电主体116a延伸到上部导电线层108a。另外，上部导电主体116a具有界定上覆于导电突部116b的焊盘开口116o的侧壁。接合焊盘116可配置成将一个或多个半导体器件120电性耦接到另一集成芯片(未示出)。在一些实施例中，上部导电主体116a与半导体衬底110的内部侧壁110is横向偏移非零距离(non-zero distance)。
[0092]
接合焊盘隔离结构114与接合焊盘116的外部侧壁横向偏移且包围所述外部侧壁。在一些实施例中，接合焊盘隔离结构114包括与半导体衬底110不同的材料(例如二氧化硅)。接合焊盘隔离结构114可从半导体衬底110的前侧110fs延伸到背侧110bs。在一些实施例中，接合焊盘隔离结构114具有高度h1，所述高度h1大于或等于半导体衬底110的高度h2。接合焊盘隔离结构114配置成将接合焊盘116与设置在半导体衬底110内和/或半导体衬底110上的其它器件(例如半导体器件120)和/或掺杂区(未示出)电隔离。这可减少和/或防止接合焊盘116与设置在半导体衬底110内和/或半导体衬底110上的其它器件和/或掺杂区之
间的“泄漏”(即电流流动)，由此增加集成芯片100的可靠性和承受能力。另外，在一些实施例中，当接合焊盘116直接接触半导体衬底110时，可减少与形成集成芯片100相关联的复杂度、成本以及时间。
[0093]
图2示出如由图1和图2中的切割线指示的图1的集成芯片100的一些替代实施例的俯视图200。为了便于说明，已从图2的俯视图200省略图1的介电结构118。
[0094]
如图2中所示出，接合焊盘隔离结构114具有环状形状，其中接合焊盘隔离结构114的内部侧壁完全包围接合焊盘116的外部侧壁。接合焊盘隔离结构114的内部侧壁与接合焊盘隔离结构114的外部侧壁横向偏移距离d1。在一些实施例中，距离d1是非零的。当从上方观察时，接合焊盘隔离结构114具有带圆化边缘的矩形/正方形形状，然而，接合焊盘隔离结构114可具有其它形状，例如圆形/椭圆形状。当从上方观察时，接合焊盘116具有带圆化边缘的矩形/正方形形状，然而，接合焊盘116可具有其它形状，例如圆形/椭圆形状。在一些实施例中，接合焊盘隔离结构114的形状对应于接合焊盘116的形状。另外，接合焊盘116的界定焊盘开口116o的侧壁彼此横向偏移非零距离。在一些实施例中，焊料凸块(未示出)可横向设置在焊盘开口116o之间。当从上方观察时，焊盘开口116o可例如具有正方形/矩形形状。接合焊盘隔离结构114连续环绕接合焊盘116的外部侧壁且从半导体衬底110的前侧(图1的前侧110fs)延伸到背侧(图1的背侧110bs)。因此，接合焊盘隔离结构114将接合焊盘116与设置在半导体衬底110内和/或半导体衬底110上的其它半导体器件和/或掺杂区电隔离。sti结构112直接位于接合焊盘116之下。在一些实施例中，接合焊盘116的外部侧壁在sti结构112的外部侧壁之间横向隔开。
[0095]
图3示出包含与多个光电探测器302横向偏移的接合焊盘116的图像传感器300的一些实施例的横截面图。
[0096]
半导体衬底110上覆于载体衬底102。在一些实施例中，半导体衬底110和/或载体衬底102可例如分别为块状衬底(例如块状硅衬底)、绝缘体上硅(silicon-on-insulator，soi)衬底或一些其它合适的衬底。多个光电探测器302设置在半导体衬底110内。在一些实施例中，光电探测器302分别从半导体衬底110的背侧110bs延伸到背侧110bs下方的点。在另外的实施例中，所述点位于半导体衬底110的前侧110fs处，所述前侧110fs与半导体衬底110的背侧110bs相对。内连线结构104沿着半导体衬底110的前侧110fs设置。内连线结构104包含内连线介电结构103、多个导电线108以及多个导通孔106。半导体衬底110借助内连线结构104接合到载体衬底102。在一些实施例中，导电线108和/或导通孔106可例如分别为或包括铝、铜、铝铜、钨等。在一些实施例中，内连线介电结构103可例如包括一个或多个介电层(例如二氧化硅)。
[0097]
介电结构118上覆于半导体衬底110的背侧110bs。在一些实施例中，介电结构118包含一个或多个介电层，例如第一介电层304a、第二介电层304b、第三介电层304c以及第四介电层304d。在一些实施例中，第一介电层304a可例如为或包括金属氧化物，例如氧化铝(aluminum oxide)或另一合适的氧化物。第二介电层304b可例如为或包括金属氧化物，例如氧化铪(hafnium oxide)或另一合适的氧化物。第三介电层304c可例如为或包括金属氧化物，例如氧化钽(tantalum oxide)或另一合适的氧化物。第四介电层304d可例如为或包括氧化物(例如二氧化硅、另一合适的氧化物)、未掺杂硅玻璃(undoped silicon glass，usg)、多晶硅、另一合适的介电质和/或可具有在约500埃到3,000埃的范围内的厚度。介电
结构118可配置成保护半导体衬底110的背侧110bs。
[0098]
蚀刻停止层306上覆于介电结构118。第一栅格层308上覆于蚀刻停止层306，并且第二栅格层310上覆于第一栅格层308。栅格(grid)结构312包含竖直地位于光电探测器302上方的第一栅格层308和第二栅格层310的区段。栅格结构312横向地位于光电探测器302周围和之间以界定多个滤色器开口。多个滤色器(color filter)314布置在多个滤色器开口内且上覆于多个光电探测器302。栅格结构312包括折射率小于滤色器314的折射率的介电材料。由于较低折射率，栅格结构312充当用于将入射电磁辐射(即光)导引到对应光电探测器302的辐射导件(radiation guide)。另外，滤色器314分别配置成阻断入射电磁辐射的第一频率范围，同时将入射电磁辐射的第二频率范围(与第一频率范围不同)传递到下伏的光电探测器302。
[0099]
在一些实施例中，蚀刻停止层306可例如为或包括碳化硅、氮化硅等和/或可具有约1,500埃的厚度。在一些实施例中，第一栅格层308可例如为或包括氧化物(例如二氧化硅或另一合适的氧化物)和/或可具有约5,600埃的厚度。在另外的实施例中，第二栅格层310可例如为或包括氧化物(例如氮氧化硅或另一合适的氧化物)和/或可具有约1,500埃的厚度。在再一些实施例中，第一栅格层308可为或包括金属，例如钨、另一合适的金属等。在此类实施例中，栅格结构312可配置为包括一个或多个金属层和一个或多个介电层的组合栅格结构。在另外的实施例中，栅格结构312可配置为包括一个或多个介电层的介电栅格结构。
[0100]
一个或多个半导体器件120(例如晶体管、电阻器等)可设置在半导体衬底的前侧110fs内和/或半导体衬底的前侧110fs上。在此类实施例中，一个或多个半导体器件120可例如为像素器件，例如转移晶体管(transfer transistor)、源极跟随器晶体管(source follower transistor)、复位晶体管(reset transistor)等。一个或多个半导体器件120、光电探测器302以及栅格结构312横向布置在图像传感器300的器件区101a内。器件区101a与图像传感器300的接合焊盘区101b横向偏移。接合焊盘116和接合焊盘隔离结构114横向布置在图像传感器300的接合焊盘区101b内。因此，在一些实施例中，接合焊盘116和接合焊盘隔离结构114与光电探测器302和/或一个或多个半导体器件120横向偏移非零距离。
[0101]
接合焊盘116配置成借助内连线结构104将一个或多个半导体器件120和/或光电探测器302电性耦接到另一集成芯片(未示出)。在一些实施例中，接合焊盘116直接接触半导体衬底110的上表面110us，并且具有延伸穿过半导体衬底110到上部导电线层108a的突部。在此类实施例中，突部直接接触设置在半导体衬底110的上表面110us下方的半导体衬底110的侧壁。突部延伸穿过浅沟槽隔离(shallow trench isolation，sti)结构112和内连线介电结构103。另外，接合焊盘116具有界定上覆于接合焊盘116的突部的焊盘开口116o的侧壁。在另外的实施例中，接合焊盘116与半导体衬底110的上部侧壁和介电结构118的侧壁横向偏移距离d2。在一些实施例中，距离d2是非零的，使接合焊盘116可与介电结构118电隔离。另外，在此类实施例中，借助非零距离d2，可保护半导体衬底110的上部侧壁和/或介电结构118的侧壁以免受到对接合焊盘116执行的接合工艺的影响(即以免受到施加到接合焊盘116的向下的力的影响)。这可增加图像传感器300的结构完整性。在一些实施例中，接合焊盘116的顶表面与介电结构118的顶表面(未示出)对准(例如参看图5)。接合焊盘116具有界定为从半导体衬底110的上表面110us到接合焊盘116的顶表面的接合焊盘高度h
bp
。在一
些实施例中，接合焊盘高度h
bp
为约12,000埃。
[0102]
接合焊盘隔离结构114横向包围接合焊盘116，其中接合焊盘隔离结构114从半导体的背侧110bs延伸到前侧110fs下方的点。因此，接合焊盘隔离结构114将接合焊盘116与一个或多个半导体器件120和/或光电探测器302电隔离，由此防止接合焊盘116与相邻器件之间的“泄漏”(即电流流动)。这提高了图像传感器300的性能、稳定性以及可靠性。接合焊盘隔离结构114具有高度h1，所述高度h1大于半导体衬底110的高度h2。接合焊盘隔离结构114的底表面竖直地位于半导体衬底110的前侧110fs下方，间隔距离d
v
。在一些实施例中，距离d
v
是非零的，其中接合焊盘隔离结构114延伸到内连线介电结构103中。在一些实施例中，如果接合焊盘隔离结构114的底表面位于前侧110fs上方(即距离d
v
为负和/或高度h1小于高度h2)，那么“泄漏”可出现在接合焊盘116与一个或多个半导体器件120和/或光电探测器302之间，由此降低图像传感器300的性能。接合焊盘隔离结构114可例如为或包括氧化物，例如二氧化硅或氮化硅、氮氧化硅等。
[0103]
图4示出如由图3和图4中的切割线指示的图3的图像传感器300的一些替代实施例的俯视图400。
[0104]
如图4中所示出，接合焊盘隔离结构114具有环状形状，其中接合焊盘隔离结构114的内部侧壁完全包围接合焊盘116的外部侧壁。接合焊盘116的外部侧壁与半导体衬底110的内部侧壁110is横向偏移距离d2。在一些实施例中，距离d2是非零的。滤色器314布置成包括行和列的阵列且分别上覆于光电探测器(图3的光电探测器302)。在一些实施例中，当从上方观察时，滤色器314分别具有矩形/正方形形状和/或圆形/椭圆形状(未示出)。
[0105]
图5示出具有由接合焊盘隔离结构114包围的接合焊盘116的集成芯片500的一些替代实施例的横截面图。
[0106]
接合焊盘116的顶表面116ts和介电结构118的顶表面分别沿着大体上笔直的线502对准。在一些实施例中，大体上笔直的线502平行于半导体衬底110的背侧110bs。在另外的实施例中，接合焊盘116的顶表面116ts位于介电结构118的顶表面上方(未示出)。另外，接合焊盘隔离结构114具有倾斜侧壁，其中接合焊盘隔离结构114的宽度w1从半导体衬底110的背侧110bs到半导体衬底110的前侧110fs连续增大。在此类实施例中，在形成集成芯片500期间，接合焊盘隔离结构114可例如已经与sti结构112同时形成或在形成sti结构112之后且在形成内连线结构104之前形成。在一些实施例中，例如大体上笔直的线502配置为平坦的水平线。在另外的实施例中，大体上笔直的线502可在与沿着接合焊盘116的顶表面116ts设置的平坦的水平线相距-25埃到25埃的范围内变化或在与所述平坦的水平线相距-5埃到5埃的范围内变化。在再一些实施例中，在沿着大体上笔直的线502设置的第一点与沿着大体上笔直的线502设置的第二点之间界定出一个角度，其中所述第一点与所述第二点横向偏移并且所述角度为约180度。
[0107]
图6a示出具有由接合焊盘隔离结构114包围的接合焊盘116的集成芯片600的一些替代实施例的横截面图。
[0108]
接合焊盘隔离结构114从半导体衬底110的背侧110bs延伸到半导体衬底110的前侧110fs下方的点。在一些实施例中，接合焊盘隔离结构114的底表面可与半导体衬底110的前侧110fs对准(未示出)。接合焊盘隔离结构114具有倾斜侧壁，其中接合焊盘隔离结构114的宽度w1从半导体衬底110的背侧110bs到半导体衬底110的前侧110fs连续减小。在此类实
施例中，在形成集成芯片600期间，接合焊盘隔离结构114可例如已在形成内连线结构104之后形成。
[0109]
图6b示出图6a的集成芯片600的一些替代实施例的横截面图，其中接合焊盘隔离结构114在sti结构112的外部侧壁之间横向隔开。
[0110]
图7示出具有与接合焊盘区101b横向偏移的器件区101a的集成芯片700的一些替代实施例的横截面图。
[0111]
器件sti结构702设置在器件区101a内，其中器件sti结构702包括与sti结构112相同的材料。在一些实施例中，器件sti结构702具有分别与sti结构112的底表面和顶表面对准的底表面和顶表面。在另外的实施例中，器件sti结构702具有环形形状且包围设置在半导体衬底110内和/或半导体衬底110上的至少一个半导体器件120。器件sti结构702可进一步增加半导体器件120与接合焊盘116之间的电隔离。另外，接合焊盘隔离结构114的底表面与sti结构112的底表面和/或器件sti结构702的底表面对准。在一些实施例中，sti结构112在接合焊盘隔离结构114的外部侧壁之间连续延伸，其中sti结构112进一步增加接合焊盘116与设置在半导体衬底110上和/或半导体衬底110内的其它器件(例如半导体器件120、光电探测器(未示出)等)之间的电隔离。在另外的实施例中，sti结构112和接合焊盘隔离结构114包括相同材料，其中接合焊盘隔离结构114是sti结构112的突部。
[0112]
图8示出具有围绕接合焊盘116设置的接合焊盘隔离结构114的集成芯片800的一些替代实施例的横截面图。
[0113]
第一绝缘层802沿着介电结构118的侧壁和半导体衬底110的侧壁设置。第一绝缘层802设置在接合焊盘116与半导体衬底110的上表面110us之间。接合焊盘116包含设置在半导体衬底110的上表面110us上方的导电主体和从所述导电主体延伸到上部导电线层108a的导电突部。第二绝缘层804沿着第一绝缘层802的侧壁且沿着接合焊盘116的突部的侧壁设置。第二绝缘层804设置在半导体衬底110的侧壁与接合焊盘116的突部之间，其中第二绝缘层804围绕相应的突部连续延伸。第一绝缘层802和第二绝缘层804分别配置成将接合焊盘116与半导体衬底110电隔离。这进一步提高了集成芯片800的性能和可靠性。在一些实施例中，第一绝缘层802可例如为或包括氧化物，例如二氧化硅、未掺杂硅玻璃二氧化硅(undoped silicon glass silicon dioxide，usgox)、另一合适的氧化物等。在一些实施例中，第二绝缘层804可例如为或包括氧化物，例如二氧化硅、usgox、另一合适的氧化物等。
[0114]
图9到图21示出根据本公开的各个方面的形成包含接合焊盘隔离结构的集成芯片的第一方法的一些实施例的横截面图900到横截面图2100，所述接合焊盘隔离结构包围接合焊盘。虽然参看第一方法描述图9到图21中所示的横截面图900到横截面图2100，但应了解，图9到图21中所示的结构不限于所述方法而实际上可单独独立于所述方法。虽然将图9到图21描述为一系列动作，但应了解，这些动作不限于所述动作的次序可在其它实施例中更改，并且所公开的方法还适用于其它结构。在其它实施例中，示出和/或描述的一些动作可完全或部分地省略。
[0115]
如图9的横截面图900所示，提供半导体衬底110且在所述半导体衬底110的前侧110fs上形成掩蔽层902。在一些实施例中，半导体衬底110可例如为块状衬底(例如块状硅衬底)、绝缘体上硅(soi)衬底或一些其它合适的衬底。在半导体衬底110的前侧110fs上形成浅沟槽隔离(sti)结构112。在一些实施例中，用于形成sti结构112的工艺可包含：选择性
地蚀刻半导体衬底110以形成延伸到半导体衬底110的前侧110fs中的沟槽；以及(例如通过化学气相沉积(chemical vapor deposition，cvd)、物理气相沉积(physical vapor deposition，pvd)、原子层沉积(atomic layer deposition，ald)、热氧化(thermal oxidation)等)用介电材料(例如二氧化硅、碳化硅等)填充沟槽。在另外的实施例中，通过使半导体衬底110的未掩蔽部分暴露于配置成选择性地去除半导体衬底110的未掩蔽部分的一种或多种蚀刻剂来选择性地蚀刻半导体衬底110。掩蔽层902可例如为或包括氮氧化硅(silicon-oxy-nitride)。
[0116]
如图10的横截面图1000所示，在半导体衬底110上方及其中形成深沟槽隔离(deep trench isolation，dti)层1002。在一些实施例中，用于形成dti层1002的工艺包含：在掩蔽层902和sti结构112上方形成第二掩蔽层；根据所述第二掩蔽层来使半导体衬底110和掩蔽层902图案化，由此在半导体衬底110中形成dti开口；(例如通过等离子体增强cvd(plasma-enhanced cvd，pecvd)工艺、高纵横比工艺(high aspect ratio process，harp)、pvd或另一合适的沉积工艺)在半导体衬底110上方形成dti材料(例如氧化硅、氮化硅、氮氧化硅、等离子体增强氧化物(plasma-enhanced oxide，peox)、另一合适的介电材料等)，其中dti材料填充dti开口。在一些实施例中，形成dti材料包含：在第二介电层(例如包括氮化硅)上方形成第一介电层(例如包括氧化硅)，第二介电层对dti开口进行加衬(line)，并且第一介电层填充dti开口的其余部分。在一些实施例中，dti层1002的底表面设置在半导体衬底110的背侧110bs上方。在一些实施例中，通过例如cvd、pvd、ald或另一合适的沉积工艺来形成dti层1002。在一些实施例中，dti层1002具有在约12,000埃到15,000埃的范围内或大于20,000埃的高度h
dl
。
[0117]
如图11的横截面图1100所示，对dti层(图10的dti层1002)执行平坦化工艺，由此界定接合焊盘隔离结构114。在一些实施例中，平坦化工艺包含：对dti层(图10的dti层1002)和/或sti结构112执行化学机械平坦化(chemical-mechanical planarization，cmp)，直到到达半导体衬底110的前侧110fs为止。在另外的实施例中，平坦化工艺可去除掩蔽层902。在一些实施例中，在执行平坦化工艺之后，接合焊盘隔离结构114具有大于2微米的高度h1。在另外的实施例中，接合焊盘隔离结构114的宽度w1从前侧110fs到半导体衬底110的背侧110bs上方的点连续减小。
[0118]
在一些实施例中，平坦化工艺包含：对dti层(图10的dti层1002)执行cmp，直到暴露出sti结构112的顶表面为止，由此界定接合焊盘隔离结构114(未示出)。在此类实施例中，如图7的横截面图所示出，sti结构112的上表面和接合焊盘隔离结构114的上表面分别与半导体衬底110的前侧110fs竖直地偏移。另外，在此类实施例中，在执行平坦化之后，执行去除工艺以去除掩蔽层902(未示出)。
[0119]
如图12的横截面图1200所示，在半导体衬底110的前侧110fs上形成内连线结构104。内连线结构104包含内连线介电结构103、多个导电线108以及多个导通孔106。在一些实施例中，内连线介电结构103可为或包括一个或多个层间介电(inter-level dielectric，ild)层。一个或多个ild层可例如为或包括氧化物，如二氧化硅或另一合适的氧化物。在一些实施例中，用于形成内连线结构104的工艺包含：通过单镶嵌工艺或双镶嵌工艺来形成导通孔106和导电线108。举例来说，导通孔106的第一层和导电线108的第一层可分别通过单镶嵌工艺来形成。另外，在此类实施例中，工艺包含：通过反复执行双镶嵌工
艺来形成导电线108和导通孔106的其余层。在一些实施例中，导电线108和/或导通孔106可例如分别为或包括铝、铜、铝铜、钨等。
[0120]
如图13的横截面图1300所示，图12的结构经旋转180度，并且内连线结构104接合到载体衬底102。在一些实施例中，接合工艺可包括熔融接合(fusion bonding)工艺。在一些实施例中，载体衬底102可例如为块状衬底(例如块状硅衬底)、绝缘体上硅(soi)衬底或一些其它合适的衬底。在一些实施例中，在执行接合工艺之后，对半导体衬底110执行薄化工艺，直到暴露出接合焊盘隔离结构114为止。在此类实施例中，薄化工艺将半导体衬底110的初始厚度t
i
减小到厚度t
s
。在一些实施例中，厚度t
s
等于接合焊盘隔离结构114的高度h1。在另外的实施例中，通过机械研磨工艺、cmp、一些其它薄化工艺或前述内容的任何组合来执行薄化工艺。举例来说，薄化工艺可完全由机械研磨工艺执行。
[0121]
如图14的横截面图1400所示，在半导体衬底110的背侧110bs上方形成介电结构118。在一些实施例中，介电结构118包含一个或多个介电层，例如第一介电层304a、第二介电层304b、第三介电层304c以及第四介电层304d。在一些实施例中，第一介电层304a、第二介电层304b、第三介电层304c和/或第四介电层304d可分别通过cvd、pvd、ald或另一合适的沉积工艺来形成。在另外的实施例中，第一介电层、第二介电层、第三介电层和第四介电层304a-d可分别包括彼此不同的介电材料。举例来说，第一介电层304a可包括氧化铝，第二介电层304b可包括氧化铪，第三介电层304c可包括氧化钽，并且第四介电层304d可包括二氧化硅。第四介电层304d可例如具有约1,300埃的厚度。另外，在介电结构118上方形成介电保护层1202。介电保护层1202可包括氧化物(例如二氧化硅)和/或可在后续处理步骤期间充当介电结构118的硬掩模(hard mask)保护层。在一些实施例中，介电保护层1202可例如具有约4,500埃的厚度。在此类实施例中，介电保护层1202的厚度足够大(例如约4,500埃)，使得第四介电层的厚度未在后续处理步骤(例如图15的第一蚀刻工艺和/或图16的第二蚀刻工艺)期间减小。在一些实施例中，介电结构118具有约2,000埃的厚度t1。
[0122]
如图15的横截面图1500所示，对介电保护层1202、介电结构118以及半导体衬底110执行第一蚀刻工艺，由此形成柱塞开口(plug opening)1302。在一些实施例中，第一蚀刻工艺可包含：执行湿式蚀刻工艺、干式蚀刻工艺或另一合适的蚀刻工艺。在一些实施例中，第一蚀刻工艺包含：在介电保护层1202上方形成掩蔽层(未示出)；使介电保护层1202的未掩蔽区和底层暴露于一种或多种蚀刻剂，由此界定柱塞开口1302；以及执行去除工艺以去除掩蔽层。
[0123]
如图16的横截面图1600所示，对sti结构112、内连线介电结构103以及介电保护层(介电保护层1202)执行第二蚀刻工艺。这扩大柱塞开口1302且暴露出上部导电线层108a的上表面。在一些实施例中，第二蚀刻工艺可包含：执行湿式蚀刻工艺、干式蚀刻工艺或另一合适的蚀刻工艺。在一些实施例中，第二蚀刻工艺可包含：对图15的结构执行毯覆式干式蚀刻(blanket dry etch)工艺。在此类实施例中，可通过毯覆式干式蚀刻工艺来去除介电保护层(介电保护层1202)和/或在执行第二蚀刻工艺之后，第四介电层304d的厚度可例如为约1,300埃。
[0124]
如图17的横截面图1700所示，在柱塞开口1302的至少一部分内形成柱塞结构1702。在一些实施例中，柱塞结构1702的上表面设置在半导体衬底110的背侧110bs下方。在一些实施例中，用于形成柱塞结构1702的工艺包含：在柱塞开口1302内形成柱塞材料；以及
执行回蚀(etch back)工艺(例如干式蚀刻工艺、湿式蚀刻工艺等)以去除柱塞材料的至少一部分，由此界定柱塞结构1702。
[0125]
如图18的横截面图1800所示，对介电结构118和半导体衬底110执行第三蚀刻工艺，由此界定接合焊盘开口1802。第三蚀刻工艺界定半导体衬底110的上表面110us，其中半导体衬底110的上表面110us位于柱塞结构1702的上表面下方。在一些实施例中，第三蚀刻工艺可包含：执行湿式蚀刻工艺、干式蚀刻工艺或另一合适的蚀刻工艺。在一些实施例中，第三蚀刻工艺包含：在介电结构118上方形成掩蔽层(未示出)；使介电结构118和半导体衬底110的未掩蔽区暴露于一种或多种蚀刻剂，由此界定接合焊盘开口1802；以及执行去除工艺以去除掩蔽层。
[0126]
如图19的横截面图1900所示，执行柱塞去除工艺以去除柱塞结构1702，由此扩大接合焊盘开口1802且暴露出上部导电线层108a的上表面。在一些实施例中，柱塞去除工艺包含：执行湿式灰化(wet ash)工艺和/或干式灰化(dry ash)工艺，接着执行湿式蚀刻工艺。
[0127]
如图20的横截面图2000所示，在图19的结构上方形成接合焊盘层2002。在一些实施例中，可例如通过无电式镀覆、电镀、溅射或另一合适的沉积工艺来沉积和/或生长接合焊盘层2002。在另外的实施例中，接合焊盘层2002可例如为或包括铝、铜、铝铜等。在一些实施例中，接合焊盘层2002可包括与导通孔106和/或导电线108相同的材料。
[0128]
如图21的横截面图2100所示，对接合焊盘层(图20的接合焊盘层2002)执行第四蚀刻工艺，由此界定接合焊盘116。接合焊盘116与半导体衬底110和介电结构118的侧壁横向偏移距离d2。在一些实施例中，距离d2是非零的。在另外的实施例中，第四蚀刻工艺包含：在接合焊盘层(图20的接合焊盘层2002)上方形成掩蔽层(未示出)；使接合焊盘层(图20的接合焊盘层2002)的未掩蔽区暴露于一种或多种蚀刻剂，由此界定接合焊盘116；以及执行去除工艺以去除掩蔽层。
[0129]
虽然图9到图13描述在半导体衬底110的前侧110fs上形成内连线结构104之前形成接合焊盘隔离结构114，但应了解，形成接合焊盘隔离结构114不限于此类制造方法。举例来说，在一些实施例中，可在形成内连线结构104之后形成接合焊盘隔离结构114，其中接合焊盘隔离结构114延伸到内连线介电结构103的上表面中(例如参看图6a的集成芯片600)。在此类实施例中，接合焊盘隔离结构114可例如在图13的薄化工艺之后但在形成介电结构118之前形成。在再一些实施例中，接合焊盘隔离结构114可例如在形成接合焊盘116之后形成。在此类实施例中，接合焊盘隔离结构114延伸穿过介电结构118到半导体衬底110的前侧110fs(未示出)。
[0130]
图22示出根据本公开的形成集成电路的第一方法2200。虽然将第一方法2200示出和/或描述为一系列动作或事件，但应了解，所述方法不限于所示出的次序或动作。因此，在一些实施例中，动作可以与所示出的不同次序进行和/或可同时进行。另外，在一些实施例中，所示出的动作或事件可细分成多个动作或事件，其可与其它动作或子动作在不同时间进行或同时进行。在一些实施例中，可省略一些所示出的动作或事件，并且可包含其它未示出的动作或事件。
[0131]
在动作2202处，在半导体衬底的前侧上形成浅沟槽隔离(sti)结构。图9示出对应于动作2202的一些实施例的横截面图900。
[0132]
在动作2204处，在半导体衬底中形成接合焊盘隔离结构。接合焊盘隔离结构从半导体衬底的前侧延伸到半导体衬底的背侧。图10和图11示出对应于动作2204的一些实施例的横截面图1000和横截面图1100。
[0133]
在动作2206处，在半导体衬底的前侧上形成内连线结构。内连线结构包含上部导电线层。图12示出对应于动作2206的一些实施例的横截面图1200。
[0134]
在动作2208处，在半导体衬底的背侧上方形成介电结构。图14示出对应于动作2208的一些实施例的横截面图1400。
[0135]
在动作2210处，执行蚀刻工艺以界定半导体衬底中的柱塞开口，由此暴露出上部导电线层的上表面。图15和图16示出对应于动作2210的一些实施例的横截面图1500和横截面图1600。
[0136]
在动作2212处，在柱塞开口中形成柱塞。柱塞的上表面设置在半导体衬底的前侧与背侧之间。图17示出对应于动作2212的一些实施例的横截面图1700。
[0137]
在动作2214处，使介电结构和半导体衬底图案化，由此界定接合焊盘开口和半导体衬底的上表面。图18示出对应于动作2214的一些实施例的横截面图1800。
[0138]
在动作2216处，去除柱塞，由此扩大接合焊盘开口且暴露出上部导电线层的上表面。图19示出对应于动作2216的一些实施例的横截面图1900。
[0139]
在动作2218处，在接合焊盘开口中形成接合焊盘。接合焊盘隔离结构围绕接合焊盘连续延伸。图20和图21示出对应于动作2218的一些实施例的横截面图2000和横截面图2100。
[0140]
图23到图30示出根据本公开的各个方面的形成包含接合焊盘隔离结构的集成芯片的第二方法的一些实施例的横截面图2300到横截面图3000，所述接合焊盘隔离结构包围接合焊盘。虽然参看第二方法描述图23到图30中所示的横截面图2300到横截面图3000，但应了解，图23到图30中所示的结构不限于所述方法而实际上可单独独立于所述方法。虽然将图23到图30描述为一系列动作，但应了解，这些动作不限于所述动作的次序可在其它实施例中更改，并且所公开的方法还适用于其它结构。在其它实施例中，示出和/或描述的一些动作可完全或部分地省略。
[0141]
如图23的横截面图2300所示，在半导体衬底110上方形成介电结构118。在一些实施例中，如图9到图14中所示出和/或描述形成图23的结构。
[0142]
如图24的横截面图2400所示，对介电结构118和半导体衬底110执行第一蚀刻工艺，由此形成接合焊盘开口2402。在一些实施例中，第一蚀刻工艺可例如为或包括干式蚀刻工艺、湿式蚀刻工艺或另一合适的蚀刻工艺。在一些实施例中，第一蚀刻工艺包含：在介电结构118上方形成掩蔽层(未示出)；使介电结构118和半导体衬底110的未掩蔽区暴露于一种或多种蚀刻剂，由此界定接合焊盘开口2402；以及执行去除工艺以去除掩蔽层。在一些实施例中，第一蚀刻工艺界定设置在半导体衬底110的背侧110bs下方的半导体衬底110的上表面110us。
[0143]
如图25的横截面图2500所示，在介电结构118和半导体衬底110上方形成第一绝缘层802，其中第一绝缘层802对接合焊盘开口2402的至少一部分进行加衬。在一些实施例中，第一绝缘层802可例如为或包括氧化物(如氧化硅或另一合适的氧化物)和/或具有约4,500埃的厚度。在另外的实施例中，第一绝缘层802的厚度足够大(例如约4,500埃)，使第四介电
层304d的厚度未在后续处理步骤(例如图28的第三蚀刻工艺)期间减小。
[0144]
如图26的横截面图2600所示，对第一绝缘层802和半导体衬底110执行第二蚀刻工艺，由此扩大接合焊盘开口2402且暴露出sti结构112的上表面。在一些实施例中，第二蚀刻工艺包含：在第一绝缘层802上方形成掩蔽层(未示出)；使第一绝缘层802和半导体衬底110的未掩蔽区暴露于一种或多种蚀刻剂，由此暴露出sti结构112的上表面；以及执行去除工艺以去除掩蔽层。
[0145]
如图27的横截面图2700所示，在第一绝缘层802和半导体衬底110上方形成第二绝缘层804。第二绝缘层804对接合焊盘开口2402进行加衬。在一些实施例中，第二绝缘层804可例如通过pvd、cvd或另一合适的沉积工艺来形成。在一些实施例中，第二绝缘层804可例如为或包括氧化物，如氧化硅或另一合适的氧化物。
[0146]
如图28的横截面图2800所示，对第一绝缘层802和第二绝缘层804、sti结构112以及内连线介电结构103执行第三蚀刻工艺，由此暴露出上部导电线层108a的上表面。在一些实施例中，第三蚀刻工艺可包含执行湿式蚀刻工艺、干式蚀刻工艺或另一合适的蚀刻工艺。在另外的实施例中，第三蚀刻工艺可包含：对图27的结构执行毯覆式干式蚀刻工艺，由此从第四介电层304d的上表面去除第一绝缘层802。在此类实施例中，在第三蚀刻工艺之后，第四介电层304d的厚度可为约1,300埃。
[0147]
如图29的横截面图2900所示，在接合焊盘开口2402中形成接合焊盘层2002。在一些实施例中，可例如通过无电式镀覆、电镀、溅射或另一合适的沉积工艺来沉积和/或生长接合焊盘层2002。在另外的实施例中，接合焊盘层2002可例如为或包括铝、铜、铝铜等。在另外的实施例中，接合焊盘层2002可包括与导通孔106和/或导电线108相同的材料。
[0148]
如图30的横截面图3000所示，对接合焊盘层(图29的接合焊盘层2002)执行第四蚀刻工艺，由此界定接合焊盘116。接合焊盘116与第一绝缘层802和第二绝缘层804的侧壁横向偏移距离d2。在一些实施例中，距离d2是非零的。在另外的实施例中，第四蚀刻工艺包含：在接合焊盘层(图29的接合焊盘层2002)上方形成掩蔽层(未示出)；使接合焊盘层(图29的接合焊盘层2002)的未掩蔽区暴露于一种或多种蚀刻剂，由此界定接合焊盘116；以及执行去除工艺以去除掩蔽层。
[0149]
图31示出根据本公开的形成集成电路的第二方法3100。虽然将第二方法3100示出和/或描述为一系列动作或事件，但应了解，所述方法不限于所示出的次序或动作。因此，在一些实施例中，动作可以与所示出的不同次序进行和/或可同时进行。另外，在一些实施例中，所示出的动作或事件可细分成多个动作或事件，其可与其它动作或子动作在不同时间进行或同时进行。在一些实施例中，可省略一些所示出的动作或事件，并且可包含其它未示出的动作或事件。
[0150]
在动作3102处，在半导体衬底的前侧上形成浅沟槽隔离(sti)结构。图9示出对应于动作3102的一些实施例的横截面图900。
[0151]
在动作3104处，在半导体衬底中形成接合焊盘隔离结构。接合焊盘隔离结构从半导体衬底的前侧延伸到半导体衬底的背侧。图10和图11示出对应于动作3104的一些实施例的横截面图1000和横截面图1100。
[0152]
在动作3106处，在半导体衬底的前侧上形成内连线结构。内连线结构包含上部导电线层。图12示出对应于动作3106的一些实施例的横截面图1200。
[0153]
在动作3108处，在半导体衬底的背侧上方形成介电结构。图14示出对应于动作3108的一些实施例的横截面图1400。
[0154]
在动作3110处，使介电结构和半导体衬底图案化，由此界定接合焊盘开口。图24示出对应于动作3110的一些实施例的横截面图2400。
[0155]
在动作3112处，在介电结构和半导体衬底上方形成第一绝缘层。第一绝缘层对接合焊盘开口进行加衬。图25示出对应于动作3112的一些实施例的横截面图2500。
[0156]
在动作3114处，使第一绝缘层和半导体衬底图案化，由此扩大接合焊盘开口且暴露出sti结构的上表面。图26示出对应于动作3114的一些实施例的横截面图2600。
[0157]
在动作3116处，在第一绝缘层和sti结构上方形成第二绝缘层。图27示出对应于动作3116的一些实施例的横截面图2700。
[0158]
在动作3118处，使第一绝缘层和第二绝缘层、sti结构以及内连线结构图案化，由此暴露出上部导电线层的上表面且扩大接合焊盘开口。图28示出对应于动作3118的一些实施例的横截面图2800。
[0159]
在动作3120处，在接合焊盘开口中形成接合焊盘。接合焊盘隔离结构围绕接合焊盘连续延伸。图29和图30示出对应于动作3120的一些实施例的横截面图2900和横截面图3000。
[0160]
图32到图38示出根据本公开的各个方面的形成包含接合焊盘隔离结构的集成芯片的第三方法的一些实施例的横截面图3200到横截面图3800，所述接合焊盘隔离结构包围接合焊盘。虽然参看第三方法描述图32到图38中所示的横截面图3200到横截面图3800，但应了解，图32到图38中所示的结构不限于所述方法而实际上可单独独立于所述方法。虽然将图32到图38描述为一系列动作，但应了解，这些动作不限于所述动作的次序可在其它实施例中更改，并且所公开的方法还适用于其它结构。在其它实施例中，示出和/或描述的一些动作可完全或部分地省略。
[0161]
如图32的横截面图3200所示，在半导体衬底110的前侧110fs上形成浅沟槽隔离(sti)结构112。在一些实施例中，如图9到图11中所示出和/或描述形成图32的sti结构112。
[0162]
如图33的横截面图3300所示，在半导体衬底110的前侧110fs上形成内连线结构104。内连线结构104接合到载体衬底102，并且在半导体衬底110的背侧110bs上方形成介电结构118。另外，在介电结构118上方形成介电保护层1202。在一些实施例中，如图12到图14中所示出和/或描述形成图33的结构。
[0163]
如图34的横截面图3400所示，对介电保护层1202、介电结构118以及半导体衬底110执行蚀刻工艺，由此形成接合焊盘隔离开口3402。在一些实施例中，蚀刻工艺可去除内连线介电结构103的至少一部分。在一些实施例中，蚀刻工艺可包含执行湿式蚀刻工艺、干式蚀刻工艺或另一合适的蚀刻工艺。在一些实施例中，蚀刻工艺包含：在介电保护层1202上方形成掩蔽层(未示出)；使介电保护层1202的未掩蔽区和底层暴露于一种或多种蚀刻剂，由此界定接合焊盘隔离开口3402；以及执行去除工艺以去除掩蔽层。
[0164]
如图35的横截面图3500所示，在介电保护层1202上方和接合焊盘隔离开口(图34的接合焊盘隔离开口3402)内形成第一dti层3502和第二dti层3504。在一些实施例中，省略第一dti层3502，并且第二dti层3504完全填充接合焊盘隔离开口(图34的接合焊盘隔离开口3402)。在一些实施例中，第一dti层3502可例如为或包括氧化物(如二氧化硅、另一合适
的氧化物等)及/或可形成为约15,000埃的厚度。在另外的实施例中，第二dti层3504可例如为或包括氮氧化硅、另一合适的介电材料等和/或可形成为约700埃的厚度。
[0165]
如图36的横截面图3600所示，对第一dti层和/或第二dti层(图35的第一dti层3502、第二dti层3504)执行平坦化工艺，由此界定接合焊盘隔离结构114。接合焊盘隔离结构114可包括第一接合焊盘隔离层114a和/或第二接合焊盘隔离层114b。在一些实施例中，平坦化工艺包含：对第一dti层和第二dti层(图35的第一dti层3502、第二dti层3504)以及介电保护层1202执行化学机械平坦化(cmp)。在另外的实施例中，平坦化工艺可减小介电保护层1202的厚度。
[0166]
如图37的横截面图3700所示，接合焊盘116形成于半导体衬底110中且由接合焊盘隔离结构114连续包围。在一些实施例中，如图15到图21中所示出和/或描述形成图37的结构。在另外的实施例中，如图24到图30中所示出和/或描述形成接合焊盘116。可通过省略第一dti层(图35的第一dti层3502)来形成图37的结构，在所述结构中，接合焊盘隔离结构114包括第一接合焊盘隔离层114a。在一些实施例中，第一接合焊盘隔离层114a可例如为或包括二氧化硅、另一合适的氧化物等。
[0167]
如图38的横截面图3800所示，接合焊盘116形成于半导体衬底110中且由接合焊盘隔离结构114连续包围。在一些实施例中，如图15到图21中所示出和/或描述形成图38的结构。在另外的实施例中，如图24到图30中所示出和/或描述形成接合焊盘116。接合焊盘隔离结构114包括第一接合焊盘隔离层114a和第二接合焊盘隔离层114b。在一些实施例中，第一接合焊盘隔离层114a可例如为或包括二氧化硅、另一合适的氧化物等。在另外的实施例中，第二接合焊盘隔离层114b可例如为或包括氮氧化硅、另一合适的介电材料等。
[0168]
图39示出根据本公开的形成集成电路的第三方法3900。虽然将第三方法3900示出和/或描述为一系列动作或事件，但应了解，所述方法不限于所示出的次序或动作。因此，在一些实施例中，动作可以与所示出的不同次序进行和/或可同时进行。另外，在一些实施例中，所示出的动作或事件可细分成多个动作或事件，其可与其它动作或子动作在不同时间进行或同时进行。在一些实施例中，可省略一些所示出的动作或事件，并且可包含其它未示出的动作或事件。
[0169]
在动作3902处，在半导体衬底的前侧上形成浅沟槽隔离(sti)结构。图32示出对应于动作3902的一些实施例的横截面图3200。
[0170]
在动作3904处，在半导体衬底的前侧上形成内连线结构。内连线结构包含上部导电线层。图33示出对应于动作3904的一些实施例的横截面图3300。
[0171]
在动作3906处，在半导体衬底的背侧上方形成介电结构。图33示出对应于动作3906的一些实施例的横截面图3300。
[0172]
在动作3908处，在半导体衬底和介电结构中形成接合焊盘隔离结构。接合焊盘隔离结构从半导体衬底的前侧延伸到半导体衬底的背侧。图35和图36示出对应于动作3908的一些实施例的横截面图3500和横截面图3600。
[0173]
在动作3910处，在半导体衬底中形成接合焊盘。接合焊盘隔离结构围绕接合焊盘连续延伸。图37和图38示出对应于动作3910的一些实施例的横截面图3700和横截面图3800。
[0174]
因此，在一些实施例中，本公开涉及一种与器件区横向偏移的接合焊盘区。所述接
合焊盘区包含延伸穿过半导体衬底到内连线结构的接合焊盘。接合焊盘隔离结构设置在半导体衬底内且连续包围接合焊盘的外部侧壁。
[0175]
在一些实施例中，本公开提供一种半导体器件结构，所述半导体器件结构包含：半导体衬底，具有背侧表面和与所述背侧表面相对的前侧表面；接合焊盘，延伸穿过半导体衬底；以及接合焊盘隔离结构，设置在半导体衬底内，其中所述接合焊盘隔离结构从半导体衬底的前侧表面延伸到背侧表面，以及其中接合焊盘隔离结构围绕接合焊盘连续延伸。
[0176]
在一些实施例中，所述接合焊盘直接接触所述半导体衬底的上表面及侧壁。在一些实施例中，所述接合焊盘包括导电主体以及导电突部，导电主体直接接触所述半导体衬底的上表面，其中所述导电主体的顶表面竖直地位于所述半导体衬底的所述背侧表面上方，导电突部从所述导电主体延伸到所述半导体衬底的所述前侧表面下方的点，其中所述导电突部直接接触所述半导体衬底的侧壁，以及所述导电突部的顶表面与所述半导体衬底的所述上表面对准。在一些实施例中，半导体器件结构更包括多个光电探测器以及介电结构，多个光电探测器设置在所述半导体衬底内，其中所述光电探测器与所述接合焊盘隔离结构横向偏移非零距离，介电结构设置在所述半导体衬底的所述背侧表面上方，其中所述介电结构的所述顶表面与所述接合焊盘的顶表面对准。在一些实施例中，半导体器件结构更包括晶体管，晶体管在所述光电探测器与所述接合焊盘隔离结构之间横向设置在所述半导体衬底的所述前侧表面上。在一些实施例中，半导体器件结构更包括内连线结构，内连线结构沿着所述半导体衬底的所述前侧表面设置，其中所述内连线结构包含设置在内连线介电结构内的导电线层，所述接合焊盘延伸穿过所述内连线介电结构且接触所述导电线层。在一些实施例中，所述接合焊盘隔离结构的底表面设置在所述半导体衬底的所述前侧表面下方，所述接合焊盘隔离结构延伸到所述内连线介电结构中。在一些实施例中，所述接合焊盘隔离结构具有比所述半导体衬底的高度更大的高度。在一些实施例中，半导体器件结构更包括第一绝缘层以及第二绝缘层，第一绝缘层沿着所述半导体衬底的第一相对侧壁及所述半导体衬底的上表面设置，其中所述接合焊盘的下表面直接接触所述第一绝缘层的上表面，所述第一相对侧壁从所述背侧表面连续延伸到所述半导体衬底的所述上表面，第二绝缘层从所述半导体衬底的所述上表面延伸到所述半导体衬底的所述前侧表面上方的点，其中所述第二绝缘层将所述接合焊盘与所述半导体衬底隔开。在一些实施例中，所述接合焊盘的上部侧壁与所述第一绝缘层的侧壁横向偏移，其中所述第二绝缘层沿着所述接合焊盘的下部侧壁从所述接合焊盘的所述下表面延伸到所述前侧表面上方的所述点。
[0177]
在一些实施例中，本公开提供一种半导体器件结构，所述半导体器件结构包含：半导体衬底，上覆于载体衬底，其中光电探测器设置在半导体衬底中；内连线结构，设置在半导体衬底与载体衬底之间，其中上部导电线层设置在内连线结构中；接合焊盘，延伸穿过半导体衬底到内连线结构，其中所述接合焊盘接触上部导电线层且具有设置在半导体衬底上方的顶表面，其中接合焊盘与光电探测器横向偏移；以及接合焊盘隔离结构，设置在半导体衬底内，其中所述接合焊盘隔离结构连续环绕接合焊盘的外部侧壁。
[0178]
在一些实施例中，所述接合焊盘隔离结构从所述半导体衬底的所述顶表面延伸到所述内连线结构。在一些实施例中，所述接合焊盘隔离结构的内部侧壁与所述接合焊盘的所述外部侧壁横向偏移非零距离。在一些实施例中，半导体器件结构更包括介电结构以及栅格结构，介电结构上覆于所述半导体衬底的顶表面，其中所述介电结构的顶表面沿着大
体上笔直的线设置，栅格结构上覆于所述光电探测器，所述介电结构设置在所述栅格结构与所述半导体衬底之间，并且所述接合焊盘的顶表面沿着所述大体上笔直的线设置。在一些实施例中，半导体器件结构更包括浅沟槽隔离结构，浅沟槽隔离结构设置在所述半导体衬底内且沿着所述内连线结构的上表面设置，所述接合焊盘包括导电突部，所述导电突部延伸穿过所述浅沟槽隔离结构到所述上部导电线层。在一些实施例中，所述接合焊盘隔离结构包括与所述浅沟槽隔离结构相同的材料。在一些实施例中，所述浅沟槽隔离结构横向设置在所述接合焊盘隔离结构的内部侧壁之间，以及所述浅沟槽隔离结构与所述接合焊盘隔离结构的所述内部侧壁横向偏移非零距离。
[0179]
在一些实施例中，本公开提供一种用于形成半导体器件结构的方法，所述方法包含：在半导体衬底中形成接合焊盘隔离结构，其中所述接合焊盘隔离结构从半导体衬底的前侧表面延伸到背侧表面；在半导体衬底的前侧表面上形成内连线结构，其中所述内连线结构包含导电线层；使半导体衬底的前侧表面图案化以界定接合焊盘开口且暴露出导电线层的上表面，其中所述接合焊盘开口横向设置在接合焊盘隔离结构的内部侧壁之间；以及在接合焊盘开口中形成接合焊盘，其中所述接合焊盘从半导体衬底延伸到导电线层，以及其中接合焊盘隔离结构连续环绕接合焊盘。
[0180]
在一些实施例中，形成所述接合焊盘包括在所述半导体衬底及所述内连线结构上方形成接合焊盘层，使所述接合焊盘层填充所述接合焊盘开口且直接接触所述半导体衬底，使所述接合焊盘层图案化以界定所述接合焊盘，其中所述半导体衬底包括上部侧壁和在所述上部侧壁之下的下部侧壁，所述上部侧壁及所述下部侧壁界定所述接合焊盘开口，所述接合焊盘与所述上部侧壁横向偏移非零距离且直接接触所述下部侧壁。在一些实施例中，用于形成半导体器件结构的方法更包括在所述半导体衬底的所述前侧表面上形成浅沟槽隔离结构，使所述浅沟槽隔离结构的外部侧壁横向地位于所述接合焊盘隔离结构的内部侧壁之间，其中所述浅沟槽隔离结构包括与所述接合焊盘隔离结构相同的材料。
[0181]
前文概述若干实施例的特征以使本领域的技术人员可更好地理解本公开的各个方面。本领域的技术人员应了解，其可以易于使用本公开作为设计或修改用于进行本文中所引入的实施例的相同目的和/或获得相同优势的其它工艺和结构的基础。本领域的技术人员还应认识到，此类等效构造并不脱离本公开的精神和范围，并且本领域的技术人员可在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替代以及更改。