一种半导体元件及其制备方法与流程

本发明属于集成电路器件的技术领域，尤其涉及一种半导体元件及其制备方法。

背景技术：

电阻式存储器(resistiverandom-accessmemory，rram)是一种新型非易失型存储器，利用某些薄膜材料在外加电场的操作下能表现出不同的电阻值(高阻态hrs和低阻态lrs)，从而达到存储数据的目的。rram结构单元通常为三明治结构，即由上下金属电极和中间绝缘介质层构成。rram的优势在于结构简单、集成度高并可以集成在后道工序的金属互联某一金属层之间。

然而，由于在金属互联层中集成了rram结构单元，因此导致上下金属互联层之间的高度多出一个rram结构层的高度，从而使得周围逻辑区域的电路高度变高。由于通孔高度变高，因此蚀刻后填充通孔材料时深宽比变大，从而使得半导体元件内部填充材料内部出现缝隙的风险变大。

技术实现要素：

有鉴于此，本发明提供一种半导体元件，以降低半导体元件内部填充料的缝隙率。

本发明的实施例在第一方面提供一种半导体元件。一种半导体元件包括：下金属互联层，嵌入第一介电层内；rram结构单元，设置在所述下金属互联层上；所述rram结构单元包括由下而上依次设置的底部电极、电介质层和顶部电极；所述底部电极与所述下金属互联层电连接；上金属互联层，设置在所述顶部电极上且与所述顶部电极连接。

在一可实施方式中，所述下金属互联层与所述第一介电层共享第一平坦顶面。

在一可实施方式中，所述的半导体元件还包括第二介电层；所述第二介电层设置在所述第一介电层上且沿所述底部电极的侧壁连续延伸至底部电极的上表面。

在一可实施方式中，所述的半导体元件还包括保护层，所述保护层设置在所述平坦顶面与第二介电层形成的凹槽内且沿所述底部电极的底面连续延伸至所述底部电极的上表面。

在一可实施方式中，所述的半导体元件还包括蚀刻停止层，所述蚀刻停止层设置在所述第一介电层和所述第二介电层之间。

在一可实施的方式中，所述的半导体元件还包括上金属通孔，所述上金属通孔设置所述上金属互联层和与所述顶部电极之间，且与所述顶部电极电连接。

本发明实施例在第二方面还提供一种半导体元件。

一种半导体元件包括：下金属互联层，包括位于存储区域的第一下金属互联层和位于逻辑区域的第二下金属互联层；所述第一下金属互联层和第二下金属互联层均嵌入第一介电层内；rram结构单元，设置在所述第一下金属互联层上；所述rram结构单元包括由下而上依次设置的底部电极、电介质层和顶部电极；所述底部电极与所述第一下金属互联层电连接；下金属通孔，设置在所述第二下金属互联层上，所述下金属通孔与所述顶部电极共享第二平坦顶面；上金属互联层，设置在所述顶部电极和所述下金属通孔上。

在一可实施方式中，所述的半导体元件还包括第二介电层，所述第二介电层设置在所述第一介电层上；在存储区域，所述第二介电层沿所述底部电极的侧壁延伸至所述底部电极的上表面，在逻辑区域，所述第二介电层沿所述下金属通孔的侧壁延伸至所述下金属通孔的上表面。

在本发明实施例的第三方面提供由本发明实施例第一方面所述半导体的制备方法。

一种半导体的制备方法包括如下步骤：形成第一介电层；形成下金属互联层于所述第一介电层内；形成rram结构单元，形成所述rram结构单元包括：形成底部电极于所述下金属互联层上；形成电介质层于所述底部电极上；形成顶部电极于所述电介质层上；形成上金属互联层于所述顶部电极上。

在一可实施方式中，所述形成底部电极于所述下金属互联层之前还包括：形成蚀刻停止层于所述第一介电层上；形成第二介电层于所述蚀刻停止层上；对所述第二介电层和所述蚀刻停止层进行光刻和蚀刻工艺，以便在存储区域的金属层上形成凹槽；形成保护层于所述凹槽的内表面。

在一可实施方式中，所述形成底部电极于所述下金属互联层上，包括：形成底部电极于具有所述保护层的第一凹槽内；采用化学机械抛光的工艺对所述底部电极的上表面进行抛光磨平，以形成底部电极于所述下金属互联层上。

本发明实施例与现有技术相比至少具有如下有益效果：

1、本发明实施例提供的半导体元件，由于将rram结构单元直接连接在上金属互联层和下金属互联层之间，且下金属互联层与底部电极连接，相比较于原有工艺，该方案省去了下通孔和上通孔工艺，即下金属互连层和rram单元直接相连，同时rram单元和上金属互联层直接相连，相当于整体降低了两个通孔的高度，即也减小了逻辑区域通孔的高度，减小深宽比，从而降低了半导体元件内部填充材料因深宽比过高出现缝隙的风险。

2、本发明实施例提供的半导体元件的制备方法，通过光刻和蚀刻的工艺相结合，优化了底部电极的尺寸，在rram器件电性测试过程中，电场更加集中在器件中间部分，有利于导电细丝在器件的中间位置形成和断开，改善了导电细丝形成的随机性分布，因此能够有效提高半导体元件的电学性能。从而不仅优化了制备工艺，而且简化了制备步骤，节约了时间和成本。

附图说明

后文将参照附图以示例性而非限制性的方式详细描述本发明的一些具体实施例。附图中相同的附图标记标示了相同或类似的部件或部分。本领域技术人员应该理解，这些附图未必是按比例绘制的。附图中：

图1是本发明一实施例半导体元件的结构示意图；

图2是本发明另一实施例半导体元件的结构示意图；

图3是本发明实施例半导体元件制备方法的流程图。

附图中使用的附图标记如下：

10、下金属互联层，101、第一下金属互联层，102、第二下金属互联层，20、上金属互联层，30、rram结构单元，301、底部电极，302、顶部电极，303、电介质层，40、上金属通孔，50、下金属通孔，501、第二平坦顶面，60、第一介电层，601、第一平坦顶面，70、第二介电层，80、蚀刻停止层，90、保护层，1011、存储区域，1012、逻辑区域。

具体实施方式

以下结合附图对本发明的示范性实施例做出说明，其中包括本发明实施例的各种细节以助于理解，应当将它们认为仅仅是示范性的。因此，本领域普通技术人员应当认识到，可以对这里描述的实施例做出各种改变和修改，而不会背离本发明的范围和精神。同样，为了清楚和简明，以下的描述中省略了对公知功能和结构的描述。

如图1所示，本发明实施例第一方面提供一种半导体元件，包括：下金属互联层10，嵌入在第一介电层60内；rram结构单元30，连接在下金属互联层10上；rram结构单元30包括由下而上依次沉积的底部电极301、电介质层302和顶部电极302；底部电极301与下金属互联层10电连接；上金属互联层20，连接在顶部电极302上且与顶部电极302连接。

具体地，第一介电层60沉积在基底上且第一介电层60内设有槽沟，下金属互联层10嵌入槽沟内。由于rram结构单元30设置在下金属互联层10上，且底部电极301与下金属互联层10电连接，因此底部电极301位于下金属互联层10上。顶部电极302可与上金属互联层20电连接。由此，通过直接形成rram结构单元30于上金属互联层20和下金属互联层10之间，能够有效降低半导体元件存储区的高度，从而降低半导体元件内部填充材料的缝隙率。

在一可实施方式中，下金属互联层10与第一介电层60共享第一平坦顶面601。由此能够随意改变连接在下金属互联层10上底部电极301的形状，不受下金属互联层10和第一介电层60的影响。

在一可实施方式中，半导体元件还包括第二介电层70；第二介电层70设置在第一介电层60上且沿底部电极301的侧壁连续延伸至底部电极301的上表面。

在这里，第二介电层70沉积在第一介电层60上且沿底部电极301的侧壁连续延伸至底部电极301的上表面，包含两层含义：第二介电层70沿底部电极301的侧壁连续延伸至底部电极301的上表面且不覆盖上表面；第二介电层70的顶面与底部电极301的顶面位于同一平面上；

需要注意的是，第一介电层60和第二介电层70可以是相同材料或不同材料。

在一可实施方式中，半导体元件还包括保护层90，保护层90设置在第一平坦顶面601与第二介电层70形成的凹槽内且沿底部电极301的底面连续延伸至底部电极301的上表面。由此保护层位于底部电极301的底面和侧壁上，能够有效保护底部电极301，阻止下金属互联层10中的金属原子直接或通过第二介电层70扩散至底部电极301。

在这里，保护层90沿底部电极301的底面连续延伸至底部电极301的上表面，包含的含义是：保护层90沿底部电极301的底面连续延伸至底部电极301的上表面且不覆盖上表面。

在一可实施方式中，半导体元件还包括蚀刻停止层80，蚀刻停止层80沉积在第一介电层60和第二介电层70之间。

具体地，蚀刻停止层80可局部包覆底部电极301的侧壁。蚀刻停止层80可包括氮碳化硅(sicn)、氮氧化硅(sion)等。蚀刻停止层80一方面标志着蚀刻工艺的完成，另一方面可阻挡下方的金属材料扩散到上方的第二介电层中。

在一可实施的方式中，半导体元件还包括上金属通孔40，上金属通孔40设置于上金属互联层20和与顶部电极302之间，且与顶部电极302电连接。由此，能够通过上金属通孔40实现上金属互联层20和顶部电极302的连接。

如图2所示，本发明实施例在第二方面还提供一种半导体元件。

一种半导体元件包括：下金属互联层101，包括位于存储区域1011的第一下金属互联层101和位于逻辑区域1012的第二下金属互联层102；第一下金属互联层1011和第二下金属互联层1012均设置在第一介电层60内；rram结构单元30，设置在第一下金属互联层101上；rram结构单元30包括由下而上依次沉积的底部电极301、电介质层303和顶部电极302；底部电极301与第一下金属互联层101电连接；下金属通孔50，连接在第二下金属互联层102上，下金属通孔50与顶部电极302共享第二平坦顶面501；上金属互联层20，连接在顶部电极302和下金属通孔50上。

应理解，顶部电极302的上表面和下金属通孔50的上表面共平面。

在本实施例中，通过将存储区域1011的rram结构单元30直接连接在上金属互联层20和第一下金属互联层10之间，并将上金属互联层20连接在下金属通孔50的上端和顶部电极302的上端，从而不仅降低了储存区域1011处上金属互联层20和第一下金属互联层之间的高度，而且能够有效降低逻辑区域处下金属通孔50的高度，进而降低半导体元件内部填充材料的缝隙率。

在一可实施方式中，半导体元件还包括第二介电层70，第二介电层70设置在第一介电层101上；在存储区域1011，第二介电层70沿底部电极301的侧壁延伸至底部电极301的上表面，在逻辑区域1012，第二介电层70沿下金属通孔50的侧壁延伸至下金属通孔50的上表面。

在这里，第二介电层70沿下金属通孔50的侧壁延伸至下金属通孔50的上表面，是指第二介电层70围绕下金属通孔50侧壁设置，且不覆盖下金属通孔50的上表面。

在本发明实施例的第三方面提供由本发明实施例第一方面所述半导体的制备方法。

如图3所示，一种半导体的制备方法包括如下步骤：

s101，形成第一介电层；

s102，形成下金属互联层于第一介电层内；

s103，形成rram结构单元，形成rram结构单元包括：形成底部电极于下金属互联层上；形成电介质层于所述底部电极上；形成顶部电极于所述电介质层上；

s104，形成上金属互联层于顶部电极上。

具体地，形成蚀刻停止层于第一介电层上；形成第二介电层于蚀刻停止层上；对第二介电层和所述蚀刻停止层进行光刻和蚀刻，以便在存储区域的金属层上形成凹槽；形成保护层于所述凹槽的内表面。形成底部电极于具有保护层的第一凹槽内；采用化学机械抛光的工艺对底部电极的上表面进行抛光磨平，以形成底部电极于所述下金属互联层上。

在这里，对于凹槽的尺寸和形状不做限定，可以通过蚀刻工艺和光刻工艺制作成需要的尺寸和形状。

本发明实施例提供的半导体元件的制备方法，通过光刻和蚀刻的工艺相结合，优化了底部电极的尺寸，因此能够有效提高半导体元件的电性能。从而不仅优化了制备工艺，而且简化了制备步骤，节约了时间和成本。

在本发明实施例的第四方面提供由本发明实施例第二方面所述半导体的制备方法。一种半导体的制备方法，包括如下步骤：形成第一介电层；间隔形成下金属互联层于第一介电层内；下金属互联层包括第一下金属互联层和第二下金属互联层；形成rram结构单元，形成rram结构单元包括：形成底部电极于第一下金属互联层上；形成电介质层于底部电极上；形成顶部电极于电介质层上；形成金属通孔于第二下金属互联层上；形成上金属互联层于顶部电极和金属通孔上。

具体地，形成第二介电层于第一介电层上，在存储区域，第二介电层沿底部电极的侧壁延伸至所述底部电极的上表面，在逻辑区域，第二介电层沿金属通孔的侧壁延伸至金属通孔的上表面。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

以上所述，仅为本发明的具体实施路径，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。