分离栅器件结构的制作方法

1.本发明涉及半导体集成电路制造领域，特别是涉及一种分离栅器件结构。


背景技术：

2.在igbt等功率器件中，在器件栅极至漏极(gate-to-drain)产生的密勒电容(miller capacitance)会严重影响器件开关速度和功耗，导致产品性能下降。
3.目前，一般通过在器件的控制栅下方设置较厚的二氧化硅层或分离栅(split-gate)结构来减少器件栅极至漏极形成的密勒电容。然而，对于采用较厚二氧化硅层的器件，在二氧化硅层下方还要额外通过离子注入形成掺杂区，其工艺流程复杂且效果不佳。而对于具备分离栅结构的mosfet或igbt器件中，为了有效地发挥其作用，还要为分离栅结构设计额外的互连结构，使其连接至器件的源极或发射极，连接结构引入的额外阻值会增加器件开关损耗，且对于分离栅沟槽的形貌要求也较高，工艺上比较困难且复杂。
4.因此，有必要提出一种新的分离栅器件结构，解决上述问题。


技术实现要素：

5.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种分离栅器件结构，用于解决现有技术中无法有效降低器件密勒电容和导通压降的问题。
6.为实现上述目的及其它相关目的，本发明提供了一种分离栅器件结构，其特征在于，包括：
7.衬底；
8.位于所述衬底中的控制栅结构；
9.位于所述控制栅结构下方的分离栅结构；
10.所述分离栅结构包括核心区和包裹所述核心区的隔离结构；所述核心区包括空气间隙层或核心区介质层。
11.作为本发明的一种可选方案，所述隔离结构包括隔离结构介质层。
12.作为本发明的一种可选方案，所述核心区包括空气间隙层。
13.作为本发明的一种可选方案，所述隔离结构还包括位于所述隔离结构介质层内侧侧壁上的侧墙层。
14.作为本发明的一种可选方案，所述核心区包括空气间隙层。
15.作为本发明的一种可选方案，所述核心区包括核心区介质层。
16.作为本发明的一种可选方案，所述核心区包括核心区介质层和包裹于所述核心区介质层中的空气间隙层。
17.作为本发明的一种可选方案，所述侧墙层为浮置结构。
18.作为本发明的一种可选方案，所述侧墙层连接器件源极或发射极。
19.作为本发明的一种可选方案，所述控制栅结构包括栅极材料层和包裹所述栅极材料层的栅极氧化层。
20.如上所述，本发明提供一种分离栅器件结构，具有以下有益效果：
21.本发明通过引入一种新的分离栅器件结构，在功率器件的控制栅结构的下方设置具有核心区和隔离结构的分离栅结构，提供了无需连接至器件源极或发射极的分离栅结构，不但降低了器件中栅极至漏极的密勒电容，也降低了器件的导通电阻，同时简化了工艺流程。此外，还避免了对开关损耗等器件性能的影响，提升了器件击穿电压。
附图说明
22.图1显示为现有技术中具有厚氧层栅沟槽结构的功率器件的截面示意图。
23.图2显示为现有技术中具有分离栅沟槽结构的功率器件的截面示意图。
24.图3显示为本发明实施例一中提供的分离栅器件结构的截面示意图。
25.图4显示为本发明实施例二中提供的分离栅器件结构的截面示意图。
26.图5显示为本发明实施例二中提供的分离栅器件结构的截面示意图。
27.图6显示为本发明实施例三中提供的分离栅器件结构的截面示意图。
28.元件标号说明
29.100
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衬底
30.101
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沟槽结构
31.102
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介质层
32.103
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控制栅
33.104
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p型掺杂区
34.105
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p型阱区
35.106
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n+型源区
36.107
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p+型掺杂区
37.108
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源极
38.109
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n+型掺杂区
39.110
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漏极
40.200
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衬底
41.201
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沟槽结构
42.202
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介质层
43.203
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控制栅
44.204
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分离栅
45.205
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p型阱区
46.206
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n+型源区
47.207
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p+型掺杂区
48.208
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源极
49.209
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n+型掺杂区
50.210
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漏极
51.300
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衬底
52.301
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栅极材料层
53.301a
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栅极氧化层
54.302
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隔离结构介质层
55.303
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空气间隙层
56.304
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p型阱区
57.305
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n+型发射区
58.306
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p+型掺杂区
59.307
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发射极
60.308
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n+型掺杂区
61.309
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p+型掺杂区
62.400
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衬底
63.401
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栅极材料层
64.401a
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栅极氧化层
65.402
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隔离结构介质层
66.403
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空气间隙层
67.404
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p型阱区
68.405
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n+型发射区
69.406
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p+型掺杂区
70.407
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发射极
71.408
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n+型掺杂区
72.409
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p+型掺杂区
73.410
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侧墙层
74.500
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衬底
75.501
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栅极材料层
76.501a
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栅极氧化层
77.502
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隔离结构介质层
78.503
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空气间隙层
79.504
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p型阱区
80.505
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n+型发射区
81.506
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p+型掺杂区
82.507
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发射极
83.508
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n+型掺杂区
84.509
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p+型掺杂区
85.510
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侧墙层
86.511
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核心区介质层
87.600
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衬底
88.601
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栅极材料层
89.601a
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栅极氧化层
90.602
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隔离结构介质层
91.604
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p型阱区
92.605
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n+型发射区
93.606
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p+型掺杂区
94.607
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发射极
95.608
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n+型掺杂区
96.609
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p+型掺杂区
97.610
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侧墙层
98.611
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核心区介质层
具体实施方式
99.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
100.请参阅图1至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
101.实施例一
102.如图1所示，是现有技术中采用厚氧层沟槽结构的功率器件的截面示意图。
103.在图1中，在n型外延的衬底100中形成有填满介质层102的沟槽结构101，在所述介质层102中还形成有控制栅103。其中，介质层102为二氧化硅层，且其位于控制栅103下方的底部部分较厚，构成了厚氧层，在厚氧层下方通过注入形成了p型掺杂区104。在所述衬底100的正面还形成有p型阱区105、n+型源区106、p+型掺杂区107和源极108；在所述衬底101的背面还形成有n+型掺杂区109和漏极110。对于图1中所示的器件，由于其需要形成厚氧层以及p型掺杂区104，工艺流程较为复杂，且对于降低密勒电容的效果并不理想。
104.如图2所示，是现有技术中具有分离栅沟槽结构的功率器件的截面示意图。
105.在图2中，在n型外延的衬底200中形成有填满介质层202的沟槽结构201，在所述介质层202中还形成有位于上部的控制栅203和位于下部的分离栅204。在所述衬底200的正面还形成有p型阱区205、n+型源区206、p+型掺杂区207和源极208；在所述衬底200的背面还形成有n+型掺杂区209和漏极210。从图2中可以看出，为了有效发挥该器件结构中所述分离栅204降低所述控制栅203至所述漏极210的密勒电容的功效，所述分离栅204需要电性连接至所述源极208。上述连接结构所引入的额外阻值会增加器件损耗，且对于分离栅沟槽的形貌要求也较高，工艺上比较困难且复杂。
106.此外，针对功率器件密勒电容的改善，还存在其他改进结构，例如改进控制栅底部形貌并辅以加厚底部栅氧层的方案。然而，这些已有的改进结构不但工艺流程复杂，也或多或少具有图1或图2中提供的结构所存在的缺陷，并无法在不影响器件其他性能的前提上有效降低密勒电容。
107.请参阅图3，本发明提供了一种分离栅器件结构，其特征在于，包括：
108.衬底300；
109.位于所述衬底300中的控制栅结构；
110.位于所述控制栅结构下方的分离栅结构；
111.所述分离栅结构包括核心区和包裹所述核心区的隔离结构；所述核心区包括空气间隙层303。
112.作为示例，所述衬底300可以是表面生长有n-型掺杂外延层的晶圆，所述外延层可以由硅(si)、锗硅(sige)、氮化镓(gan)或碳化硅(sic)等半导体材料通过外延(epi)生长形成。
113.作为示例，本实施例中制备所述分离栅器件结构时，所述控制栅结构和所述分离栅结构形成于同一沟槽中，该沟槽通过对所述衬底300进行各向异性的干法刻蚀工艺形成。在沟槽刻蚀完成后，先形成底部的所述分离栅结构，然后在其上方形成所述控制栅结构。所述控制栅结构和所述分离栅结构之间通过介质层进行隔离。
114.作为示例，如图3所示，所述隔离结构包括隔离结构介质层302；所述隔离结构介质层302包括二氧化硅层。可选地，所述二氧化硅层通过非共形等离子化学气相沉积(non-conformal plasma cvd)工艺进行沉积，由于非共形等离子化学气相沉积工艺的填孔能力较弱，对于沟槽或孔洞等结构未填满时顶部已经封口，容易形成空隙结构。在所述隔离结构介质层302形成后，其内部也同时形成了空气间隙层303。
115.作为示例，如图3所示，所述控制栅结构包括栅极材料层301和栅极氧化层301a。其中，所述栅极氧化层301a包裹所述栅极材料层301，所述栅极材料层301通过接触结构等连接结构引出。可选地，所述栅极材料层301由多晶硅材料构成，所述栅极氧化层301a由二氧化硅材料构成。
116.需要指出的是，本发明所提供的分离栅结构并不限于仅通过本发明实施例所提供的形成方法得到，在本发明的其他实施案例中，还可以通过其他任意可行的制备方法得到。
117.作为示例，如图3所示，作为igbt器件，通过常规技术手段，在所述衬底300的正面还形成有p型阱区304、n+型发射区305、p+型掺杂区306和发射极307；在所述衬底300的背面还形成有n+型掺杂区308和p+型掺杂区309。所述p+型掺杂区309进一步连接器件的集电极，以形成igbt器件结构。此外，当本发明用于power mosfet等其他功率器件时，上述各部分还可以根据器件结构进行相应调整。具体地，在上述器件结构中，如果没有所述p+型掺杂区309时，即对应于mosfet结构，结构中的对应名称可以进行相应更改。例如，发射极也可称为源极，n+型发射区也可称为n+型源区。
118.本实施例提供了一种分离栅器件结构，在控制栅结构的下方形成了具备由二氧化硅介质层所包裹的空气间隙的分离栅结构，该结构为浮置结构(floating)，无需连接器件源极或发射极即可发挥其降低栅极至漏极密勒电容的功效，且有效降低器件导通电阻。这将大幅减少分离栅沟槽结构功率器件所占芯片面积，提高产品性能，进而增强市场竞争力。
119.实施例二
120.请参阅图4，本实施例提供了一种分离栅器件结构，与实施例一相比，本实施例的主要区别至少在于：所述隔离结构还包括形成于所述隔离结构介质层402内侧侧壁上的侧墙层410。
121.与实施例一相同，在本实施例中制备所述分离栅器件结构时，所述控制栅结构和所述分离栅结构形成于同一沟槽中，该沟槽通过对所述衬底400进行各向异性的干法刻蚀工艺形成。在所述沟槽的侧壁形成所述隔离结构介质层402后，还包括在所述隔离结构介质
层402内侧侧壁上形成侧墙层410的步骤。可选地，所述侧墙层410包括多晶硅层，所述核心区包括空气间隙层403；所述侧墙层410的形成过程包括共形沉积多晶硅材料层，并通过各向异性的干法刻蚀回刻形成所述侧墙层410。在形成所述侧墙层410之后，所述空气间隙层403通过非共形等离子化学气相沉积二氧化硅层形成。
122.作为示例，所述侧墙层为浮置结构，或者也可以连接器件的源极或发射极。
123.作为示例，如图4所示，所述控制栅结构包括栅极材料层401和栅极氧化层401a。其中，所述栅极氧化层401a包裹所述栅极材料层401，所述栅极材料层401通过接触结构等连接结构引出。可选地，所述栅极材料层401由多晶硅材料构成，所述栅极氧化层401a由二氧化硅材料构成。
124.作为示例，如图4所示，与实施例一相同，在所述衬底400的正面还可形成有p型阱区404、n+型发射区405、p+型掺杂区406和发射极407；在所述衬底400的背面还形成有n+型掺杂区408和p+型掺杂区409。所述p+型掺杂区409进一步连接器件的集电极，以形成igbt器件结构。需要特别指出的是，在上述器件结构中，如果没有所述p+型掺杂区409时，即对应于mosfet结构，结构中的对应名称可以进行相应更改。例如，发射极也可称为源极，n+型发射区也可称为n+型源区。
125.需要指出的是，图4中所示，是当工艺过程中所形成的沟槽的宽度较小时得到的器件结构，而当沟槽宽度较大时，也可以形成如图5中所示的器件结构。
126.如图5所示，核心区中除了空气间隙层503外，还可能形成二氧化硅构成的核心区介质层511。即所述空气间隙层503和所述侧墙层510之间由所述核心区介质层511进行分隔。
127.与图4中的其他结构相似，在图5中，所述衬底500中形成有栅极材料层501、栅极氧化层501a和所述隔离结构介质层502；在所述衬底500的正面还形成有p型阱区504、n+型发射区505、p+型掺杂区506和发射极507；在所述衬底500的背面还形成有n+型掺杂区508和p+型掺杂区509。所述p+型掺杂区509进一步连接器件的集电极，已形成igbt器件结构。需要特别指出的是，在上述器件结构中，如果没有所述p+型掺杂区509时，即对应于mosfet结构，结构中的对应名称可以进行相应更改。
128.本实施例的其他实施方案与实施例一相同，此处不再赘述。
129.相比实施例一，本实施例通过引入多晶硅沉积和各向异性刻蚀，在隔离结构介质层内侧侧壁上形成了多晶硅侧墙层。分离栅中的多晶硅侧墙层等浮置结构构成了电容，使得带有分离栅结构的功率器件能够降低其栅极至漏极的密勒电容，且多晶硅侧墙层还能够维持一定的电荷平衡，降低外延层的电荷聚集，增加器件击穿电压，提升器件稳定性。本实施例中的分离栅结构也不会在栅极至源极或者漏极至源极之间引入额外的电容。此外，当所述多晶硅侧墙层为浮置结构时，其无需连接源极或接地，有效降低器件导通电阻，这将大幅减少器件所占芯片面积，提高产品性能和市场竞争力。
130.实施例三
131.请参阅图6，本实施例提供了一种分离栅器件结构，与实施例二相比，本实施例的主要区别至少在于：所形成分离栅结构的核心区中不具备空气间隙层，仅包括核心区介质层611。
132.与实施例二相同，在本实施例中制备所述分离栅器件结构时，所述控制栅结构和
所述分离栅结构形成于同一沟槽中，该沟槽通过对所述衬底600进行各向异性的干法刻蚀工艺形成。在所述沟槽的侧壁形成所述隔离结构介质层602后，还包括在所述隔离结构介质层602内侧侧壁上形成侧墙层610的步骤。可选地，所述侧墙层610包括多晶硅层，所述核心区包括空气间隙层603；所述侧墙层610的形成过程包括共形沉积多晶硅材料层，并通过各向异性的干法刻蚀回刻形成所述侧墙层610。
133.与实施例二的不同之处在于，在形成所述侧墙层610之后，通过高密度等离子体化学气相沉积(hdp-cvd)等共形成膜工艺形成位于两侧所述侧墙层610之间的核心区介质层611。hdp-cvd具有良好的填孔能力，能够确保沉积的介质层填满所述侧墙层610之间的区域而不形成空隙。可选地，所述核心区介质层611包括二氧化硅层，或者与所述侧墙层610为同一材质。
134.作为示例，如图6所示，与实施例二相同，在所述衬底600的正面还形成有p型阱区604、n+型发射区605、p+型掺杂区606和发射极607；在所述衬底600的背面还形成有n+型掺杂区608和p+型掺杂区609。所述p+型掺杂区609进一步连接器件的集电极，以形成igbt器件结构。需要特别指出的是，在上述器件结构中，如果没有所述p+型掺杂区609时，即对应于mosfet结构，结构中的对应名称可以进行相应更改。
135.本实施例相比实施例二，通过采用介质材料层替代了空气间隙层，为本发明的实施提供了多种方案，其不但兼具实施例二的技术效果，同时还简化了工艺流程。
136.综上所述，本发明提供了一种分离栅器件结构，包括：衬底；位于所述衬底中的控制栅结构；位于所述控制栅结构下方的分离栅结构；所述分离栅结构包括核心区和包裹所述核心区的隔离结构；所述核心区包括空气间隙层或介质层。本发明通过在功率器件的控制栅结构的下方设置具有核心区和隔离结构的分离栅结构，提供了无需连接至器件源或发射极的分离栅结构，不但降低了器件中栅极至漏极的密勒电容，也降低了器件导通电阻，同时也简化了工艺流程。此外，还避免了对开关损耗等器件性能的影响，提升了器件击穿电压，增强产品市场竞争力。
137.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。