封装结构及其形成方法与流程

1.本揭露涉及一种封装中的混合介电方案。


背景技术：

2.随着半导体技术的发展，逐渐缩小一些半导体芯片/管芯的大小。同时，更多功能需要整合到半导体管芯中，这也导致其它半导体管芯和所得封装变得越来越大。
3.重布线形成于封装衬底中，以用于在封装中对于电源和信号进行布线。传输线为重布线的一些部分，且在封装变得更大时随之变得较长，有时长达数十毫米。较长传输线具有较高电阻值，且尤其对于高速信号来说造成较大插入损耗(insertionloss)。


技术实现要素：

4.根据本揭露的一些实施例，一种封装结构的形成方法包括：形成第一重布线；形成第一聚合物层，所述第一聚合物层包括环绕第一重布线的第一部分以及交叠第一重布线的第二部分；形成在第一聚合物层上方且接触第一聚合物层的一对差分传输线；将所述一对差分传输线模制于第一模制化合物中，其中第一模制化合物包括环绕所述一对差分传输线的第一部分以及交叠所述一对差分传输线的第二部分；以及形在所述一对差分传输线上方且电耦合到所述一对差分传输线的电连接件。
5.根据本揭露的一些实施例，一种封装结构的形成方法包括：形成多个聚合物层；形成多个模制化合物层，其中多个聚合物层和多个模制化合物层交替地形成，且其中多个模制化合物层中的每一个由包括分配模制化合物材料以及执行平坦化工艺以使模制化合物材料的顶表面齐平的工艺形成；在多个聚合物层中的每一个中形成第一重布线；以及在多个模制化合物层中的每一个中形成第二重布线。
6.根据本揭露的一些实施例，一种封装结构包括：多个聚合物层，其中多个聚合物层分别具有第一厚度；多个模制化合物层，其中多个聚合物层和多个模制化合物层交替地定位，且其中多个模制化合物层分别具有大于第一厚度的第二厚度；第一重布线，处于多个聚合物层中的每一个中；以及第二重布线，处于多个模制化合物层中的每一个中。
附图说明
7.当结合附图阅读时，从以下详细描述最好地理解本揭露的各方面。应注意，根据业界中的标准惯例，各种特征未按比例绘制。实际上，为了论述清楚起见，可以任意增大或减小各种特征的尺寸。
8.图1到图15根据一些实施例示出管芯堆叠的形成方法的中间阶段的横截面图。
9.图16到图18根据一些实施例示出封装的横截面图。
10.图19a、图19b以及图20根据一些实施例分别示出传输线的两个横截面图及俯视图。
11.图21根据一些实施例示出封装中的区域的放大图。
12.图22根据一些实施例示出用于形成封装的工艺流程。
具体实施方式
13.以下公开内容提供用于实施本揭露的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本揭露。当然，这些组件和布置只是实例且并不意欲为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征与第二特征直接接触地形成的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成使得第一特征与第二特征可不直接接触的实施例。另外，本揭露可在各种实例中重复附图标号和/或字母。这种重复是出于简单和清晰的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。
14.此外，为易于描述，本文中可使用例如“在
…
之下”、“在
…
下方”、“下部”、“上覆”、“上部”以及类似术语的空间相对术语来描述如图式中所示出的一个元件或特征与另一元件或特征的关系。除了图中所描绘的定向之外，空间相对术语意图涵盖在器件在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词可同样相应地进行解释。
15.根据一些实施例提供一种封装和其形成方法。此外，根据一些实施例示出封装的形成中的中间流程，且论述一些实施例的一些变化。本文中所论述的实施例将提供实例以使得能够产生或使用本揭露的标的，且本领域的普通技术人员将易于理解在保持于不同实施例的预期范围内的同时可以进行的修改。综观各个视图及说明性实施例，相似附图标号用于表示相似元件。虽然方法实施例可经讨论为以特定顺序执行，但其它方法实施例可以任何逻辑顺序执行。
16.根据本揭露的一些实施例，封装包含高速传输线，所述传输线可以是差分传输线(differential transmission line)。根据一些实施例，传输线具有上覆介电层和下伏介电层。上覆介电层和下伏介电层可由不同材料形成且可使用不同方法来形成，因此上覆介电层和下伏介电层中的一个可具有明显大于另一个的厚度。这一结构中的传输线可具有较大线宽以降低插入损耗，同时可维持预期的阻抗(impedance)。
17.图1到图15根据本揭露的一些实施例示出封装的形成方法的中间流程的横截面图。对应工艺也示意性地反映在如图22中绘示的工艺流程200中。参考图1，提供载体20，且在载体20上涂布离形膜22。载体20由透明材料形成，且可以是玻璃载体、陶瓷载体、有机载体或类似者。离形膜22与载体20的顶表面实体接触。离形膜22可由光-热转换(light-to-heat-conversion；lthc)涂布材料形成，所述涂布材料通过涂布而施加于载体20上。根据本揭露的一些实施例，lthc涂布材料能够在暴露于光/辐射(例如激光)的热量时分解，且因此可以从形成于其上的结构释放载体20。根据一些实施例，也如图1中所示，介电缓冲层24形成于lthc涂布材料22上。根据一些实施例，介电缓冲层24由聚合物系材料形成。举例来说，介电缓冲层24可由聚苯并恶唑(polybenzoxazole；pbo)、聚酰亚胺(polyimide)、苯环丁烷(benzocyclobutene；bcb)或其它适用的聚合物形成。
18.图2和图3示出在介电缓冲层24上形成重布线(redistribution lines；rdl)26。相应工艺经示出为图22中所绘示的工艺流程200中的工艺202。参考图2，形成金属晶种层26a。金属晶种层26a形成为毯覆层，根据一些实施例，所述毯覆层可包含粘合层和含铜层。粘合
层可由钛、氮化钛、钽、氮化钽或类似者形成。含铜层可由大体上纯的铜金属或铜合金形成。金属晶种层26a的形成方法及材料可包含物理气相沉积(physical vapor deposition；pvd)、等离子增强化学气相沉积(plasma enhance chemical vapor deposition；pecvd)、原子层沉积(atomic layer deposition；ald)或类似者。随后，在金属晶种层26a上方形成图案化镀覆掩模28。图案化镀覆掩模28可为光刻胶。图案化镀覆掩模28形成有开口30，以暴露金属晶种层26a的一些部分。随后，例如通过电化学镀覆而在开口30中形成金属区域(rdl)26b。rdl 26b可由铜或铜合金、铝、镍、钯、其合金或其多层结构形成。
19.在形成rdl 26b之后，移除镀覆掩模28，从而暴露金属晶种层26a的下伏部分。随后，刻蚀金属晶种层26a的暴露部分，且剩余部分也表示为金属晶种层26a。图3绘示所得结构。在本文中，金属晶种层26a的剩余部分也视为rdl的部分，且因此金属晶种层26a和rdl 26b统称为rdl 26。
20.图4到图6根据本揭露的一些实施例示出通孔32的形成方法的中间流程的横截面图。相应工艺经示出为图22中所绘示的工艺流程200中的工艺204。参考图4，形成金属晶种层32a。金属晶种层32a的形成方法及材料可与图2中所绘示的金属晶种层26a类似，故此处不再赘述。金属晶种层32a覆盖rdl 26的顶表面和侧壁，且延伸于介电缓冲层24的顶表面上。随后，形成图案化镀覆掩模34。图案化镀覆掩模34可为光刻胶，且其中形成有交叠于rdl 26的一些部分的开口36。
21.随后，如图5中所绘示，例如通过镀覆而在开口36中形成通孔32b。在通孔32b的形成之后，移除镀覆掩模34，从而暴露金属晶种层32a的下伏部分。随后，刻蚀金属晶种层32a的暴露部分，且剩余部分也表示为金属晶种层32a。图6中绘示所得结构。金属晶种层32a的剩余部分视为rdl的部分，且通孔32b和金属晶种层32a的剩余部分在下文中统称为通孔32。基于上述形成工艺，通孔32的边缘例如以处于约85度与90度之间的范围内的倾角α大体上竖直且笔直。在一些实施例中，且倾角α可处于约88度与90度之间的范围内。
22.参考图7，形成介电层38以将rdl 26和通孔32两个包封在其中。相应工艺经示出为图22中所绘示的工艺流程200中的工艺206。将介电层38填充到比通孔32的顶表面高的水平。根据一些实施例，介电层38包括(或为)模制化合物、模制底填充物(molding underfill)、环氧树脂和/或树脂。所分配的介电层38的顶表面高于通孔的顶端。当介电层38由模制化合物或模制底填充物形成时，所述介电层38可包含基底材料和位于所述基底材料中的填充剂粒子(未绘示，参考图21)，所述基底材料可以是聚合物、树脂、环氧树脂或类似者。填充剂粒子可以是sio2、al2o3、硅石(silica)或类似者的介电粒子，且可具有球形形状。此外，球形填充剂粒子可具有多个不同直径。由于介电层38可包含例如基底材料和填充剂粒子的不同材料，因此介电层38可视为由异质材料形成。
23.根据替代实施例，介电层38由均质材料形成。均质材料可以是光敏材料或非光敏材料。举例来说，均质材料可以是(或包括)pbo、聚酰亚胺、树脂、环氧树脂或类似者。形成工艺可包含：分配可流动形式的均质介电层38；固化介电层；以及随后执行平坦化工艺以显露通孔32。介电层38也可由无机材料形成，所述无机材料例如氧化硅、氮化硅或类似者。
24.在后续步骤中，如图7中所绘示，执行例如化学机械抛光(chemical mechanical polish；cmp)工艺或机械研磨工艺的平坦化工艺以平坦化介电层38，直到暴露通孔32为止。基于此平坦化工艺，通孔32的顶端大体上与介电层38的顶表面齐平(共面)。
25.图8示出rdl 40的形成，所述rdl 40可包含金属晶种层40a和镀覆金属区域(rdl)40b。相应工艺经示出为图22中所绘示的工艺流程200中的工艺208。根据本揭露的一些实施例，rdl 40的形成可包含：沉积毯覆式金属晶种层；在毯覆式金属晶种层上方形成图案化镀覆掩模；镀覆金属区域40b；移除镀覆掩模；以及刻蚀金属晶种层的暴露部分。rdl 40的材料可选自用于形成rdl 26的候选材料的相同群组，且在此处不再赘述。
26.图9示出介电层42的涂布和图案化。相应工艺经示出为图22中所绘示的工艺流程200中的工艺210。根据一些实施例，介电层42由光敏材料形成，所述光敏材料可以是由聚酰亚胺、pbo或类似者形成，或包括聚酰亚胺、pbo或类似者的聚合物。介电层42可以可流动形态分配，且随后经固化。基于涂布工艺，可能并不存在用以平坦化介电层42的顶表面的平坦化工艺。形成工艺包含：涂布介电层42；(例如使用图案化光刻掩膜)对介电层42执行光曝光工艺；以及显影介电层42。在显影工艺中移除介电层42的一些部分以形成开口44。基于此形成工艺，开口44的边缘倾斜且笔直。
27.参考图10，形成rdl 46，所述rdl 46可包含金属晶种层46a和镀覆金属区域46b。相应工艺经示出为图22中所绘示的工艺流程200中的工艺212。根据本揭露的一些实施例，rdl 46的形成包含：沉积毯覆式金属晶种层，所述毯覆式金属晶种层延伸到开口44(图9)中；以及在毯覆式金属晶种层上方形成图案化镀覆掩模(未绘示)。随后例如通过镀覆来形成金属区域46b。随后例如通过灰化工艺来移除镀覆掩模。先前由镀覆掩模覆盖的金属晶种层的部分随后经刻蚀，从而产生图10中所绘示的rdl 46。rdl 46的材料可选自用于形成rdl 26的候选材料的相同群组，且在此处不再赘述。
28.rdl 46包含线部分46l和通孔部分46v，所述线部分46l位于介电层42上方，所述通孔部分46v延伸到介电层42中。根据本揭露的一些实施例，位于通孔部分46v正上方的rdl 46的顶表面的一些部分可由于由开口44导致的拓扑结构(topology)而凹陷。根据一些实例实施例，rdl 46的凹陷顶表面由虚线47示出。根据其它实施例，镀覆工艺经调整为使得位于通孔部分46v正上方的线部分46l的顶表面与线部分46l的交叠介电层42的部分的顶表面共面或甚至高于所述线部分46l的交叠介电层42的部分的顶表面。由于此形成工艺，通孔部分46v的边缘例如以小于约85度或小于约80度或约75度的倾角β倾斜。
29.如图9和图10中所绘示，由于介电层42由均质材料形成，因此可能图案化介电层42(如图9中所绘示)以形成开口44。如此一来，线部分46l和通孔部分46v可在同一工艺中形成。作为比较，由于介电层38可为异质的且基底材料和其中的填充剂粒子具有不同刻蚀率，因此难以刻蚀介电层38。因此，通孔32和rdl 40分别在单独的工艺中形成，这导致制造成本增加。然而，增加的成本导致调整介电层38的厚度以具有所需值的益处，所述所需值可大于15微米，且可处于约20微米与约40微米之间的范围内。作为比较，当介电层42由光敏材料形成时，由于曝光的限制，介电层42的厚度受限于例如小于约15微米。
30.图11示出通孔50的形成，所述通孔包含金属晶种层50a和金属区域(rdl)50b。相应工艺经示出为图22中所绘示的工艺流程200中的工艺214。根据本揭露的一些实施例，用于形成通孔50的形成工艺可包含：沉积毯覆式金属晶种层；在毯覆式金属晶种层上方形成图案化镀覆掩模(未绘示)；镀覆金属区域50b；移除镀覆掩模；以及刻蚀金属晶种层的暴露部分。通孔50的材料可以选自用于形成通孔32的候选材料的相同群组，且在此处不再赘述。
31.随后，形成介电层52以将rdl线部分46l和通孔50包封在其中。相应工艺经示出为
图22中所绘示的工艺流程200中的工艺216。介电层52可由选自用于形成介电层38的相同候选材料的材料形成，且可由模制化合物、模制底填充物、环氧树脂、树脂、无机介电材料或类似者形成，或包括模制化合物、模制底填充物、环氧树脂、树脂、无机介电材料或类似者。随后执行例如cmp工艺或机械研磨工艺的平坦化工艺来平坦化介电层52直到通孔50暴露为止。相应工艺还经示出为图22中所绘示的工艺流程200中的工艺216。基于此平坦化工艺，通孔50的顶端与介电层52的顶表面大体上齐平(共面)。
32.图12示出包含rdl 56和介电层58的更多上覆构件的形成。相应工艺经示出为图22中所绘示的工艺流程200中的工艺218。举例来说，由斑点表示的一些上覆层可表示与包含介电层42、介电层52、导电构件(rdl)40、导电构件(rdl)46以及导电构件(通孔)50的结构类似的类似层状结构。根据一些实施例，随后形成的介电层和先前形成的介电层38、介电层42以及介电层52共同采用交替布局，其中所述介电层中的一些由均质材料形成，而其它介电层由异质材料形成。由均质材料形成的每一介电层可插入由异质材料形成的两个介电层之间且接触所述两个介电层，且由异质材料形成的每一介电层可插入由均质材料形成的两个介电层之间且接触所述两个介电层。举例来说，介电缓冲层24、介电层42以及介电层58可由均质材料形成，而介电层38和介电层52可以由异质材料形成。取决于相应介电层的材料，上覆结构中的导电构件也可采用rdl 46和rdl(通孔)50的结构。
33.还形成凸块下金属(under-bump metallurgies；ubm)60和电连接件62。相应工艺经示出为图22中所绘示的工艺流程200中的工艺220和工艺222。可以类似于rdl 46的形成方法的方法形成ubm 60，且ubm 60可包含粘合层(例如钛层)和上覆铜层。举例来说，电连接件62可以是焊料区域，或可包含焊料区域。在本文中，上覆于离形膜22的特征统称为复合封装衬底64。复合封装衬底64中不含器件管芯(device die)和有源器件(active device)。
34.根据本揭露的一些实施例，rdl线部分46l和rdl 26、rdl 40以及rdl56的厚度t1处于约1微米与约20微米之间的范围内。均质介电层42(和上覆的其他均质介电层)的厚度t2可处于约3微米与约30微米之间的范围内。异质介电层层38和异质介电层层52(和上覆的其他异质介电层)的厚度t3可处于约5微米与约50微米之间的范围内。厚度t3大于厚度t2，且厚度t3对于厚度t2的比值(t3/t2)可处于约1.5与约3.0之间的范围内。线部分46l与下伏rdl 40之间的间距s1可处于约2微米与约30微米之间的范围内。线部分46l与上覆rdl(未绘示)之间的间距s2可处于约5微米与约40微米之间的范围内。根据一些实施例，间距s2对于间距s1的比值(s2/s1)大于1.0，且可处于约1.5与约3.0之间的范围内。
35.图13示出封装衬底66与复合封装衬底64的接合。相应工艺经示出为图22中所绘示的工艺流程200中的工艺224。虽然示出一个封装衬底66，但可以存在接合到复合封装衬底64的多个相同封装衬底66。根据一些实施例，封装衬底66包含芯68，所述芯包含芯介电质72、穿透芯介电质72的导电管70以及在导电管70内部的介电填充材料74。根据一些实施例，芯介电质72由光纤玻璃、环氧树脂、树脂、预浸体或类似者形成。rdl 76和介电层78形成于芯68的相对侧上，且可通过导电管70互连。接合垫80可以连接到rdl 76。介电层82可覆盖接合垫80的边缘部分，且暴露出接合垫80的中心部分。举例来说，介电层82可由焊料掩模(solder mask)形成。
36.根据一些实施例，分配包封体84以将封装衬底66包封在其中，所述包封体可由模制底填充物、模制化合物或类似者形成。相应工艺还经示出为图22中所绘示的工艺流程200
中的工艺224。包封体84与封装衬底66的侧壁接触。位于离形膜22上方的结构在下文中称为复合封装组件86。
37.随后，例如通过将光投影到离形膜22上来从载体20移除(去接合)复合封装组件86，其中光(例如激光光束)穿透透明载体20。相应工艺经示出为图22中所绘示的工艺流程200中的工艺226。基于暴露于光线，离形膜22分解，且复合封装组件86自载体20而被释放。图14中绘示所得结构。在随后的工艺中，例如通过激光钻孔工艺来图案化介电缓冲层24。形成可以是焊料区域的电连接件87以接触rdl 26中的金属垫。相应工艺经示出为图22中所绘示的工艺流程200中的工艺228。
38.随后可通过锯割包封体84和下伏介电层来单体化复合封装组件86，以形成多个相同封装衬底。相应工艺经示出为图22中所绘示的工艺流程200中的工艺230。图15中示出经单体化的封装衬底86'中的一个。封装衬底86'包含封装衬底64'，所述封装衬底64'从复合封装衬底64中单体化出来。根据一些实施例，封装衬底86'接合到封装组件88和封装组件90以形成封装92。相应工艺经示出为图22中所绘示的工艺流程200中的工艺232。根据本揭露的一些实施例，封装组件88是器件管芯。根据本揭露的一些实施例，封装组件88包含中介体(未绘示)和接合到中介体的器件管芯(或多个器件管芯，未绘示)，其中中介体直接接合到封装衬底64'。根据本揭露的一些实施例，封装组件88包含集成扇出型(integrated fan-out；info)封装，所述集成扇出型封装包含包封于包封体中的器件管芯(未绘示)，和形成于包封体与器件管芯上的rdl。根据本揭露的其它实施例，封装组件88包含衬底上晶片上芯片(chip-on-wafer-on-substrate；cowos)结构，其包含接合到晶片的芯片，随后锯开晶片以形成封装，其中封装进一步接合到封装衬底。举例来说，封装组件90可以是印刷电路板或可包括印刷电路板。
39.图19a示出封装衬底64'的一部分。根据一些实施例，示出的结构包含介电层dl1到介电层dl9以及更多介电层，所述介电层表示图12中的介电缓冲层24、介电层38、介电层42、介电层52、介电层58以及类似者。信号传输线sl1到信号传输线sl6以及接地面gpl1到接地面gpl4与如图12中所绘示的rdl 26、rdl 40、rdl 46、rdl 56以及类似者相对应。接地面gpl1到接地面gpl4电接地。信号传输线sl1到信号传输线sl6在对应接地面gpl1、接地面gpl2、接地面gpl3以及接地面gpl4之间，且可形成单线传输线或差分传输线。根据本揭露的一些实施例，传输线sl1和传输线sl2可形成一对差分传输线，且传输线sl3和传输线sl4可形成一对差分传输线。图19a还示出rdl rdl1到rdl rdl10和通孔v1、通孔v2、通孔v3、通孔v4、通孔v5、通孔v6、通孔v7以及类似者。这些通孔的形状与对应介电层的材料和形成方法相对应，如参考图2到图6以及图9到图10所论述。
40.图19a中所绘示的结构可与如图12中所绘示的封装衬底64中的一些部分相对应。举例来说，介电层dl2、介电层dl4以及介电层dl6可对应于介电层38和介电层52(图12)且使用类似材料、类似形成方法形成，并具有与介电层38和介电层52(图12)类似的厚度。换言之，所述介电层dl2、介电层dl4、介电层dl6如同介电层38和介电层52可具有较大的厚度，且可由模制化合物形成。介电层dl1、介电层dl3、介电层dl5和介电层dl7到介电层dl9可对应于介电层42和介电层58(图15)，且使用类似材料、类似形成方法形成，并具有与介电层42和介电层58(图15)类似的厚度。换言之，介电层dl1、介电层dl3、介电层dl5和介电层dl7到介电层dl9如同所述介电层42和介电层58可具有较小的厚度，且介电层dl1、介电层dl3、介电
层dl5和介电层dl7到介电层dl9可由例如聚酰亚胺或pbo的光敏材料形成。图19a还示出包含用于竖直电连接的接垫和通孔的rdl，其与图12中所绘示的rdl和通孔相对应。
41.图19a和图15中所绘示的结构可用于形成高速传输线(例如差分传输线)，且可用于传输线较长且因此插入损耗较高的大尺寸封装。为了减小插入损耗，较佳地增大传输线的线宽w1(如图19a所示，且例如增大至大于约15微米或约20微米)，因此可减小传输线的电阻(resistance)。然而，增加传输线的宽度导致传输线的阻抗(impedance)不利地降低，从而导致封装的不同部分之间的阻抗值不匹配。在本揭露的实施例中，增大传输线(例如传输线sl1/传输线sl2/传输线sl3/传输线sl4)与相邻接地面中的一个(例如接地面gpl2)之间的间距s2(图12和图19a)，使得在线宽w1增大时，阻抗并不降低，且阻抗可以保持在所需值(例如100欧姆)。根据一些实施例，并不增大间距s1。这是因为以两个镀覆工艺(如图2到图6所示)而在较厚介电层(例如图12中的介电层38)中形成rdl的制造成本较高。由于间距s1(图19a)较小，因此介电层(例如介电层dl1、介电层dl3、介电层dl5等)可使用光敏材料来形成，这意味着对应通孔(例如图12中的通孔部分46v)和rdl线(例如图12中的线部分46l)可在相同工艺中形成，且并不增加用于形成rdl的这些部分的制造成本。因此，在不降低传输线的阻抗的情况下，交替的较厚介电层和较薄介电层可以均衡降低插入损耗和保持低制造成本的要求。
42.由于例如介电层dl1、介电层dl3、介电层dl5以及介电层dl7的一些介电层由光敏材料形成，因此图19a中所绘示的实施例具有相对低成本，且对应rdl rdl2、rdl rdl4、rdl rdl6等使用单镀覆工艺(如图9和图10中所绘示)来形成。根据本揭露的其它实施例，如图19b中所绘示，形成高性能结构，其中采用更多模制化合物层。对应地，使用双镀覆形成方法(如图2到图6中所绘示)来形成模制化合物层中的rdl。举例来说，在图19b中，除介电层dl2、介电层dl4以及介电层dl6之外的介电层(例如是介电层dl3和介电层dl5)可由模制化合物形成。因此，可增大间距s1”，而例如以落入与间距s2相同的范围中。虽然成本增加，但可进一步调谐和提高所得结构的性能。这为形成要求一定性能的电路提供一种选择。为了符合用于形成介电层dl3和介电层dl5的模制化合物的使用要求，使用双镀覆工艺(与图2到图6中的工艺类似)来形成通孔v3、通孔v5以及通孔v7以及其上覆金属线rdl3、金属线rdl5以及金属线rdl7，此可由通孔v3、通孔v5以及通孔v7的形状所观察出。应了解，如图19a和图19b中所绘示的结构中的每一个可并入图15、图16、图17以及图18中所绘示的实施例中的每一个中。
43.根据一些实施例，如图19a中所绘示，直接地上覆传输线(传输线sl1/传输线sl2或传输线sl3/传输线sl4)的介电层(介电层dl2、介电层dl4以及介电层dl6)比直接地在传输线之下的介电层(介电层dl1、介电层dl3或介电层dl5)厚。根据替代实施例，直接地上覆传输线(传输线sl1/传输线sl2或传输线sl3/传输线sl4)的介电层(介电层dl2、介电层dl4或介电层dl6)比直接地在传输线之下的介电层(介电层dl1、介电层dl3或介电层dl5)薄。在这些替代实施例中，在将使用例如模制化合物的异质材料形成较厚的介电层dl1、介电层dl3以及介电层dl5的同时，将使用光敏材料(例如)来形成较薄的介电层dl2、介电层dl4以及介电层dl6。
44.图20示意性地示出传输线sl1和传输线sl2的平面图，其中图19a和图19b中所绘示的横截面图可从图20中的参考横截面19-19获得。接地面gpl1、接地面glp2、接地面gpl3以
及接地面gpl4的实例形状也使用虚线绘示。
45.返回参考图15，根据一些实施例，封装衬底64'包含水平高速传输线，且因此封装衬底64'用以布线高速(例如高频)信号。封装衬底66可用于布线电源或低速信号。因此，在不影响所得电路的性能的情况下，封装衬底66中的介电层可为厚的或薄的。
46.根据一些实施例，封装衬底64'中的rdl中的一些用以布线水平高速传输线，而其它rdl并不具有在其中水平地布线的高速传输线。根据一些实施例，其中具有水平高速传输线的介电层(例如图19a中的介电层dl1到介电层dl6)可采用交替的方案，而不具有水平高速传输线的其它介电层(例如图19a中的介电层dl7到介电层dl9)可使用光敏材料来形成，其中使用图9和图10中的方案来在其中形成rdl。举例来说，更接近于封装组件88的几个rdl层(例如图15中的rdl 26、rdl 40以及rdl 46)可以用于布线高速传输线，而高至rdl 56的上覆rdl层可形成于光敏材料中。因此，相应地选则介电层的材料。
47.如图1到图15中所绘示的封装形成工艺被提及为具有rdl优先(rdl-first)方案，其中封装衬底64'中的rdl在接合封装组件88之前形成。图16示出使用rdl最末(rdl-last)方案形成的封装92。在封装92的形成中，首先提供封装组件88，其中金属垫94处于封装组件88的表面。随后，封装衬底64逐层形成在封装组件88上。举例来说，首先形成由光敏(均质)材料形成的介电层24'，且rdl 26'经形成并延伸到介电层24'中以接触金属接垫94。在后续工艺中，形成介电层38、介电层42和介电层52以及通孔32、rdl 40及rdl 46、通孔50以及rdl 56等。随后封装衬底66接合到封装衬底64，且包封于包封体84中。随后单体化所得复合封装组件以形成多个封装92，其中包含封装衬底64'。
48.图17根据一些实施例示出封装92。这些实施例与图15中的封装(使用rdl优先方法)类似，不同之处在于并不使用如图15中所绘示的封装衬底66。相反，封装组件90直接接合到封装衬底64'。
49.图18示出根据一些实施例的封装92。这些实施例与图16中所绘示的内容(使用rdl最末方法)类似，不同之处在于并不使用封装衬底66。相反，封装组件90直接接合到封装衬底64'。
50.图21示出图15中的区域96的放大图，其示出介电层38的一部分(例如异质材料)、介电层42的一部分以及rdl 40的一部分。由以上提及，介电层38可包含基底材料38a和球形粒子38b，所述基底材料例如环氧树脂、树脂、聚合物以及类似者。由于平坦化工艺，可移除一些球形粒子38b的顶端部分以形成部分粒子(partial particle)，所述部分粒子具有与基底材料38a的平坦顶表面共面的平坦顶表面。介电层42的底表面接触部分粒子38b和基底材料38a的平坦顶表面。另一方面，介电层42可为均质的且其中并不包含粒子。
51.在以上绘示的实施例中，根据本揭露的一些实施例论述一些工艺和特征以形成三维(three-dimensional；3d)封装。还可包含其它特征与工艺。举例来说，可包含测试结构以辅助对3d封装或3dic器件的校验测试。测试结构可包含例如形成于重布线层中或衬底上的测试接垫，所述衬底允许对3d封装或3dic的测试、对探针和/或探针卡的使用以及类似操作。可对中间结构和最终结构执行校验测试。另外，本文中所公开的结构和方法可与并有已知良好管芯的中间校验的测试方法结合使用以增加良率并降低成本。
52.本揭露的实施例具有一些有利特征。通过在传输线的一侧(顶侧或底侧)上使用模制化合物或类似材料，可增大传输线的宽度(以降低电阻(resistance))而不会导致传输线
的阻抗(impedance)的不合期望的降低。在另一侧(底侧或顶侧)上，可使用光敏材料以降低制造成本。因此，在本揭露的实施例中，在提升电路性能和降低制造成本之间能够取得平衡。
53.根据本揭露的一些实施例，一种封装结构的形成方法包括：形成第一重布线；形成第一聚合物层，所述第一聚合物层包括环绕第一重布线的第一部分以及交叠第一重布线的第二部分；形成在第一聚合物层上方且接触第一聚合物层的一对差分传输线；将所述一对差分传输线模制于第一模制化合物中，其中第一模制化合物包括环绕所述一对差分传输线的第一部分以及交叠所述一对差分传输线的第二部分；以及形在所述一对差分传输线上方且电耦合到所述一对差分传输线的电连接件。在一实施例中，所述形成方法进一步包括：当形成所述一对差分传输线时，同时形成第二重布线；形成在第二重布线上方且接触第二重布线的通孔；以及执行平坦化工艺以使通孔和第一模制化合物的顶表面齐平。在一实施例中，形成第二重布线包括第一镀覆工艺，且形成通孔包括第二镀覆工艺。在一实施例中，所述形成方法进一步包括：形成与所述一对差分传输线交叠的第一接地面，其中所述一对差分传输线与第一接地面间隔开第一间距；以及形成交叠所述一对差分传输线的第二接地面，其中所述一对差分传输线与第二接地面间隔开大于第一间距的第二间距。在一实施例中，第一模制化合物包括基底材料和位于所述基底材料中的填充剂粒子，且第一聚合物层由均质材料形成。在一实施例中，所述形成方法进一步包括：将第一封装衬底接合到电连接件；以及执行单体化工艺以锯割第一聚合物层和第一模制化合物，而形成第二封装衬底。在一实施例中，所述形成方法进一步包括：形成在第一模制化合物上方且接触第一模制化合物的第二聚合物层；以及形成在第二聚合物层上方且接触第二聚合物层的第二模制化合物。
54.根据本揭露的一些实施例，一种封装结构的形成方法包括：形成多个聚合物层；形成多个模制化合物层，其中多个聚合物层和多个模制化合物层交替地形成，且其中多个模制化合物层中的每一个由包括分配模制化合物材料以及执行平坦化工艺以使模制化合物材料的顶表面齐平的工艺形成；在多个聚合物层中的每一个中形成第一重布线；以及在多个模制化合物层中的每一个中形成第二重布线。在一实施例中，多个模制化合物层中的一个比多个聚合物层中的第一聚合物层和第二聚合物层厚，其中第一聚合物层上覆多个模制化合物层中的一个且接触多个模制化合物层中的一个，且第二聚合物层在多个模制化合物层中的一个之下且接触多个模制化合物层中的一个。在一实施例中，多个聚合物层未由平坦化工艺平坦化。在一实施例中，方法进一步包括形成多个通孔，每个通孔在多个模制化合物层中的一个中，且多个通孔中的每一个和对应下伏第一重布线或第二重布线分别在单独的工艺中形成。在一实施例中，多个通孔中的每一个由对应平坦化工艺平坦化。在一实施例中，所述形成方法进一步包括接合封装衬底以电耦合到第一重布线。在一实施例中，所述形成方法进一步包括在多个聚合物层和多个模制化合物层中的一个中形成一对差分传输线。在一实施例中，所述形成方法进一步包括：在所述一对差分传输线上方形成第一接地面，其中所述对差分传输线与第一接地面间隔开第一间距；以及在所述一对差分传输线下方形成第二接地面，其中所述对差分传输线与第二接地面间隔开不同于第一间距的第二间距。在一实施例中，所述一对差分传输线处于多个模制化合物层中的一个中，且第一接地面和第二接地面处于多个聚合物层中的两个中，且第一间距大于第二间距。
55.根据本揭露的一些实施例，一种封装结构包括：多个聚合物层，其中多个聚合物层分别具有第一厚度；多个模制化合物层，其中多个聚合物层和多个模制化合物层交替地定位，且其中多个模制化合物层分别具有大于第一厚度的第二厚度；第一重布线，处于多个聚合物层中的每一个中；以及第二重布线，处于多个模制化合物层中的每一个中。在一实施例中，封装结构进一步包括多个聚合物层和多个模制化合物层中的一个中的一对差分传输线。在一实施例中，封装结构进一步包括：第一接地面，位于所述一对差分传输线上方，其中所述一对差分传输线与第一接地面间隔开第一间距；以及第二接地面，位于所述一对差分传输线下方，其中所述一对差分传输线与第二接地面间隔开不同于第一间距的第二间距。在一实施例中，多个聚合物层和多个模制化合物层为第一封装衬底的部分，且封装进一步包括接合到第一封装衬底的第二封装衬底。
56.前文概述若干实施例的特征以使得本领域的技术人员可更好地理解本揭露的方面。本领域的技术人员应了解，其可容易地将本揭露用作设计或修改用于实现本文中所引入的实施例的相同目的及/或达成相同优势的其它工艺和结构的基础。本领域的技术人员还应认识到，这类等效构造并不脱离本揭露的精神和范围，且其可在不脱离本揭露的精神和范围的情况下在本文中进行各种改变、替代以及更改。