半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其形成方法。


背景技术：

2.随着集成电路制造技术的飞速发展，为了达到更快的运算速度、更大的数据存储量以及更多的功能，集成电路芯片朝向更高的器件密度、更高的集成度方向发展。通常一套完整的半导体器件包含集成在同一半导体衬底上的至少一个核心元件(core device)和至少一个输入输出元件(io元件，io device)，核心元件形成于核心区内，用于实现集成电路主要的功能，包括核心pmos和核心nmos，io元件形成于输入输出区内，用于为核心元件提供相应的输入信号或者将核心元件的相应信号输出，io元件包括io pmos与io nmos，io元件的工作电压(可从1.8v到5v，如为1.8v或3.3v)高于所述核心器件的工作电压(如为1.0v)。
3.栅极对于半导体器件的性能是至关重要的，然而，目前在形成核心区和io区的栅极结构的过程中仍然面临诸多问题，对半导体结构的性能产生不利影响。


技术实现要素：

4.本发明解决的技术问题是提供一种半导体结构及其形成方法，可以控制半导体结构中io区域的栅极高度，提高半导体结构的电学性能。
5.为解决上述技术问题，本发明实施例提供一种半导体结构，包括：衬底，所述衬底包括核心区和io区，所述io区的所述衬底的厚度小于所述核心区的所述衬底的厚度；鳍部，位于所述衬底上，所述io区的所述鳍部的顶部表面低于所述核心区的所述鳍部的顶部表面；栅氧化层，位于所述io区的所述鳍部的部分顶部和侧壁表面，所述io区的所述栅氧化层的顶部表面与所述核心区的所述鳍部的顶部表面齐平；栅极结构，所述栅极结构分别横跨所述核心区和所述io区的所述鳍部，所述io区的所述栅极结构的顶部表面与所述核心区的所述栅极结构的顶部表面齐平。
6.可选的，所述栅极结构包括依次形成于所述鳍部上的高k栅介质层、功函数层以及金属栅电极层。
7.可选的，所述io区的所述衬底与所述核心区的所述衬底的厚度的差值为
8.可选的，还包括：位于所述衬底和所述鳍部上的层间介质层，所述层间介质层还位于所述栅极结构的侧壁，所述核心区的所述层间介质层的顶部表面与所述io区的所述层间介质层的顶部表面齐平。
9.相应的，本发明实施例还提供一种上述半导体结构的形成方法，包括：提供衬底，所述衬底包括核心区和io区，所述io区的所述衬底的厚度小于所述核心区的所述衬底的厚度；在所述衬底上形成鳍部，所述io区的所述鳍部的顶部表面低于所述核心区的所述鳍部的顶部表面；在所述核心区和所述io区的所述鳍部的部分顶部和侧壁表面上形成栅氧化层，所述栅氧化层的厚度等于所述io区的所述衬底和所述核心区的所述衬底的厚度差值；
去除所述核心区的所述栅氧化层；形成分别横跨所述核心区的所述鳍部和所述io区的所述鳍部的栅极结构，所述io区的所述栅极结构的顶部表面与所述核心区的所述栅极结构的顶部表面齐平。
10.可选的，在提供衬底之前，还包括：提供初始衬底，所述初始衬底包括核心区和io区，所述io区的所述初始衬底的厚度与所述核心区的所述初始衬底的厚度一致；在所述初始衬底上形成掩膜层，所述掩膜层覆盖所述核心区的所述初始衬底；刻蚀所述io区的所述初始衬底，形成衬底，所述io区的所述衬底的厚度小于所述核心区的所述衬底的厚度。
11.可选的，所述io区的所述衬底与所述核心区的所述衬底的厚度的差值为
12.可选的，刻蚀所述io区的所述初始衬底的方法包括干法刻蚀和湿法刻蚀的其中一种或两种。
13.可选的，形成所述栅氧化层后，还包括：在去除所述核心区的所述栅氧化层之前，还包括：在所述核心区和所述io区的所述栅氧化层上形成伪栅结构；在所述核心区和所述io区的所述伪栅结构、所述鳍部以及所述衬底表面形成层间介质层，所述层间介质层暴露出所述伪栅结构的顶部；去除暴露出的所述伪栅结构，在所述层间介质层内形成栅极开口，所述栅极开口露出所述核心区和所述io区的所述栅氧化层。
14.可选的，去除所述核心区的所述栅氧化层的步骤包括：在所述层间介质层和所述栅极开口表面形成图形化的掩膜层，所述图形化的掩膜层覆盖所述io区的所述栅极开口表面而暴露出所述核心区的所述栅极开口表面；以所述图形化的掩膜层为掩膜，刻蚀去除所述核心区的所述栅极开口中的所述栅氧化层；去除所述图形化的掩膜层。
15.可选的，在形成所述伪栅结构之后，形成所述层间介质层之前，还包括：在所述伪栅结构的侧壁上形成侧墙。
16.可选的，形成所述栅极结构的方法包括：在所述核心区和所述io区的所述栅极开口表面依次形成高k栅介质层、功函数层以及金属栅电极层。
17.可选的，所述金属栅电极层的材料包括w、al、cu、ag、au、pt、ni或ti。
18.与现有技术相比，本发明实施例的技术方案具有以下有益效果：
19.衬底包括核心区和io区，且io区的衬底的厚度小于核心区的衬底的厚度，后续在衬底上形成栅氧化层时，因为io区的器件的耐压要求高于核心区器件的耐压要求，在io区的栅氧化层要保留，因为io区的衬底的厚度小于核心区的衬底的厚度，可以使得io区形成的栅氧化层的顶部与核心区的鳍部的顶部表面齐平，后续在栅氧化层上形成栅极结构时，保证了核心区的栅极结构的厚度与io区的栅极结构的厚度一致，且核心区的栅极结构的顶部与io区的栅极结构的顶部齐平，对半导体结构中栅极结构的高度进行了有效控制，从而提高半导体结构的性能。
附图说明
20.图1至图3是一实施例中半导体结构的形成方法各步骤对应的结构示意图；
21.图4至图16是本发明一实施例中半导体结构的形成方法各步骤对应的结构示意图。
具体实施方式
22.由背景技术可知，目前形成的金属栅极半导体结构仍面临栅极高度不易控制、半导体结构性能较差等问题。
23.图1至图3是一实施例中半导体结构的形成方法各步骤对应的结构示意图，图1至图3是沿平行于鳍部延伸方向对半导体结构进行剖切的剖面结构示意图。
24.参考图1，提供衬底10，所述衬底10包括核心区11和io区12，所述io区12的所述衬底10的厚度与所述核心区11的所述衬底10的厚度一致。
25.继续参考图1，在所述衬底10上形成鳍部20，所述io区12的所述鳍部20的高度与所述核心区11的所述鳍部20的高度一致。
26.继续参考图1，在所述鳍部20上形成栅氧化层30，形成位于所述核心区11和io区12的栅氧化层30上的层间介质层40，所述层间介质层40具有若干栅极开口，其中一所述栅极开口露出所述核心区11的栅氧化层30，另一所述栅极开口露出所述io区的栅氧化层30。
27.参考图2，刻蚀去除所述核心区11的所述栅氧化层30。
28.参考图3，在所述栅极开口中形成栅极结构，所述栅极结构包括依次形成于栅极开口中的高k栅介质层(图未示)、功函数层51以及金属栅电极层52。
29.具体的，形成栅极结构的步骤包括：在栅极开口中依次形成高k栅介质层(图未示)、功函数层51以及金属栅电极层52，其中，所述高k栅介质层还可以同时覆盖所述层间介质层40的表面上，所述功函数材料层51还覆盖在所述层间介质层40上方的高k栅介质层表面，所述金属栅电极层52还覆盖在所述层间介质层40上方的功函数层51表面。
30.通过化学机械研磨工艺去除层间介质层40表面上多余的金属栅电极层52、功函数层51和高k栅介质层，从而形成金属栅极结构，所述核心区11的所述金属栅极结构的顶部表面与所述io区的所述金属栅极结构的顶部表面齐平。
31.发明人发现，采用上述方法形成半导体结构的过程中，由于去除了核心区11的所述栅氧化层30，保留了所述io区12的所述栅氧化层30，在栅极开口中填充高k栅介质层、功函数层51和金属栅电极层52时，在核心区11和io区12沉积的功函数层51的厚度相同，在核心区11和io区12沉积的金属栅电极层52的厚度相同，后续进行化学机械研磨时，为了控制io区12和所述核心区11的金属栅极结构的高度一致，io区研磨去除的金属栅电极层52的厚度要多于核心区11，保留下来的io区的金属栅电极层52的厚度小于核心区11的金属栅电极层52的厚度，由此产生两个问题：一方面，由于所述io区12的所述金属栅电极层52的厚度小于所述核心区11的所述金属栅电极层52，后期对半导体结构进行缺陷检测时，由于io区12的鳍部20上方覆盖的金属栅电极层52较薄，使得io区12的鳍部20的印记比较明显，会干扰到其他缺陷的检测；另一方面，所述io区12的所述功函数层51的顶部表面高于所述核心区11的所述功函数层51的顶部表面，在进行化学机械研磨时，容易发生过研磨，导致研磨到io区12的所述功函数层51，从而对半导体结构的电学性能产生不利影响。
32.为了解决上述问题，发明人经过研究，提供了一种半导体结构的形成方法，包括：提供衬底，衬底包括核心区和io区，io区的所述衬底的厚度小于核心区的所述衬底的厚度，去除核心区的栅氧化层后，衬底厚度的高低差可以弥补栅氧化层的高低差，从而使得io区的栅氧化层的顶部表面与核心区的鳍部的顶部表面齐平，后续形成横跨鳍部的栅极结构时，在核心区和io区沉积的功函数层的厚度相同，且顶部表面齐平，在核心区和io区沉积的
金属栅电极层的厚度相同，且顶部表面齐平，进行化学机械研磨后仍能保证核心区和io区的厚度相同、顶部表面齐平，对半导体结构进行缺陷检测时，鳍部表现出来的印记是一致的，避免对缺陷检测造成干扰；另外，化学机械研磨时，研磨去除的金属栅电极层的厚度也是一致的，不会造成过研磨，避免研磨损伤到金属栅电极层下方的功函数层，有利于提高半导体结构的性能。
33.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
34.图4至图16是本发明一实施例中半导体结构的形成过程各步骤对应的结构示意图。
35.参考图4，提供初始衬底100，所述初始衬底100包括核心区101和io区102，所述io区102的所述初始衬底100的厚度与所述核心区101的所述初始衬底100的厚度一致。
36.所述初始衬底100作为形成半导体结构的工艺基础。所述初始衬底100的材料为以下所提到的材料中的至少一种：硅、锗、硅锗、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)及绝缘体上锗化硅(sigeoi)等。本实施例中，所述初始衬底100的材料为硅，且所述初始衬底100内还包含有其他结构，如：金属插塞、金属连接层、介电层等结构，或者包含有这些结构组成的其他半导体器件，在这里并不做具体限制。
37.继续参考图4，在所述初始衬底100上形成掩膜层110，所述掩膜层110覆盖所述核心区101的所述初始衬底100。
38.所述掩膜层110的材料包括氧化硅、氮化硅、氮氧化硅或碳化硅。本实施例中，所述掩膜层110的材料为氮化硅。
39.参考图5和图6，图5是沿平行于鳍部延伸方向对半导体结构进行剖切后的剖面结构示意图，图6是沿垂直于鳍部延伸方向的剖面结构示意图，刻蚀所述io区102的所述初始衬底100，使所述io区102的所述初始衬底100的厚度小于所述核心区101的所述初始衬底100的厚度，形成衬底200，所述io区102的所述衬底200的厚度小于所述核心区101的所述衬底200的厚度。
40.本实施例中，所述io区102的所述衬底200与所述核心区101的所述衬底200的厚度的差值为
41.刻蚀所述初始衬底100的方法包括干法刻蚀和湿法刻蚀的其中一种或两种组合。本实施例中，采用干法刻蚀工艺刻蚀所述io区102的所述初始衬底100。
42.形成所述衬底200后，去除所述掩膜层110。
43.继续参考图5和图6，在所述衬底200上形成鳍部210，所述io区102的所述鳍部210的顶部表面低于所述核心区101的所述鳍部210的顶部表面。
44.本实施例中，所述鳍部210的材料为硅；在其他实施例中，所述鳍部210的材料还可以是锗或硅锗等半导体材料。
45.本实施例中，在所述衬底200上形成鳍部210的方法包括：在所述衬底200上形成鳍部材料层(图未示)；在所述鳍部材料层上形成图形化层(图未示)，所述图形化层对应所述衬底200中需要形成所述鳍部210的位置；以所述图形化层为掩膜刻蚀所述鳍部材料层，形成若干分立排布的所述鳍部210；去除所述图形化层。
46.本实施例中，形成的所述鳍部210的高度相等，即所述io区102的所述鳍部210的高
度与所述核心区101的所述鳍部210的高度相等。由于所述io区102的所述衬底200的厚度小于所述核心区101的所述衬底200的厚度，则所述io区102的所述鳍部210的顶部表面低于所述核心区101的所述鳍部210的顶部表面。
47.继续参考图5和图6，在所述核心区101和所述io区102的所述鳍部210的部分顶部和侧壁表面上形成栅氧化层300，以及形成分别横跨所述核心区101和所述io区102的所述鳍部210的伪栅结构310，所述伪栅结构310还位于所述栅氧化层300上。
48.本实施例中，形成所述栅氧化层300和所述伪栅结构310的步骤包括：形成覆盖所述核心区101和所述io区102的所述衬底200和所述鳍部210的栅氧化材料层(图未示)；在所述栅氧化材料层表面形成伪栅材料层，所述伪栅材料层的顶部高于所述鳍部210的顶部；对所述伪栅材料层进行平坦化处理；图形化所述伪栅材料层和所述栅氧化材料层，形成栅氧化层300，所述栅氧化层300位于所述核心区101和所述io区102的所述鳍部210的部分顶部和侧壁表面，在所述栅氧化层300表面形成所述伪栅结构310，所述伪栅结构310分别横跨所述核心区101和所述io区102的所述鳍部210。
49.本实施例中，形成所述栅氧化层300的方法为化学气相沉积法；在其它实施例中，还可以采用热氧化工艺或原位水汽生成工艺形成所述栅氧化层。
50.所述栅氧化层300的厚度与所述核心区101和所述io区102的衬底的高低差相同，厚度范围为具体数值可根据实际工艺需要进行选择。
51.本实施例中，所述核心区101的所述伪栅结构310的顶部表面与所述io区102的所述伪栅结构310的顶部表面齐平。
52.本实施例中，所述伪栅结构310的材料为多晶硅；在其它实施例中，所述伪栅结构310的材料还可以是硅、掺杂的多晶硅和多晶硅-锗合金材料。
53.本实施例中，形成所述伪栅结构310后，还可以在所述伪栅结构310侧壁上形成侧墙(图未示)。
54.本实施例中，所述侧墙材料为氧化硅；在其它实施例中，所述侧墙材料还可以是氮化硅、氮氧化硅、掺碳的氮氧化硅中一种或者几种组合。
55.参考图7和图8，其中图7和图5的剖视方向一致，图8和图6的剖视方向一致，通过化学气相沉积工艺等在核心区101和io区102的表面上，即在鳍部210、伪栅结构310以及侧墙上，形成层间介质层400，所述层间介质层400暴露出所述伪栅结构310的顶部。
56.本实施例中，形成所述层间介质层400的步骤包括：在所述鳍部210、伪栅结构310以及侧墙上形成层间介质材料层(图未示)，所述层间介质材料层覆盖所述伪栅结构310的顶部；对所述层间介质材料层进行化学机械研磨，直至暴露出所述伪栅结构310的顶部，形成层间介质层400。
57.本实施例中，所述层间介质层400为介电常数低于2.0的低k介质材料。
58.参考图9和图10，其中图9和图7的剖视方向一致，图10和图8的剖视方向一致，通过湿法刻蚀工艺、干法刻蚀工艺或湿法刻蚀和干法刻蚀结合工艺，去除所述核心区101和所述io区102的所述伪栅结构310，在所述层间介质层400内形成栅极开口，其中一栅极开口露出所述核心区101的所述栅氧化层300，另一栅极开口露出所述io区的所述栅氧化层300。
59.参考图11和图12，其中图11和图9的剖视方向一致，图12和图10的剖视方向一致，去除所述核心区101的所述栅氧化层300。
60.具体去除所述栅氧化层300的步骤包括：在所述层间介质层400、侧墙以及暴露出的栅氧化层300表面上涂覆光刻胶(图未示)；通过曝光、显影等光刻工艺形成图形化的光刻胶层，所述图形化的光刻胶层作为图形化的掩膜层，所述图形化的掩膜层覆盖所述io区的所述栅氧化层300表面且露出所述核心区101的所述栅氧化层300的表面；以所述图形化的掩膜层为掩膜，刻蚀去除所述核心区101的所述栅氧化层300；去除所述图形化的掩膜层。
61.本实施例中，刻蚀去除所述栅氧化层300的方法为干法刻蚀；在其它实施例中，还可以采用湿法刻蚀或干法刻蚀和湿法刻蚀结合工艺刻蚀去除所述栅氧化层300。
62.本实施例中，采用灰化工艺去除所述图形化的掩膜层。
63.本实施例中，所述栅氧化层300的厚度等于所述io区102的所述衬底200和所述核心区101的所述衬底200的厚度差值，因此去除所述核心区101的所述栅氧化层300后，所述io区的所述栅氧化层300的顶部表面与核心区101的所述鳍部210表面齐平，后续形成横跨鳍部的栅极结构时，沉积栅极材料的起始高度是一致的，可以有效地控制核心区101和io区102的栅极结构的高度相同，有利于半导体结构的性能。
64.去除所述核心区101的所述栅氧化层300后，形成分别横跨所述核心区101和所述io区102的所述鳍部210的栅极结构，所述io区的所述栅极结构还位于所述io区的所述栅氧化层300上。
65.具体形成所述栅极结构的步骤包括：
66.参考图13和图14，其中图13和图11的剖视方向一致，图14和图12的剖视方向一致，在所述层间介质层400以及所述栅极开口的侧壁和底部表面沉积高k栅介质层510。
67.本实施例中，沉积的所述高k栅介质层510的厚度相等，且所述核心区101的所述高k栅介质层510和所述io区的高k栅介质层510的顶部表面齐平。
68.所述高k栅介质层510的材料包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。本实施例中，所述高k栅介质层510的材料为氧化钛。
69.本实施例中，采用原子层沉积工艺形成所述高k栅介质层510；在其它实施例中，还可以采用化学气相沉积工艺或物理气相沉积工艺形成所述高k栅介质层510。
70.继续参考图13和图14，在所述高k栅介质层510上形成功函数层520，所述功函数层520还覆盖所述层间介质层400上方的所述高k栅介质层510。
71.本实施例中，沉积的所述功函数层520的厚度一致，且所述io区102和所述核心区101的所述功函数层520的顶部表面齐平。
72.所述功函数层520用于调节半导体器件的阈值电压。
73.所述功函数层520可以是p型功函数层，所述p型功函数层的材料为tin、tan、tasin、tisin、taaln或tialn中的一种或几种；所述功函数层520也可以是n型功函数层，所述n型功函数层的材料为tial、mo、mon、aln或tialc中的一种或几种。本实施例中，所述功函数层520为p型功函数层，材料为tin。
74.继续参考图13和图14，在所述功函数层520表面沉积金属栅电极层530，所述金属栅电极层530的沉积厚度能够填满所述栅极开口，且所述金属栅电极层530还覆盖所述层间介质层400上方的所述功函数层520。
75.本实施例中，所述金属栅电极层530的材料为钨；在其他实施例中，所述金属栅电
极层530的材料还可以是al、cu、ag、au、pt、ni或ti等导电材料。
76.参考图15和图16，其中图15和图13的剖视方向一致，图16和图14的剖视方向一致，进行化学机械研磨工艺，去除所述层间介质层400表面多余的金属栅电极层530、功函数层520以及高k栅介质层510，从而形成栅极结构500，所述核心区101的所述栅极结构500和所述io区的所述栅极结构500的顶部表面齐平，且剩余的所述金属栅电极层530的厚度一致。
77.所述栅极结构500包括横跨所述核心区101的所述鳍部210的第一栅极结构，以及横跨所述io区102的所述鳍部210的第二栅极结构，所述第二栅极结构还位于所述io区的所述栅氧化层300的表面。
78.本实施例中，通过使io区102的衬底200的厚度小于核心区101的衬底200的厚度，且形成的栅氧化层300的厚度等于核心区101和io区102的衬底200的厚度差值，来弥补去除核心区101的栅氧化层300后的高低差，使得io区102的栅氧化层300的顶部表面与核心区101的鳍部210的顶部表面齐平，一方面，保留io区102的栅氧化层300，有利于提高半导体器件的耐压性；另一方面，形成栅极结构的过程中，形成高k栅介质层510、功函数层520和金属栅电极层530时，可以使得io区102和核心区101的功函数层520的厚度一致且顶部表面齐平，io区102和核心区101的金属栅电极层530的厚度一致且顶部表面齐平，后续对半导体结构进行缺陷检测时，不会有突出的鳍部印记，避免影响其他缺陷检出，并且进行化学机械研磨时，不会因为io区102的功函数层凸出而导致过研磨，避免损坏功函数层，有利于半导体结构的性能。
79.相应的，本发明实施例还提供了采用上述形成方法形成的半导体结构。
80.参考图15和图16，所述半导体结构包括：包括：衬底200，所述衬底200包括核心区101和io区102，所述io区102的所述衬底200的厚度小于所述核心区101的所述衬底200的厚度；鳍部210，位于所述衬底200上，所述io区102的所述鳍部210的顶部表面低于所述核心区101的所述鳍部210的顶部表面；栅氧化层300，位于所述io区102的所述鳍部210的部分顶部和侧壁表面上，所述io区102的所述栅氧化层300的顶部表面与所述核心区101的所述鳍部210的顶部表面齐平；栅极结构500，所述栅极结构500分别横跨所述核心区101和所述io区102的所述鳍部210，所述io区102的所述栅极结构500的顶部表面与所述核心区101的所述栅极结构500的顶部表面齐平。
81.所述io区102的所述衬底200与所述核心区101的所述衬底200的厚度的差值为所述栅氧化层300的厚度等于所述核心区101和所述io区102的所述衬底200的厚度差值。
82.本实施例中，所述栅极结构500包括横跨所述核心区101的所述鳍部210的第一栅极结构，以及横跨所述io区102的所述鳍部210的第二栅极结构，所述第二栅极结构还位于所述io区的所述栅氧化层300的表面。
83.本实施例中，所述栅极结构500包括依次形成于所述鳍部210上的高k栅介质层510、功函数层520以及金属栅电极层530。
84.所述核心区101和所述io区102的所述高k栅介质层510的厚度相等且顶部表面齐平，所述核心区101和所述io区102的所述功函数层520的厚度相等且顶部表面齐平，所述核心区101和所述io区102的所述金属栅电极层530的厚度相等且顶部表面齐平。
85.本实施例中，所述金属栅电极层530的材料为钨；在其他实施例中，所述金属栅电
极层530的材料还可以是al、cu、ag、au、pt、ni或ti等导电材料。
86.继续参考图15和图16，所述半导体结构还包括层间介质层400，所述层间介质层400位于所述衬底200和所述鳍部210上，所述层间介质层400还位于所述栅极结构500的侧壁，所述核心区101的所述层间介质层400的顶部表面与所述io区102的所述层间介质层400的顶部表面齐平，且所述层间介质层暴露出所述栅极结构500的顶部表面。
87.本实施例中，通过核心区101和io区102的衬底200的厚度差值，来弥补去除核心区101上的栅氧化层300后造成的高低差异，后续形成核心区101和io区102的栅极结构500时，由于沉积材料的起始高度相同，使得形成的核心区101和io区102的高k栅介质层510厚度相同且顶部表面齐平、功函数层520的厚度相等且顶部表面齐平、以及金属栅电极层530的厚度相等且顶部表面齐平，有效地控制了核心区101和io区102的栅极结构的高度，有利于半导体结构的性能。
88.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。