集成电路的制作方法

1.本案是关于一种集成电路，特别是关于一种具有有效布局的双电力结构的集成电路。


背景技术：

2.微型化集成电路(ic)的近期趋势已经导致变小的元件，此等元件消耗更少电力，且仍以更高的速度提供更多功能性。微型化制程亦导致更严格的设计及制造规范、以及可靠性挑战。各种电子设计自动化(eda)工具产生、最佳化及验证用于集成电路的标准单元布局图案，同时确保标准单元布局设计及制造规范得以满足。


技术实现要素：

3.此描述的一个态样是关于一种集成电路。在一些实施例中，集成电路包括基板、面向基板的第一层、及面向第一层的第二层。第二层可与第一层相比离基板更远。在一些实施例中，第一层包括在集成电路的面积内的第一金属轨集合，其中第一金属轨集合的每一者根据沿着一方向的相同节距与第一金属轨集合的其相邻第一金属轨分离。在一些实施例中，第二层包括在此面积内的第二金属轨集合，其中第二金属轨集合包括根据沿着此方向的第一节距分离的两个相邻第二金属轨、以及根据沿着此方向的第二节距分离的额外两个相邻第二金属轨。
附图说明
4.当结合随附附图阅读时，自以下详细描述将很好地理解本揭示的态样。应注意，根据工业中的标准实务，各个特征并非按比例绘制；事实上，出于论述清晰的目的，可任意增加或减小各个特征的尺寸:
5.图1a是根据一个实施例的集成电路的布局设计的图；
6.图1b是根据一实施例的集成电路的布局设计的图；
7.图2a是根据一实施例的集成电路的横截面图；
8.图2b是根据一实施例的集成电路的横截面图；
9.图3a是根据一实施例的两个标准单元的示例布局设计的图；
10.图3b是根据一实施例的两个标准单元的示例布局设计的图；
11.图3c是根据一实施例的两个标准单元的示例布局设计的图；
12.图4a是根据一实施例的集成电路的金属轨的示例布局图案的图；
13.图4b是根据一实施例的集成电路的金属轨的示例布局图案的图；
14.图4c是根据一实施例的集成电路的金属轨的示例布局图案的图；
15.图4d是根据一实施例的图4c的金属轨的横截面图；
16.图5是根据一实施例的集成电路的金属轨的示例布局图案的图；
17.图6a是根据一实施例的集成电路的金属轨的示例布局图案的图；
18.图6b是根据一实施例的集成电路的金属轨的示例布局图案的图；
19.图6c是根据一实施例的集成电路的金属轨的示例布局图案的图；
20.图6d是根据一实施例的集成电路的金属轨的示例布局图案的图；
21.图7a是根据一实施例的集成电路的示例布局图案的图；
22.图7b是根据一实施例的违反设计规则检查的图7a的集成电路的一部分的示例布局图案的图；
23.图7c是根据一实施例的标准单元层中的触点及金属轨的示例布局图案的图；
24.图7d是根据一实施例的在替换之后的集成电路的一部分的示例布局图案的图；
25.图7e是根据一实施例的替换单元层中的触点及金属轨的示例布局图案的图；
26.图8是根据一实施例的制造集成电路的方法的流程图；
27.图9是根据一实施例的用等效布局图案替换集成电路的一部分的布局图案的方法的流程图；
28.图10是根据一实施例的产生ic布局设计的系统的方块图；以及
29.图11是根据本揭示的至少一个实施例的ic制造系统及与其相关联的ic制造流程的方块图。
30.【符号说明】
31.100,300,350,380,510,520:布局设计
32.110,122,125,128,132,135,140a-140f,145a-145f,148a-148b,160,190a-190g,195a-195e,312,314a,314b,316,322a-322b,324a-324b,326,332,334a-334b,336,400,410a-410e,420a-420d,430a-430e450,470,480a-480c,485a-485c,505,515,530,540,600a-600d,710,730a-730c,750,760a-760g,765,770,780:布局图案
33.w11,w12,w13,w31,w42,w51-w53:宽度
34.p11-p13,p31,p41,p42,p43:节距
35.vdd,vss:供应电压
36.cpp:接触聚节距
37.i,zn:信号
38.s31,s41:距离
39.200a-200b:横截面图
40.205:基板
41.210:磊晶层
42.215:导电层md
43.218:导电md复板
44.225:不导电绝缘体
45.mg:聚硅金属层
46.vd:通孔触点
47.m0:第一层
48.m1:第二层
49.m2:第三层
50.m3:第四层
51.c1-c2:通孔触点
52.305,355,385:轴
53.310a-310b,360a-360b,390a-390b:标准单元
54.h1,h2,h3:高度
55.m1w:最小宽度
56.m1sl:最小长度
57.e2e:最小间隔
58.a1-a2,a1’:信号
59.800,900:方法
60.810,812,814,816,820,910,915,920,922,924,930,935,940:步骤
61.1000:系统
62.1002:处理器
63.1004:计算机可读取储存媒体
64.1006:计算机程序码
65.1008:总线
66.1010:i/o接口
67.1012:网络接口
68.1014:网络
69.1016:布局设计
70.1018:使用者界面
71.1100:ic制造系统
72.1120:设计室
73.1122:ic设计布局
74.1130:遮罩室
75.1132:遮罩数据准备
76.1134:遮罩制造
77.1140:ic制造商/生产商(“fab”)
78.1142:半导体晶圆
79.1160:ic元件
具体实施方式
80.以下揭示内容提供许多不同实施例或实例，以便实施所提供标的的不同特征。下文描述部件及布置的特定实例以简化本揭示。当然，此等仅为实例且并不意欲为限制性。例如，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。此外，本揭示可在各个实例中重复元件符号及/或字母。此重复是出于简便性及清晰的目的且本身并不指示所论述的各个实施例及/或构造之间的关系。
81.另外，为了便于描述，本文可使用空间相对性术语(诸如“下方”、“之下”、“下部”、
“
之上”、“上部”及类似者)来描述诸图中所示出的一个元件或特征与另一元件或特征的关是。除了诸图所描绘的定向外，空间相对性术语意欲涵盖使用或操作中元件的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且由此可同样地解读本文所使用的空间相对性描述词。
82.根据一些实施例，集成电路包括基板、面向基板的第一层及面向第一层的第二层。第二层可与第一层相比离基板更远。在一些实施例中，第一层包括各者在一面积内具有相同节距及/或相同宽度的第一金属轨集合，并且第二层包括在集成电路的面积内具有不同节距及/或不同宽度的第二金属轨集合。例如，面积分配给用于普遍实施的电路(例如，模拟电路(例如，放大器)、数字电路(例如，反相器、nand栅极、nor栅极、传输电路等等)的具有一或多个预定布局图案的标准单元。标准单元可由晶片制造公司或由电路设计者产生。在一个态样中，多个(或重复)的标准单元或不同标准单元可以彼此抵靠放置或彼此部分重叠，以得到简易的普遍采用的电路的放置及连接。在一个态样中，标准单元的面积可以通过减小第一金属轨集合的相同节距及/或相同宽度来减小，使得用于放置多个(或重复)的标准单元或不同标准单元的总面积可以减小。同时，所供应的信号品质或电压可以通过第二金属轨的不同节距及/或宽度来确保。
83.根据一些实施例，集成电路包括在第一层与第二层之间的第三层。在一些实施例中，第三层包括第三金属轨集合。在一个态样中，第一金属轨集合及第二金属轨集合在第一方向上延伸，其中第三金属轨集合在横穿第一方向的第二方向上延伸。第三金属轨集合的每一者可根据基板中的聚硅(例如，晶体管的栅电极)的节距的整数倍与其相邻第三金属轨分离。有利地，在第二方向上延伸且根据聚硅的节距的整数倍分离的第三金属轨集合得到在多个(或重复)的相同标准单元或不同标准单元之间简单路由及整合多个(或重复)的相同标准单元或不同标准单元。
84.根据一些实施例，集成电路基于替换图案产生。在一种方法中，自动侦测违反与第一金属轨集合相关联的放置规则的集成电路面积的布局图案的一部分。放置规则的实例包括禁止布局图案用于在此面积中的有源区域与第一金属轨集合的一或多个预定金属轨之间的通孔触点。例如，可禁止用于在i)有源区域与ii)用于供应电力(例如，vdd或vss)的邻近另一第一金属轨的第一金属轨之间的通孔触点的布局图案。在一种方法中，自动地判断符合放置规则的替换设计，并且布局图案的部分由所判断的替换图案自动地替换。由此，包括第一金属轨集合(各者在面积内具有相同节距及/或相同宽度)及第二金属轨集合(在此面积内具有不同节距及/或不同宽度)的布局图案(例如，用于标准单元)可以简单地被放置及路由。
85.图1a是根据一个实施例的集成电路的示例布局设计100的图。在一个态样中，布局设计100是用于反相器电路。布局设计100可是标准单元，并且多个(或重复)的布局设计100可以被放置及路由，使得集成电路的不同面积可以具有相同或类似的构造。在图1a中，布局设计100包括布局图案110、122、125、128、132、135、140a-140f、145a-145f、及148a-148b。在一些实施例中，布局设计100包括与图1a所示者相比更多、更少、或不同布局图案。在一些实施例中，布局设计100的布局图案以与图1a所示者不同的方式布置。在一个态样中，集成电路可以根据布局设计100制造或形成。
86.在一个实施例中，布局图案110及125指示基板中的n型晶体管(例如，nmos)的尺寸
及/或位置。在一个态样中，在y方向上延伸的布局图案110对应于聚硅，以形成n型晶体管的栅极，并且在x方向上延伸的布局图案125对应于n扩散中的有源区域，以形成n型晶体管的源极及漏极。在一个态样中，在y方向上延伸的布局图案122、128对应于扩散(metal over diffusion，例如，md或md复板)上方的金属，以电气供应或吸收来自n型晶体管的电流。例如，形成n型晶体管的栅极，此处布局图案110、125彼此交叉；形成n型晶体管的源极，此处布局图案122、125彼此交叉；以及形成n型晶体管的漏极，此处布局图案125、128彼此交叉。
87.在一个实施例中，布局图案110及135指示基板中的p型晶体管(例如，pmos)的尺寸及/或位置。在一个态样中，在y方向上延伸的布局图案110对应于聚硅以形成p型晶体管的栅极，并且在x方向上延伸的布局图案135对应于p扩散中的有源区域以形成p型晶体管的源极及漏极。在一个态样中，在y方向上延伸的布局图案132、128对应于扩散(例如，md或md复板)上方的金属以电气供应或吸收来自p型晶体管的电流。例如，形成p型晶体管的栅极，此处布局图案110、135彼此交叉；形成p型晶体管的源极，此处布局图案132、135彼此交叉；以及形成p型晶体管的漏极，此处布局图案135、128彼此交叉。在此构造中，n型晶体管的漏极及p型晶体管的漏极彼此耦合，并且n型晶体管的栅极及p型晶体管的栅极彼此耦合以形成反相器。
88.在一个实施例中，布局图案140a-140f指示基板上方的第一层中的第一金属轨集合的尺寸及/或位置。第一层可是m0层。布局图案140a-140f可在标准单元的面积内在x方向上延伸。在一个态样中，根据一或多个布局图案140a-140f形成的金属轨可以电气连接到根据一或多个布局图案110、122、128、132形成的一或多个部件。例如，根据布局图案140a形成的金属轨可以在x方向上延伸并且经由通孔触点连接到根据布局图案132形成的扩散上方的金属，以将供应电压vdd供应到p型晶体管的源极。类似地，根据布局图案140f形成的金属轨可以在x方向上延伸并且经由通孔触点连接到根据布局图案122形成的扩散上方的金属，以将供应电压vss供应到n型晶体管的源极。在一个实施例中，布局图案140a、140f的每一者具有沿着y方向的宽度w11，并且布局图案140b-140e的每一者具有沿着y方向的宽度w12。宽度w12可小于宽度w11。宽度w12可是针对m0层中的金属轨可允许的最小宽度。由于布局图案140a-140f的不同宽度，布局图案140a-140f可具有不同节距。在一个态样中，在两个金属轨之间的节距是在两个金属轨的一个的半宽点与两个金属轨的另一个的半宽点之间的距离。例如，布局图案140d、140e根据节距p11沿着y方向分离，并且布局图案140e、140f根据大于节距p11的节距p12沿着y方向分离。归因于布局图案140a、140f具有与其他布局图案140b-140e的宽度w12相比较大的宽度w11，根据布局图案140a、140f形成的金属轨可以具有与根据布局图案140b-140e形成的金属轨相比较小的电阻。
89.在一个实施例中，布局图案148a、148b指示在第一层上方的第二层中的第二金属轨集合的尺寸及/或位置。第二层可是m1层。布局图案148a、148b可在标准单元的面积内在y方向上延伸。在一个态样中，根据一或多个布局图案148a、148b形成的金属轨可以电气连接到根据一或多个布局图案140a-140f形成的金属轨。例如，根据布局图案148a形成的金属轨可以在y方向上延伸并且经由通孔触点连接到根据布局图案140a形成的在x方向上延伸的金属轨，以将供应电压vdd提供到布局图案140a。在一个实例中，布局图案148a、148b根据接触聚节距(contacted poly pitch，cpp)的整数倍沿着x方向分离。在一些实施例中，布局图案148a、148b的每一者位于用于聚硅的两个对应布局图案110之间的中点处。在一个态样
中，布局图案148a、148b的一个实施为形成金属轨或金属短柱，金属轨或金属短柱在m0层及m2层中的金属轨之间电气连接，例如，以供应电力(例如，vdd或vss)。布局图案148a、148b的另一个可实施为形成用于局部互连的金属轨。
90.在一个实施例中，布局图案145a-145f指示在第二层上方的第三层中的第三金属轨集合的尺寸及/或位置。第三层可是m2层。布局图案145a-145f可在标准单元的面积内在x方向上延伸。在一个态样中，根据一或多个布局图案145a-145f形成的金属轨可以电气连接到根据一或多个布局图案148a、148b形成的金属轨。例如，根据布局图案145a形成的金属轨可以在x方向上延伸并且经由通孔触点连接到根据布局图案148a形成的在y方向上延伸的金属轨，以将供应电压vdd供应到根据布局图案148a形成的金属轨。在一个实施例中，布局图案145a-145f的每一者具有沿着y方向的相同宽度w13，并且根据相同节距p13与布局图案145a-145f的其相邻布局图案分离。
91.根据如图1a所示的布局图案110、122、125、128、132、135、140a-140f、145a-145f、及148a-148b，两个或多个布局设计100可彼此抵靠放置或以具有类似构造的另一布局设计放置。
92.图1b是根据一实施例的集成电路的布局设计160的图。在一个态样中，布局设计160是用于反相器电路。布局设计160可是标准单元，并且多个(或重复)的布局设计160可以放置及路由以形成集成电路。除了包括布局图案190a-190g及195a-195e而非布局图案140a-140f及145a-145f之外，布局设计160与其中布局图案用于形成n型晶体管及p型晶体管的图1a的布局设计100类似。因此，出于简便缘故，本文省略其重复部分的详细描述。在一个态样中，布局设计160包括用于m0层中的第一金属轨集合的各者具有相同节距及/或相同宽度的布局图案190a-190g、以及用于m2层中的第二金属轨集合的具有不同节距及/或不同宽度的布局图案195a-195e。有利地，布局设计160可以密集形式实施，同时保留信号品质或供应电压。
93.在一个实施例中，布局图案190a-190g指示在基板上方的第一层中的第一金属轨集合的尺寸及/或位置。第一层可是m0层。布局图案190a-190g可在标准单元的面积内在x方向上延伸。在一个实施例中，布局图案190a-190g的每一者与布局图案190a-190g的其相邻布局图案以相同距离s31分离。相同距离s31可是在m0层中的两个金属轨之间的最小可允许分离。在一个实施例中，布局图案190a-190g的每一者具有沿着y方向的相同宽度w31，使得布局图案190a-190g的每一者根据相同节距p31与布局图案190a-190g的其相邻布局图案分离。
94.在一个实施例中，布局图案195a-195e指示在第二层上方的第三层中的第三金属轨集合的尺寸及/或位置。第三层可是m2层。布局图案195a-195e可在标准单元的面积内在x方向上延伸。在一个实施例中，布局图案195a-195e的每一者与布局图案195a-195e的其相邻布局图案以相同距离s41分离。相同距离s41可是在m2层中的两个金属轨之间的最小可允许分离。在一个实施例中，布局图案195a、195e的每一者具有沿着y方向的宽度w41，并且布局图案195b-195d的每一者具有沿着y方向的宽度w42。宽度w42可小于宽度w41。宽度w42可是针对m2层中的金属轨可允许的最小宽度。由于布局图案195a-195e的不同宽度，布局图案195a-195e可具有不同节距。例如，布局图案195b、195c根据节距p41沿着y方向分离，并且布局图案195c、195d根据节距p41沿着y方向分离，其中布局图案195a、195b根据大于节距p41
的节距p42沿着y方向分离，并且布局图案195d、195e根据节距p42沿着y方向分离。
95.有利地，布局设计160可以在减小的面积中实施，而不劣化集成电路的操作。在一些实施例中，布局图案190a-190g的每一者具有针对m0层中的第一金属轨允许的最小宽度，并且与布局图案190a-190g的其相邻布局图案以针对m0层中的第一金属轨允许的最小间隔分离。因此，布局图案160沿着y方向的高度可以减小或最小化，同时允许连接到用于主动部件(例如，晶体管)的布局图案。同时，在一些实施例中，布局图案195b-195d的每一者具有针对m2层中的第三金属轨允许的最小宽度，并且布局图案195a、195e的每一者具有与布局图案195b-195d相比较大的宽度。布局图案195a-195e的每一者可与布局图案195a-195e的其相邻布局图案以针对m2层中的第三金属轨允许的最小间隔分离，使得布局图案195a-195e具有不同节距。通过增加布局图案195a、195e的宽度，根据布局图案195a、195e形成的金属轨的电阻可以减小。因此，可以降低或消除对提供到根据布局设计160形成的晶体管的供应电压vdd、vss的品质或电压位准的劣化。
96.在一些实施例中，禁止用于在有源区域与一或多个预定金属轨之间的通孔触点(例如，vd)的布局图案以允许布局设计160具有密集形式。在一种方法中，可禁止邻近用于供应电力的金属轨的布局图案的金属轨具有通孔触点(例如，vd)以电气耦合到有源区域。例如，根据邻近布局图案190a的布局图案190b形成的金属轨可在x方向上延伸，并且可被禁止具有与布局设计160内的有源区域的通孔触点(例如，vd)。类似地，例如，根据邻近布局图案190g的布局图案190f形成的金属轨可在x方向上延伸，并且可被禁止具有与布局设计160内的有源区域的通孔触点(例如，vd)。在一个态样中，在晶体管的有源区域与金属轨之间的通孔触点(例如，vd)可导致在金属轨之间的间隔增加，借此导致布局设计160的面积增加。例如，用于供应电力的根据布局图案190a形成的金属轨可具有用于接触下方的有源区域(例如，ntap)的通孔触点。为了允许在第一金属层m0与有源区域之间的通孔触点，在m0层中的两个第一金属轨可具有与针对m0层中的两个第一金属轨允许的最小间隔相比较大的间隔。因此，通过禁止或防止在晶体管的有源区域与布局设计160内的一或多个预定金属轨之间的通孔触点(例如，vd)，布局设计160可以密集形式形成。
97.图2a及图2b图示了根据一些实施例的集成电路的横截面图200a、200b。在一个态样中，集成电路包括基板205，此基板包括可对应于有源区域的磊晶层210。在磊晶层210上，可形成导电层md 215、或不导电绝缘体225。在导电层md 215或不导电绝缘体225上，可形成导电md复板218。因此，磊晶层210可经由导电层md 215及导电md复板218电气耦合到另一层或元件。同时，导电md复板218可作为跨搭连接在不导电绝缘体225上方路由，而不与另一磊晶层210电气短路。
98.在一些实施例中，集成电路包括用于路由或连接集成电路的不同部件(例如，主动部件)的层m0、m1、m2。在一些实施例中，第一层m0在基板205上方形成。第一层m0可包括图1b的第一金属轨190a-190g。第一层m0可经由通孔触点vd电气耦合到导电md复板218。在一个态样中，第一层m0是连接到线程中端(middle end of line meol)的线程后端(back end of line，beol)中的第一金属层。
99.在一些实施例中，集成电路包括在第一层m0上方的第二层m1。第二层m1可包括图1b的第二金属轨148a-148e。第二层m1可经由通孔触点c1电气耦合到第一层m0。
100.在一些实施例中，集成电路包括在第二层m1上方的第三层m2。第三层m2可包括根
据图1b的布局图案195a-195e形成的第三金属轨。第三层m2可经由通孔触点c2电气耦合到第二层m1。
101.在一个态样中，因为与其他金属m1、m2或较高层相比第一层m0更靠近有源区域或md复板218，第一层m0频繁用于连接不同晶体管。因此，通过减小第一层m0中的金属轨的宽度及节距，可以减小布局设计的面积。同时，减小金属轨的宽度可以增加金属轨的电阻。通过增加第三层m2中的金属轨的宽度，可以减小第三层m2的电阻。因此，归因于ir降的供应电压的劣化可以通过增加或变化第三层m2中的金属轨的节距及/或宽度来缓解，而归因于第一层m0中的金属轨各者具有相同宽度及/或相同节距，布局设计的面积可以保留。
102.在一些实施例中，集成电路包括不同于图2a及图2b所示的额外层或部件。例如，集成电路包括不同于图2a及图2b所示的额外金属层(例如，m3-m7)。
103.图3a是根据一实施例的彼此部分重叠的两个标准单元310a、310b的示例布局设计300的图。标准单元310a可相对轴305成镜像以产生标准单元310b。为了简便，图示了用于m0金属轨、m1金属轨、m2金属轨的布局图案，但布局设计300可包括额外布局图案(例如，用于额外m2金属轨或主动部件的布局图案)。在一个实例中，用于m0金属轨的布局图案在x方向上延伸，用于m1金属轨的布局图案在y方向上延伸，并且用于m2金属轨的布局图案在x方向上延伸。根据布局图案314a形成的m1金属轨可用于连接或提供控制信号或逻辑计算结果，其中根据布局图案314b形成的m1金属轨可用于提供电力(例如，vdd或vss)。在一个实例中，用于m0金属轨的布局图案各者具有相同宽度w51或实质上接近宽度w51，并且用于m2金属轨的布局图案各者具有相同宽度w51。在布局设计300中，标准单元310a、310b重叠，使得在由标准单元310a、310b重叠的面积中用于m0金属轨的布局图案312及用于m2金属轨的布局图案316各者具有宽度w51或实质上接近宽度w51。在一个态样中，其中用于m0金属轨及m2金属轨的布局图案各者具有相同宽度w51(或实质上接近宽度w51)并且如图3a所示重叠的标准单元310a、310b允许以密集形式放置两个标准单元310a、310b，其中高度为h1。然而，窄的宽度w51可导致m0金属轨及m2金属轨的电阻增加，此可导致ir降以劣化提供到有源区域的信号品质或供应电压(例如，vdd、vss)。
104.图3b是根据一实施例的两个标准单元360a、360b的示例布局设计350的图。标准单元360a可相对轴355成镜像以产生标准单元360b。在一个实例中，用于m0金属轨的布局图案在x方向上延伸，用于m1金属轨的布局图案在y方向上延伸，并且用于m2金属轨的布局图案在x方向上延伸。根据布局图案324a形成的m1金属轨可用于连接或提供控制信号或逻辑计算结果，其中根据布局图案324b形成的m1金属轨可用于提供电力(例如，vdd或vss)。在一个实例中，除了用于m0金属轨的布局图案(例如，布局图案322a、322b)具有不同宽度及/或不同节距之外，标准单元360a、360b可与图3a中的标准单元310a、310b类似。标准单元360a、360b亦可包括未在图3b中图示的额外布局图案(例如，用于m2金属轨的布局图案)。在一个实例中，用于在标准单元360a、360b的顶部及底部边缘附近设置的m0金属轨的布局图案(例如，布局图案322a)各者具有与用于m0金属轨的其他布局图案(例如，布局图案322b)的宽度(例如，w51)及用于m2金属轨的布局图案(例如，布局图案326)的宽度(例如，w51)相比较大的宽度w52。在一个态样中，其中布局图案各者具有用于在标准单元360a、360b的顶部及底部边缘附近设置的m0金属轨的布局图案(例如，布局图案322a)的较大宽度w52的标准单元360a、360b得到减小金属轨的电阻，使得在具有较少的归因于ir降的劣化的情况下可以将
供应电压(例如，vdd、vss)供应到主动部件(例如，晶体管)。然而，如图3b所示重叠的两个标准单元360a、360b的高度h2可与如图3a所示重叠的两个标准单元310a、310b的高度h1相比较大，此是由于用于m0金属轨的布局图案(例如，布局图案322a)的较大宽度w52。
105.图3c是根据一实施例的两个标准单元390a、390b的示例布局设计380的图。标准单元390a可相对轴385成镜像以产生标准单元390b。在一个实例中，用于m0金属轨的布局图案在x方向上延伸，用于m1金属轨的布局图案在y方向上延伸，并且用于m2金属轨的布局图案在x方向上延伸。根据布局图案334a形成的m1金属轨可用于连接或提供控制信号或逻辑计算结果，其中根据布局图案334b形成的m1金属轨可用于提供电力(例如，vdd或vss)。在一个实例中，除了用于m2金属轨的布局图案(例如，布局图案336)各者具有与用于m0金属轨的布局图案(例如，布局图案332)的宽度w51相比较大的宽度w53之外，标准单元390a、390b可与图3a的标准单元310a、310b类似。标准单元390a、390b亦可包括具有宽度w51或实质上接近宽度w51的用于m2金属轨的额外布局图案。在一个态样中，其中用于m0金属轨的布局图案(例如，布局图案332)具有相同宽度w51并且如图3c所示重叠的标准单元390a、390b允许以密集形式放置两个标准单元390a、390b，其中高度为h3，h3可与高度h1相同或接近并且小于高度h2。此外，其中用于m0金属轨的布局图案(例如，布局图案332)具有相同宽度w51并且如图3c所示重叠的标准单元390a、390b亦可允许与布局设计350中相比更多数量的用于金属轨(例如，m0)的布局图案。同时，其中用于在标准单元390a、390b的顶部及底部边缘附近设置的m2金属轨的布局图案(例如，布局图案336)具有较大宽度w53的标准单元390a、390b允许减小m2金属轨的电阻，使得供应电压(例如，vdd、vss)可以较少的归因于ir降的劣化供应。
106.图4a及图4b是根据一实施例的集成电路的金属轨的示例布局图案400、450的图。布局图案400、450可在单个标准单元内延伸或延伸跨过两个或多个标准单元。
107.在一个态样中，布局图案400包括在x方向上延伸的布局图案410a-410e及在y方向上延伸的布局图案420a-420d。类似地，布局图案450包括在x方向上延伸的布局图案430a-430e及在y方向上延伸的布局图案420a-420d。布局图案410a-410e的每一者可面向布局图案430a-430e的对应布局图案。在一个态样中，布局图案410a-410e指示m0层中的金属轨的尺寸及/或位置，布局图案420a-420d指示m1层中的金属轨或金属短柱的尺寸及/或位置，并且布局图案430a-430e指示m2层中的金属轨的尺寸及/或位置。m0层中的金属轨可经由对应通孔触点c1电气耦合到m1层中的金属轨或金属短柱，并且m2层中的金属轨可经由对应通孔触点c2电气耦合到m1层中的金属轨或金属短柱。因此，m2层中的金属轨可经由m1层中的金属轨或金属短柱电气耦合到m0层中的金属轨。通过经由m1层中的多个金属轨或金属短柱电气耦合m2层中的金属轨及m0层中的金属轨，可以减小在m0层中的金属轨与m2层中的金属轨之间的电阻。在一个实例中，根据布局图案410a、410c、410e、430a、430c、430e形成的金属轨经配置为双电力结构以提供供应电压vdd，并且根据布局图案410b、410d、430b、430d形成的金属轨经配置为双电力结构以提供供应电压vss。
108.在一些实施例中，用于m1层中的金属轨或金属短柱的布局图案420a-420d具有交错构造。在一个态样中，交叉相同布局图案410a的布局图案420a、420b根据预定节距p41沿着x方向分离。在一个态样中，交叉布局图案410a的布局图案420a及交叉布局图案410b(邻近布局图案410a)的布局图案420c根据预定节距p42沿着x方向分离。在一个态样中，交叉相
同布局图案410b的布局图案420c、420d根据预定节距p41沿着x方向分离。预定节距p41可是cpp的偶整数(例如，8)倍，并且预定节距p42可是cpp的偶整数(例如，4)倍。预定节距p42可小于预定节距p41。因此，布局图案420a-420d可以形成如图4a及图4b所示的交错结构。可以实施根据cpp的整数倍分离的m1层中的金属轨或金属短柱的交错结构以将电力(例如，vdd、vss)供应到彼此串联相邻或部分重叠放置的多个(或重复)的一或多个标准单元。
109.图4c是根据一实施例的集成电路的金属轨的示例布局图案470的图。图4d是根据一实施例的根据图4c的布局图案470形成的金属轨的横截面图。在一个态样中，布局图案470对应于在布局图案400上方放置的布局图案450，其中额外布局图案用于m3层及通孔触点。例如，布局图案470包括在y方向上延伸的用于m3层的布局图案480a、480b、480c。例如，布局图案470亦包括布局图案485a，用于在根据布局图案430a形成的m2层与根据布局图案480a形成的m3层之间的通孔触点。针对另一实例，布局图案470亦包括布局图案485b，用于在根据布局图案430b形成的m2层与根据布局图案480b形成的m3层之间的通孔触点。针对另一实例，布局图案470亦包括局部图案485c，用于在根据布局图案430a形成的m2层与根据布局图案480c形成的m3层之间的通孔触点。在此构造中，根据布局图案480a、480c形成的金属轨可以彼此电气连接且用作电力轨以供应电力vss，并且根据布局图案480b形成的金属轨可以用作电力轨以供应电力vdd。在一个态样中，用于供应vss的金属轨的布局图案480a、480c根据节距p43沿着x方向分离。预定节距p43可是cpp的偶整数(例如，24)倍。因此，根据布局图案480a、480c形成的用于供应vss的m3金属轨可面向根据布局图案(例如，布局图案420a)形成的用于供应vss的m1金属轨，但根据布局图案480b形成的用于供应vdd的m3金属轨可能不面向用于供应vss的m1金属轨。如图4c及图4d所示的布局图案470的此种规则结构允许简单放置及路由多个标准单元。
110.图5是根据一实施例的集成电路的金属轨的示例布局图案的图。在图5中，不同电路的布局设计510、520靠近彼此放置。布局设计510、520的每一者可包括彼此串联相邻或部分重叠的多个(或重复)的一或多个标准单元。在一个态样中，布局设计510、520包括用于m1层的金属轨或金属短柱的布局图案。布局设计510、520可包括用于不同金属层及/或主动部件(例如，晶体管)的额外布局图案。
111.在一个态样中，布局设计510包括根据cpp的整数倍分离的用于m1层的布局图案。例如，沿着x方向在相同列中用于m1层中的金属短柱的布局图案530根据节距p41分离，此节距可是cpp的整数倍(例如，4)。可实施金属短柱以在m0层及m2层中的金属轨之间电气连接。类似地，例如，沿着x方向在相同列中用于m1层中的互连的布局图案540根据节距p41分离。可以实施m1层中的互连以在m0层中的金属轨之间或在m2层中的金属轨之间电气连接。在一个态样中，在一列中用于金属短柱的布局图案及在一相邻列中用于另一金属短柱的布局图案根据节距p42沿着x方向分离，使得用于金属短柱的布局图案可以具有如上文关于图4a及图4b描述的交错结构。在一个态样中，用于金属短柱的布局图案530可以在偶数个轨道上设置，其中用于互连的布局图案可以在奇数个轨道上设置。
112.在一个态样中，如本文揭示的具有根据cpp的整数倍分离的用于m1层的布局图案的布局设计510、520可以简单地对准及路由。例如，根据布局设计510中的布局图案505形成的m1层的金属轨可以经由m1层中或在y方向上延伸的不同金属层(例如，m3、m5等等)中的金属连接来电气连接到根据布局设计520中的布局图案515形成的m1层的金属短柱。在一些实
施例中，布局设计510、520可自动地对准，使得可以形成m1层或不同金属层中的金属连接以在布局设计510、520之间连接。在一些实施例中，布局设计510、布局设计520、或二者可以根据一或预定轨道(根据cpp的整数倍分离)断裂，以辅助放置及路由布局设计510、520。
113.图6a至图6d是根据一实施例的集成电路的金属轨的示例布局图案600a-600d的图。在一个态样中，布局图案600a-600d指示m1层中的金属轨的尺寸及/或位置。如图6a至图6d所示，金属轨的布局图案600a-600d可在y方向上延伸。在一个态样中，用于金属轨的布局图案具有针对m1层允许的至少最小宽度m1w及至少最小长度m1sl。在一个实例中，可以获得用于金属轨的布局图案的最小长度作为0.3-0.5xh，其中h是标准单元的高度。用于金属轨的布局图案可与用于另一金属轨的其相邻布局图案以针对m1层允许的最小间隔e2e分离。在一些实施例中，具有最小长度m1sl的布局图案可以在两个布局图案之间沿着y方向设置。两个布局图案可具有如图6a所示的与最小长度m1sl相比较长的长度、或具有如图6b至图6d所示的最小长度m1sl。在一些实施例中，具有最小长度m1sl的布局图案可以在两个布局图案之间沿着x方向设置。两个布局图案可具有如图6a至图6d所示的与最小长度m1sl相比较长的长度、或具有如图6d所示的最小长度m1sl。在一个态样中，布局图案600d包括如图6d所示交错的m1层中的金属轨的布局图案。m1层的此种交错结构允许简单放置及路由具有各种构造的部件。如图6a至图6d所示的各种布局图案允许在本文揭示的一或多个标准单元之间简单连接。
114.图7a是布局图案710的示例集合的图。布局图案710的集合可是集成电路的复杂布局设计的部分。在一个实例中，包括标准单元的不同单元可以在布局设计期间放置及路由。在一种方法中，可以执行设计规则检查(design rule check，drc)，并且可以辨识违反特定于半导体制造制程的几何及/或连接性规则的一或多个部分。例如，如图7a所示，可以高亮违反几何及/或连接性规则的集成电路的部分。经由drc，可以判断违反的类型及违反的位置(例如，笛卡尔坐标)。在一个实例中，经由drc，可以判断具有类似或相同违反类型的布局图案730a、730b、730c。
115.参见图7b，根据一些实施例示出了违反规则的图7a的集成电路的一部分的示例布局图案730a的图。参见图7c，根据一些实施例示出了在标准单元层中的触点及金属轨的示例布局图案750的图。在一个实例中，布局图案730a的集合包括布局图案750的子集。布局图案750的子集可是标准单元的布局图案(例如，图1b的布局设计160)。在一个实例中，布局图案750的子集包括在x方向上延伸的用于第一金属层m0的布局图案760a-760g。在一个实例中，布局图案760a指示用于供应电力vdd的金属轨的尺寸及/或位置，并且布局图案760g指示用于供应电力vss的金属轨的尺寸及/或位置。在一个实例中，布局图案760c指示用于供应信号a2的金属轨的尺寸及/或位置；布局图案760e指示用于供应信号zn的金属轨的尺寸及/或位置；以及布局图案760f指示用于供应信号a1的金属轨的尺寸及/或位置。
116.在一个实例中，布局图案730a可能不满足drc，此是由于用于通孔触点(例如，vd)的布局图案765重叠用于指派给信号a1的金属层的布局图案760f。如上文参考图1b所描述，可禁止邻近用于布局图案760g的电力轨的布局图案760f的金属轨与晶体管的有源区域具有通孔触点(例如，vd)，以允许布局图案760a-760g的每一者具有相同宽度及/或相同节距，同时减小为标准单元分配的面积。例如，用于信号a1及a1’的布局图案可违反端对端间隔规则。
117.参见图7d，根据一些实施例示出了在替换之后的集成电路的一部分的示例布局图案765的图。参见图7e，根据一些实施例示出了在替换单元层中的触点及金属轨的示例布局图案770的图。在一种方法中，辨识不满足drc的布局图案750的子集的一部分，并且判断电气等效于布局图案750的子集的等效布局图案770的集合。在一个态样中，可以判断违反的类型及违反drc的布局图案750的部分的位置。根据所判断的违反的类型及位置，满足drc的布局图案750的电气等效布局图案770可以自动地判断为替换图案。例如，等效布局图案770的集合包括指派给信号a1的金属轨的布局图案760d，使得用于通孔触点(例如，vd)的布局图案780可以远离用于电力轨的布局图案760g放置。布局图案750的子集可以由等效布局图案770的集合替换。在一个态样中，不同于替换布局图案730a的整个集合，可以辨识不满足针对标准单元中的一或多个预定金属轨的规则的布局图案750的子集，并且布局图案750的子集可以由等效布局图案770的集合替换，使得可不校正或重新产生布局图案730a的集合的其他布局图案。通过用替换图案来替换标准单元的布局图案的子集，可以自动地校正具有类似违反类型的多个布局图案730a、730b、730c。
118.图8是根据一实施例的形成或制造集成电路的方法800的流程图。将理解，额外操作可以在图8中描绘的方法800之前、期间、及/或之后执行。在一些实施例中，方法800可用于根据如本文揭示的各种布局设计形成集成电路。
119.在方法800的步骤810中，产生集成电路的布局设计。步骤810通过处理装置(例如，处理器1002(图10))执行，此处理装置用以执行产生布局设计的指令。在一种方法中，布局设计通过经由使用者界面放置一或多个标准单元的布局设计来产生。在一种方法中，布局设计通过处理器自动地产生，此处理器执行将逻辑设计(例如，verilog)转换为对应布局设计的合成工具。在一些实施例中，布局设计在图形数据库系统(gdsii)文件格式中呈现。
120.在一种方法中，步骤810包括产生布局图案的步骤812，此布局图案用于在标准单元的面积内的基板中的有源区域。在一种方法中，步骤810包括产生布局图案的步骤814，此布局图案用于在第一方向(例如，x方向)上延伸的第一金属轨(例如，在m0层中)。第一金属轨的每一者可在第一金属层中的面积内具有相同节距及/或相同宽度。在一种方法中，步骤810包括产生布局图案的步骤816，此布局图案用于在第一方向(例如，x方向)上延伸的第二金属轨(例如，在m2层中)。第二金属轨可在第二金属层中的面积内具有不同节距及/或不同宽度。在一些实施例中，步骤812、814、816通过计算装置(例如，图10的系统1000)执行，此计算装置由制造设施操作以产生标准单元的布局设计。可以将布局设计提供到由电路设计者操作的计算装置作为pdk。在一些实施例中，步骤812、814、816通过计算装置(例如，图10的系统1000)执行，此计算装置由电路设计者操作。在一个态样中，具有用于第一金属轨(例如，在m0层中)的布局图案(具有相同节距及/或相同宽度)及用于第二金属轨(例如，在m2层中)的布局图案(具有不同节距及/或不同宽度)的标准单元的布局设计允许以密集形式实施集成电路，同时保留信号品质或供应电压。
121.在方法800的步骤820中，基于布局设计制造集成电路。在一些实施例中，方法800的步骤820包含基于布局设计制造至少一个遮罩、及基于至少一个遮罩制造集成电路。
122.图9是根据一实施例的用等效布局图案替换集成电路的一部分的布局图案的方法900的流程图。将理解，额外操作可以在图9中描绘的方法900之前、期间、及/或之后执行。在一些实施例中，方法900可用于根据如本文揭示的各种布局设计形成集成电路。在一些实施
例中，方法900通过处理装置(例如，处理器1002(图10))自动地执行，此处理装置用以执行产生布局设计的指令。在一些实施例中，将方法900执行为图8的步骤810的部分。
123.在方法900的操作910中，产生用于第一金属轨的布局图案。在一种方法中，可以放置标准单元的布局图案(例如，图1b的布局图案160)。布局图案可包括在标准单元的面积内在第一方向(例如，x方向)上延伸的用于第一金属层(例如，m0层)中的第一金属轨的布局图案。第一金属轨的每一者可在标准单元的面积内具有相同节距及/或相同宽度。
124.在方法900的操作915中，产生用于第二金属轨的布局图案。标准单元的布局图案可包括在标准单元的面积内在第一方向(例如，x方向)上延伸的用于第二金属层(例如，m2层)中的第二金属轨的布局图案。第二金属轨可在标准单元的面积内具有不同节距及/或不同宽度。在放置标准单元的布局图案之后，使用者可尝试将用于通孔触点(例如，vd)的布局图案(例如，布局图案765)放置在用于图7c的金属轨的布局图案(例如，布局图案760f)之下，此布局图案邻近用于电力轨的布局图案(例如，布局图案760g)以供应电力(例如，vdd或vss)。
125.在方法900的操作920中，侦测违反与标准单元的第一金属层相关联的规则的布局图案的一部分。例如，drc可以对布局图案执行以自动地侦测违反与标准单元的第一金属层相关联的规则的布局图案的部分。与标准单元的第一金属层相关联的示例规则是禁止第一金属层(例如，m0层)中的一或多个预定金属轨具有用于电气耦合到下方的主动面积区域的通孔触点(例如，vd)。例如，禁止用于通孔触点(例如，vd)的布局图案765重叠邻近用于电力轨的布局图案760g的用于图7c的金属轨的布局图案760f，此是由于在通孔触点(例如，vd)与电力轨的布局图案760g的ptap之间的短距离。在一种方法中，在操作922中，判断违反类型(例如，无效接触位置)，在操作924中，判断布局图案的部分的位置(例如，笛卡儿坐标)。
126.在操作930中，例如，根据违反类型及布局图案的部分的位置，判断用于布局图案的部分的替换图案。在一个实例中，替换图案可具有用于通孔触点(例如，vd)的布局图案780，此布局图案远离用于电力轨的布局图案760g放置。在一个实例中，可以将信号指派给不同金属轨以避免电力轨附近的通孔触点。在一种方法中，可以辨识未指派的金属轨，并且可以将指派给处于违反的金属轨的信号重新指派给未指派的金属轨。在一个实例中，可以将指派给标准单元的边界或侧面附近的金属轨的信号指派给远离标准单元的边界或侧面的下一金属轨。此外，可以产生在用于重新指派的金属轨的布局图案与有源区域之间的通孔触点的布局图案。
127.在操作935中，可以判断替换图案是否可行。例如，在操作935中，可以判断替换图案是否满足各种drc规则。在操作940中，回应于替换图案可行，布局图案或布局图案的部分由替换图案替换。在一些情况下，工程改变命令路由可在替换之后执行。回应于替换图案不可行，方法900可返回到操作930，并且重新判断或重新产生另一替换图案。布局图案或布局图案的部分可由替换图案自动地替换，使得使用者可不必人工辨识布局图案违反drc的部分，并且固定布局设计。在一些实施例中，可以产生多个替换图案，并且可以选择及使用具有与布局图案的部分的最小改变量的替换图案。在集成电路中的具有超过数十亿的部件的情况下，标准单元的路由的此种自动校正可以改进产生复杂集成电路的布局设计的速度及效率。
128.图10是根据一实施例的用于设计及制造ic布局设计的系统1000的示意图。在一些
实施例中，系统1000产生或放置本文描述的一或多个ic布局设计。在一些实施例中，系统1000基于本文描述的一或多个ic布局设计制造一或多个ic。系统1000包括硬件处理器1002及用计算机程序码1006(例如，可执行指令集)编码(例如，储存计算机程序码1006)的非暂时性计算机可读取储存媒体1004。计算机可读取储存媒体1004经配置为用于与制造机器对接，用于产生集成电路。处理器1002由总线1008电气耦合到计算机可读取储存媒体1004。处理器1002亦由总线1008电气耦合到i/o接口1010。网络接口1012亦由总线1008电气连接到处理器1002。网络接口1012连接到网络1014，使得处理器1002及计算机可读取储存媒体1004能够经由网络1014连接到外部元件。处理器1002用以执行在计算机可读取储存媒体1004中编码的计算机程序码1006，以便导致系统1000可用于执行如方法800或900中描述的操作的一部分或全部。
129.在一些实施例中，处理器1002是中央处理单元(cpu)、多处理器、分散式处理系统、特殊应用集成电路(asic)、及/或适宜的处理单元。
130.在一些实施例中，计算机可读取储存媒体1004是电子、磁性、光学、电磁、红外、及/或半导体系统(或者设备或元件)。例如，计算机可读取储存媒体1004包括半导体或固态记忆体、磁带、可移除计算机磁片、随机存取记忆体(ram)、只读记忆体(rom)、刚性磁盘、及/或光盘。在使用光盘的一些实施例中，计算机可读取储存媒体1004包括压缩磁盘-只读记忆体(cd-rom)、压缩磁盘-读/写(cd-r/w)、及/或数字视频光盘(dvd)。
131.在一些实施例中，储存媒体1004储存计算机程序码1006，此计算机程序码用以导致系统1000执行方法800或900。在一些实施例中，储存媒体1004亦储存执行方法800或900所需的信息，以及在执行方法800或900期间产生的信息，诸如布局设计1016及使用者界面1018及制造单元1020，及/或可执行指令集，以执行方法800或900的操作。在一些实施例中，布局设计1016包含用于布局设计160的一或多个布局图案。
132.在一些实施例中，储存媒体1004储存用于与制造机器对接的指令(例如，计算机程序码1006)。指令(例如，计算机程序码1006)使处理器1002能够产生可由制造机器读取的制造指令以在制造制程期间有效实施方法800或900。
133.系统1000包括i/o接口1010。i/o接口1010耦合到外部电路系统。在一些实施例中，i/o接口1010包括用于将信息及命令通讯到处理器1002的键盘、小键盘、鼠标、轨迹球、轨迹板、及/或游标方向键。
134.系统1000亦包括耦合到处理器1002的网络接口1012。网络接口1012允许系统1000与网络1014通讯，其中一或多个其他计算机系统连接到网络。网络接口1012包括：无线网络接口，诸如bluetooth、wifi、wimax、gprs、或wcdma；或有线网络接口，诸如ethernet、usb、或ieee-13154。在一些实施例中，方法800或900在两个或多个系统1000中实施，并且信息(诸如布局设计、使用者界面及制造单元)在不同系统1000之间由网络1014交换。
135.系统1000用以经由i/o接口1010或网络接口1012接收关于布局设计的信息。通过总线1008将信息传递到处理器1002，以判断用于产生ic的布局设计。布局设计随后在计算机可读取媒体1004中储存为布局设计1016。系统1000用以经由i/o接口1010或网络接口1012接收关于使用者界面的信息。信息在计算机可读取媒体1004中储存为使用者界面1018。系统1000用以经由i/o接口1010或网络接口1012接收关于制造单元的信息。信息在计算机可读取媒体1004中储存为制造单元1020。在一些实施例中，制造单元1020包括由系统
1000利用的制造信息。
136.在一些实施例中，将方法800或900实施为由处理器执行的独立式软件应用。在一些实施例中，将方法800或900实施为软件应用，此软件应用是额外软件应用的一部分。在一些实施例中，将方法800或900实施为到软件应用的插件。在一些实施例中，将方法800或900实施为软件应用，此软件应用为eda工具的一部分。在一些实施例中，将方法800或900实施为由eda工具使用的软件应用。在一些实施例中，eda工具用于产生集成电路元件的布局设计。在一些实施例中，布局设计在非暂时性计算机可读取媒体上储存。在一些实施例中，布局设计使用诸如获自cadence design systems,inc.的的工具或另一适宜布局产生工具来产生。在一些实施例中，布局设计基于网络连线表产生，此网络连线表基于示意设计产生。在一些实施例中，方法800或900由制造元件实施以使用遮罩集合制造集成电路，此遮罩集合基于由系统1000产生的一或多个布局设计制造。在一些实施例中，系统1000是用于使用遮罩集合制造集成电路的制造元件，此组遮罩集合基于本揭示的一或多个布局设计制造。在一些实施例中，图10的系统1000产生与其他方法相比较小的ic的布局设计。在一些实施例中，图10的系统1000产生占据与其他方法相比较小的面积的ic的布局设计。
137.图11是根据本揭示的至少一个实施例的集成电路(ic)制造系统及与其相关联的ic制造流程的方块图。
138.在图11中，ic制造系统1100包括实体，诸如设计室1120、遮罩室1130、及ic制造商/生产商(“fab”)1140，此等实体在关于制造ic元件1160的设计、开发、及制造周期及/或服务中彼此相互作用。系统1100中的实体由通讯网络连接。在一些实施例中，通讯网络是单个网络。在一些实施例中，通讯网络是各种不同的网络，诸如网内网络及网际网络。通讯网络包括有线及/或无线通讯通道。每个实体与其他实体中的一或多个相互作用，并且将服务提供到其他实体中的一或多个及/或从其他实体中的一或多个接收服务。在一些实施例中，设计室1120、遮罩室1130、及ic fab 1140中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室1120、遮罩室1130、及ic fab 1140中的两个或多个在共用设施中共存并且使用共用资源。
139.设计室(或设计团队)1120产生ic设计布局1122。ic设计布局1122包括针对ic元件1160设计的各个几何图案。几何图案对应于构成待制造的ic元件1160的各个部件的金属、氧化物、或半导体层的图案。各个层结合以形成各种ic特征。例如，ic设计布局1122的一部分包括待在半导体基板(诸如硅晶圆)中形成的各种ic特征(诸如有源区域、栅电极、源电极及漏电极、层间互连的金属线或通孔触点、及用于接合垫的开口)以及在半导体基板上设置的各种材料层。设计室1120实施适当设计程序以形成ic设计布局1122。设计程序包括下列的一或多个：逻辑设计、实体设计或放置及路由。ic设计布局1122存在于具有几何图案的信息的一或多个数据文件中。例如，ic设计布局1122可以gdsii文件格式或dfii文件格式表达。
140.遮罩室1130包括遮罩数据准备1132及遮罩制造1134。遮罩室1130使用ic设计布局1122，以制造一或多个遮罩，此等遮罩将用于根据ic设计布局1122制造ic元件1160的各个层。遮罩室1130执行遮罩数据准备1132，其中ic设计布局1122转换为代表性数据文件(“rdf”)。遮罩数据准备1132向遮罩制造1134提供rdf。遮罩制造1134包括遮罩写入器。遮罩
写入器将rdf转换为基板上的影像，基板诸如遮罩(主光罩)或半导体晶圆。设计布局由遮罩数据准备1132操控，以符合遮罩写入器的特定特性及/或ic fab 1140的需求。在图11中，将遮罩数据准备1132及遮罩制造1134示出为单独的元件。在一些实施例中，遮罩数据准备1132及遮罩制造1134可以共同称为遮罩数据准备。
141.在一些实施例中，遮罩数据准备1132包括光学邻近修正(opc)，此opc使用微影增强技术来补偿影像误差，诸如可以由绕射、干涉、其他制程影响及类似者产生的彼等。opc调节ic设计布局1122。在一些实施例中，遮罩数据准备1132包括进一步的解析度增强技术(ret)，诸如偏轴照明、次解析度辅助特征、相移遮罩、其他适宜技术、及类似者或其组合。在一些实施例中，亦使用反向微影技术(ilt)，其将opc视作反向成像问题。
142.在一些实施例中，遮罩数据准备1132包括遮罩规则检验器(mrc)，此遮罩规则检验器检验已经历具有一组遮罩产生规则的opc中的制程的ic设计布局，此等遮罩产生规则含有某些几何及/或连接性限制以确保足够裕度，用于考虑在半导体制造制程中的变化性及类似者。在一些实施例中，mrc修改ic设计布局以在遮罩制造1134期间补偿限制，此可撤销由opc执行的部分修改，以便满足遮罩产生规则。
143.在一些实施例中，遮罩数据准备1132包括模拟处理的微影制程检验(lpc)，此处理将由ic fab 1140实施以制造ic元件1160。lpc基于ic设计布局1122模拟此处理以产生模拟的制造元件，诸如ic元件1160。在lpc模拟中的处理参数可以包括与ic制造周期的各个制程相关联的参数、与用于制造ic的工具相关联的参数、及/或制造制程的其他态样。lpc考虑到各种因素，诸如天线影像对比、焦点深度(“dof”)、遮罩误差增强因素(“meef”)、其他适宜因素、及类似者或其组合。在一些实施例中，在模拟的制造元件已经由lpc产生之后，若模拟的元件形状不足够紧密以满足设计规则，则opc及/或mrc将重复以进一步细化ic设计布局1122。
144.应当理解，遮罩数据准备1132的以上描述出于清晰目的已经简化。在一些实施例中，遮罩数据准备1132包括额外特征，诸如逻辑操作(lop)以根据制造规则修改ic设计布局。另外，在遮罩数据准备1132期间应用到ic设计布局1122的制程可以各种不同次序执行。
145.在遮罩数据准备1132之后并且在遮罩制造1134期间，遮罩或遮罩的群组基于经修改的ic设计布局制造。在一些实施例中，电子束(e束)或多个电子束的机制用于基于经修改的ic设计布局在遮罩(光罩或主光罩)上形成图案。遮罩可以在各种技术中形成。在一些实施例中，遮罩使用二进制技术形成。在一些实施例中，遮罩图案包括不透明区域及透明区域。用于暴露已经在晶圆上涂布的影像敏感材料层(例如，光阻剂)的辐射光束(诸如紫外(uv)光束)由不透明区域阻挡并且经由透明区域发射。在一个实例中，二进制遮罩包括透明基板(例如，熔凝石英)及在遮罩的不透明区域中涂布的不透明材料(例如，铬)。在另一实例中，遮罩使用相移技术形成。在相移遮罩(psm)中，在遮罩上形成的图案中的各种特征用以具有适当相位差，以增强解析度及成像品质。在各个实例中，相移遮罩可以是衰减psm或交替psm。由遮罩制造1134产生的遮罩在各种制程中使用。例如，此种遮罩在离子布植制程中使用以在半导体晶圆中形成各种掺杂区域、在蚀刻制程中使用以在半导体晶圆中形成各种蚀刻区域、及/或在其他适宜制程中使用。
146.ic fab 1140是包括用于制造各种不同的ic产品的一或多个制造设施的ic制造实体。在一些实施例中，ic fab 1140是半导体代工厂。例如，可存在用于多种ic产品的前端制
造(线程前端(feol)制造)的制造设施，而第二制造设施可提供用于互连及封装ic产品的后端制造(线程后端(beol)制造)，并且第三制造设施可提供用于代工厂实体的其他服务。
147.ic fab 1140使用由遮罩室1130制造的遮罩(或多个遮罩)来制造ic元件1160。因此，ic fab 1140至少间接地使用ic设计布局1122来制造ic元件1160。在一些实施例中，半导体晶圆1142通过ic fab 1140使用遮罩(或多个遮罩)制造以形成ic元件1160。半导体晶圆1142包括硅基板或其上形成有材料层的其他适当基板。半导体晶圆进一步包括下列的一或多个：各种掺杂区域、介电特征、多级互连、及类似者(在后续的制造步骤处形成)。
148.将系统1100图示为具有设计室1120、遮罩室1130或ic fab 1140，作为分离的部件或实体。然而，将理解，设计室1120、遮罩室1130或ic fab 1140的一或多个是相同部件或实体的部分。
149.关于集成电路(ic)制造系统(例如，图11的系统1100)以及与其相关联的ic制造流程的细节例如在下列中发现：于2016年2月9日授权的美国专利公开案第9,256,709号、于2015年10月1日公开的美国专利申请案公开案第20150278429号、于2014年2月6日公开的美国专利申请案公开案第20100040838号、以及于2007年8月21日授权的美国专利公开案第7,260,442号，其各者的全文以引用方式并入本文中。
150.此描述的一个态样是关于一种集成电路。在一些实施例中，集成电路包括基板、面向基板的第一层、及面向第一层的第二层。第二层可与第一层相比离基板更远。在一些实施例中，第一层包括在集成电路的面积内的第一金属轨集合，其中第一金属轨集合的每一者根据沿着一方向的相同节距与第一金属轨集合的其相邻第一金属轨分离。在一些实施例中，第二层包括在此面积内的第二金属轨集合，其中第二金属轨集合包括根据沿着此方向的第一节距分离的两个相邻第二金属轨、以及根据沿着此方向的第二节距分离的额外两个相邻第二金属轨。
151.在一些实施例中，第一金属轨集合的每一者具有沿着方向的一相同宽度。
152.在一些实施例中，第二金属轨集合的第二金属轨具有沿着方向的第一宽度，其中第二金属轨集合的另一第二金属轨具有沿着方向的第二宽度。
153.在一些实施例中，第二金属轨集合包括两个第二金属轨及在两个第二金属轨之间设置的一或多个第二金属轨，两个第二金属轨的每一者具有沿着方向的第一宽度，一或多个第二金属轨的每一者具有沿着方向的第二宽度，第二宽度小于第一宽度。
154.在一些实施例中，第二金属轨集合的两个第二金属轨的每一者面向第一金属轨集合的两个第一金属轨的对应第一金属轨，两个第一金属轨的每一者具有沿着方向的第三宽度，第三宽度小于第一宽度。
155.在一些实施例中，第一金属轨集合包括：第一金属轨，以及相邻第一金属轨，邻近第一金属轨，在i)远离相邻第一金属轨的第一金属轨的一侧面与ii)沿着方向朝向第一金属轨的相邻第一金属轨的侧面之间的距离是相同节距。
156.在一些实施例中，第一金属轨集合的第一金属轨的一部分在另一方向上在基板的有源区域上方延伸，第一金属轨的部分面向有源区域而在第一金属轨的部分与基板的有源区域之间没有触点。
157.在一些实施例中，集成电路还包含第三层，设置在第一层与第二层之间，第三层包括在集成电路的面积内的第三金属轨集合，第三金属轨集合在方向上延伸。
158.在一些实施例中，第一金属轨集合及第二金属轨集合在横穿方向的另一方向上延伸。
159.在一些实施例中，第三金属轨集合包括两个相邻第三金属轨，两个相邻第三金属轨以基板中的聚硅的节距沿着另一方向分离。
160.在一些实施例中，集成电路还包含第三层，在第一层与第二层之间设置，第三层包括第一金属短柱及第二金属短柱以将第一金属轨集合的一个第一金属轨电气耦合到第二金属轨集合的对应第二金属轨，第一金属短柱及第二金属短柱以基板中的聚硅的节距的偶整数倍沿着横穿方向的另一方向分离。
161.在一些实施例中，其中第三层包括第三金属短柱，在集成电路的面积内，以将第一金属轨集合的另一个第一金属轨电气耦合到第二金属轨集合的另一对应第二金属轨，第一金属短柱及第三金属短柱以基板中的聚硅的节距的另一偶整数倍沿着横穿方向的另一方向分离，另一偶整数小于偶整数。
162.在一些实施例中，第一层是m0层。
163.在一些实施例中，集成电路的另一面积包括集成电路的面积的相同构造。
164.此描述的一个态样是关于一种集成电路。在一些实施例中，集成电路包括基板、面向基板的第一层、及面向第一层的第二层。在一些实施例中，第一层包括在集成电路的面积内在第一方向上延伸的第一金属轨集合，其中第一金属轨集合的每一者具有沿着横穿第一方向的第二方向的第一宽度。在一些实施例中，第二层包括在集成电路的面积内在第一方向上延伸的第二金属轨集合。在一些实施例中，第二金属轨集合包括两个第二金属轨及在两个第二金属轨之间的额外第二金属轨，其中两个第二金属轨的每一者具有沿着第二方向的第二宽度，并且额外第二金属轨具有沿着第二方向的第三宽度。
165.在一些实施例中，第三宽度小于第二宽度，并且其中第一宽度小于第二宽度。
166.在一些实施例中，第一金属轨集合的每一者以沿着第二方向的相同距离与等第一金属轨的集合的其相邻第一金属轨分离。
167.在一些实施例中，第二金属轨集合的两个第二金属轨的每一者面向第一金属轨集合的两个第一金属轨的对应第一金属轨。
168.在一些实施例中，集成电路的另一面积包括集成电路的面积的相同构造。
169.此描述的一个态样是关于产生集成电路的布局设计。在一些实施例中，方法包括通过处理器产生用于面向集成电路的基板的第一层的布局图案。第一层可包括在集成电路的面积内具有相同节距的第一金属轨。在一些实施例中，方法包括通过处理器产生用于面向第一层的集成电路的第二层的布局图案。第二层可包括在集成电路的面积内具有不同节距的第二金属轨。在一些实施例中，方法包括通过处理器侦测违反与第一金属轨相关联的放置规则的集成电路面积的布局图案的一部分。在一些实施例中，方法包括通过处理器判断用于布局图案的部分的替换图案。在一些实施例中，方法包括通过处理器用所判断的替换图案来替换布局图案的部分。
170.上文概述若干实施例的特征，使得熟悉此项技术者可更好地理解本揭示的态样。熟悉此项技术者应了解，可轻易使用本揭示作为设计或修改其他制程及结构的基础，以便执行本文所介绍的实施例的相同目的及/或实现相同优点。熟悉此项技术者亦应认识到，此类等效构造并未脱离本揭示的精神及范畴，且可在不脱离本揭示的精神及范畴的情况下产
生本文的各种变化、取代及更改。