半导体存储装置及其形成方法与流程

本发明涉及一种半导体装置及其形成方法，尤其是涉及一种半导体存储装置及其形成方法。

背景技术：

随着各种电子产品朝小型化发展之趋势，动态随机存储器(dynamicrandomaccessmemory,dram)单元的设计也必须符合高集成度及高密度之要求。对于一具备凹入式闸极结构之dram单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构之dram单元。

一般来说，具备凹入式闸极结构之dram单元会包含一晶体管元件与一电荷贮存装置，以接收来自于位线及字线的电压信号。然而，受限于工艺技术之故，现有具备凹入式闸极结构之dram单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器元件之效能及可靠度。

技术实现要素：

本发明之一目的在于提供一种半导体存储装置及其形成方法，其系借助自对准双重图案化工艺(self-aligneddoublepatterning,简称sadp)以及位线修整掩膜(bitlinetrimmingmask)形成多个位线。由此，多个位线的长度不同且两端的间距亦对应地不同，使得半导体存储装置的位线结构可提升后续插塞形成的制作工艺空间(processwindow)，以改善插塞的接触电阻(contactresistance,简称rc)。

为达上述目的，本发明之一实施例提供一种半导体存储装置，其包含一基底、多个主动区，以及多个位线。多个主动区定义在位于所述基底上。多个位线相互平行地沿着一方向第一方向分隔地间隔地设置在所述基底上，所述位线横跨所述主动区，其中各所述位线具有相对的第一端与第二端，所述位线的所述第一端及所述第二端呈错位排列且分别具有不同的长度。

为达上述目的，本发明之一实施例提供一种半导体存储装置的形成方法，其包含以下步骤。首先，提供一基底。于所述基底上形成多个主动区。在所述基底上形成多个位线，所述位线相互平行地沿着第一方向位于所述基底上并横跨所述主动区，其中各所述位线具有相对的第一端与第二端，所述位线的所述第一端及所述第二端呈错位排列且分别具有不同的长度。

附图说明

图1至图10绘示本发明优选实施例中半导体存储装置的形成方法示意图；其中，

图1为本发明的半导体存储装置的俯视示意图；

图2为图1中沿着切线a-a’的剖面示意图；

图3为本发明的半导体存储装置形成插塞沟渠后的剖面示意图；

图4为本发明的半导体存储装置形成轴心体与侧壁子后的俯视示意图；

图5为图4中沿着切线a-a’的剖面示意图；

图6为本发明的半导体存储装置进行图案化制作工艺后的剖面示意图；

图7为本发明的半导体存储装置形成位线后的俯视示意图；

图8为图7中沿着切线a-a’的剖面示意图；

图9为本发明的半导体存储装置形成位线修整掩膜后的俯视示意图；以及

图10为本发明的半导体存储装置进行位线修整工艺后的俯视示意图。

其中，附图标记说明如下：

100、基底；101、主动区；102、存储区域；106、浅沟渠隔离；108、沟渠；110、字线；112、介电层；113、闸极介电层；114、闸极；116、第一绝缘层；124、第二绝缘层；126、牺牲层；128、掩膜层；129、开口；130、插塞沟渠；150、材料层；160、位线图案；160a、位线接触插塞；161、第一位线；163、第二位线；165、第三位线；200、图案化牺牲层；210、侧壁子；230、掩膜层；231、第一凹陷；232、第二凹陷；233、第三凹陷；234、第四凹陷；236、第五凹陷。

具体实施方式

为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。

请参照图1至图10，所绘示者为本发明优选实施例中，半导体存储装置的形成方法的示意图，其中，图1、图4、图7、图9及图10为一半导体存储装置于制作工艺中的俯视示意图，其余图式则为半导体存储装置于制作工艺中的剖面示意图，其中，图2、图5及图8分别为图1、图4及图7中沿着切线a-a’的剖面示意图。

在本实施例中，上述半导体存储装置例如是包含一凹入式闸极的随机动态处理存储器(dynamicrandomaccessmemory，dram)，其包含有至少一晶体管元件(未绘示)以及至少一电容结构(未绘示)，以作为dram数组中的最小组成单元并接收来自于字线(wordline，wl)及位线(bitline，bl)，例如第一位线、第二位线、第三位线的电压信号。首先，如图1及图2所示，上述半导体存储装置包含一存储区域102(memorycellregion)以及环绕存储区域102的一外围区域(peripheryregion，未绘示)，其中，为简化说明，本实施的图式仅绘出存储区域102及设置于其内元件的示意图，而省略上述外围区域。具体来说，上述半导体存储装置包含一基底100，例如是一硅基底、含硅基底(如sic、sige)或硅覆绝缘(silicon-on-insulator，soi)基底等，基底100上形成有多个主动区101(activearea，aa)，各主动区101相互平行地沿着一第一方向d1延伸。基底100内还形成有多个埋藏式的闸极114，而可作为一埋藏式的字线110(buriedwordline，bwl)。各闸极114例如是相互平行地沿着一第二方向d2延伸，并横跨于各主动区101(在第一方向d1上)的下方，如图1所示。

在一实施例中，上述半导体存储装置可利用以下步骤形成，但并不仅限于此。首先，如图2所示，在基底100内形成至少一浅沟渠隔离106(shallowtrenchisolation，sti)，以在基底100定义出图1所示的各主动区101。接着，在基底100形成多个沟渠108，各沟渠108彼此平行且朝向第二方向d2延伸，并且，在各沟渠108内依序形成覆盖沟渠108整体表面的一介电层112、填满沟渠108下半部的闸极介电层113与埋藏式的闸极114以及填满沟渠108上半部的一第一绝缘层116，其中，第一绝缘层116顶面系切齐基底100的表面，如图2所示。由此，位于各沟渠108内的闸极114则可同样地彼此平行且朝向第二方向d2延伸，形成如图1所示的字线110。然后，在基底100的上述表面上形成一第二绝缘层124，第二绝缘层124例如包含一氧化硅-氮化硅-氧化硅(oxide-nitride-oxide，ono)结构，以覆盖基底100及其内的字线110。

随后，如图2及图3所示，在基底100的上述表面上形成至少一个插塞沟渠130。插塞沟渠130可利用以下步骤形成，但并不限于此。首先，在基底100上形成一掩膜结构，上述掩膜结构可具有至少一个可用以定义插塞沟渠130的开口129，而暴露出部分的第二绝缘层124。在一实施例中，上述掩膜结构可包含由下而上依序堆栈的一牺牲层126与一掩膜层128，如图2所示，其中，牺牲层126例如是一有机介电层，但不以此为限。然后，利用上述掩膜结构进行一蚀刻工艺，移除自开口129暴露出的第二绝缘层124及其下方的部分基底100，以在基底100内形成插塞沟渠130，再完全移除上述掩膜结构，如图3所示。插塞沟渠130系位于相邻的两字线110之间，并暴露出一部分的基底100。在一实施例中，形成插塞沟渠130时，还可一并进行一离子布植工艺，例如是一抗接面击穿(anti-punch-through)离子布植工艺，以在插塞沟渠130所暴露出的基底100内进一步形成一掺杂区(未绘示)，以达到避免电流渗漏的效果。

再如图4至图8所示，在基底上形成多个位线图案160。在本实施例中，位线图案160的形成可借助一自对准双重图案化(self-aligneddoublepatterning，sadp)工艺，但并不限于此。详细来说，系先在基底上形成一材料层150，填满插塞沟渠130并进一步覆盖在基底上，如图5所示，然后，进行上述自对准双重图案化制作工艺。在一实施例中，材料层150例如是包含整体相同的导电材质，或是包含一复合材质，举例来说，上述复合材质例如包含由下而上依序堆栈的一半导体层(未绘示，例如是一多晶硅层)、一阻障层(未绘示，例如包含一钛层及/或一氮化钛层)、一接口层(未绘示，例如包含一硅化钨层)、一金属层(未绘示，例如是钨、铝或铜等低阻质的金属)以及一屏蔽层(未绘示)，但不以此为限。接着，如图4及图5所示，透过一光刻工艺在材料层150上形成多个图案化牺牲层200(mandrels)，各图案化牺牲层系彼此平行且朝向一第三方向d3延伸，再依序进行沉积及回蚀刻工艺，以在各图案化牺牲层200的侧壁形成一侧壁子210。后续，如图6所示，完全地去除图案化牺牲层200，并透过侧壁子210的覆盖再进行一蚀刻工艺，以将侧壁子210的图案转移至下方的材料层150，使得填入插塞沟渠130的材料层150可形成位线接触插塞160a(bitlinecontact，blc)，而位于基底100上的材料层150则可形成位线图案160。换言之，在本实施例中，位线接触插塞160a系与位线图案160一体成型，但不以此为限。

之后，完全地移除侧壁子。如图7及图8所示，多个位线图案160是形成在闸极114上，并且，各位线图案160相互平行地沿着一第三方向d3延伸，并同时横跨第一方向d1上的主动区101以及第二方向d2上的字线110，而各位线接触插塞160a则是形成在位线图案160的下方，介于两相邻的字线110之间。也就是说，第三方向d3不同于第一方向d1与第二方向d2，第一方向不同于第二方向，优选地是与第二方向d2垂直而不垂直于第第一方向d1。如此，位线图案160与字线110是藉由第二绝缘层124相互隔离，并可进一步透过位线接触插塞160a电连接至上述半导体存储装置中的上述至少一晶体管元件的一源极/汲极区(未绘示)。

而后，如图9至图10所示，进行一位线修整(bitlinetrimout)工艺，以形成多个位线，分别为第一位线161、第二位线163、第三位线165。首先，在基底上形成一掩膜层230，完全覆盖上述半导体存储装置的存储区域102。需注意的是，掩膜层230系作为一位线修整掩膜，掩膜层230在第三方向d3上的两相对侧上具有多个凹陷，分别为第一凹陷231、第三凹陷233、第二凹陷232、第四凹陷234，并且，位于上述两相对侧上的第一凹陷231、第三凹陷233、第二凹陷232、第四凹陷234系相互交替排列，交替地暴露出位线图案160的两相对端。换言之，一部分位于存储区域102之外的位线图案160可自掩膜层230的凹陷第一凹陷231、第三凹陷233、第二凹陷232、第四凹陷234中暴露出来。在本实施例中，各凹陷第一凹陷231、第三凹陷233、第二凹陷232、第四凹陷234优选地在第三方向d3上可具有相同或不同的尺寸(例如是指在第三方向d3上的深度)。举例来说，位于同一侧的凹陷第一凹陷231、第三凹陷233可选择具有不同的深度w1、w3，使得所暴露出的部分位线图案160的长度不同；或者，位于同一侧第二凹陷232、第四凹陷234亦可选择具有相同的深度w1，使得所暴露出的部分位线图案160的长度亦相同；又或者位于同一侧的第二凹陷232、第四凹陷234、第五凹陷236亦可同时具有相同的深度w1，以及不同的深度度w2，如图9所示，但不以此为限。本领域技术人员应可轻易理解，各上述凹陷的尺寸应可配合实际元件需求进一步调整，例如可使所有的凹陷皆具有相同的尺寸，或者是使位于同一侧的各上述凹陷皆具有相同的尺寸，而位于不同侧的各上述凹陷则具有不同的尺寸。此外，在本实施例中，虽是使各第一凹陷231、第三凹陷233、第二凹陷232、第四凹陷234具有相同的形状(如皆为矩形)进行说明，但并不以此为限，在另一实施例中，各上述凹陷的形状亦可配合实际元件需求进一步调整，例如使各凹陷分别具有不同的形状，如圆形、椭圆形、梯形、三角形的凹陷(未绘示)等，或是使位于两相对侧的凹陷分别具有不同的形状。

然后，如图9至图10所示，透过掩膜层230进行一蚀刻工艺，移除自第一凹陷231、第三凹陷233、第二凹陷232、第四凹陷234所暴露出的部分位线图案160，形成多个位线，分别为第一位线161、第二位线163、第三位线165。之后，再完全移除掩膜层230。如图10所示，第一位线161、第二位线163、第三位线165系相互平行地沿着第三方向d3间隔地设置，并横跨各主动区101以及下方的字线110。需特别注意的是，经过上述位线修整工艺后，第一位线161、第二位线163、第三位线165可具有相同的长度l1，或者，第一位线161、第二位线163、第三位线165之间亦可具有不同的长度l1、l2、l3。并且，第一位线161、第二位线163、第三位线165在第三方向d3上的两相对端并非相互切齐，而是相互错位排列。详细来说，第二位线163的一端(如左端)与相邻的第三位线165以及第一位线161的一端(如左端)并非切齐，而是交错排列；而第二位线163的另一端(如右端)与相邻的第三位线165以及第一位线161(如右端)亦同样是交错排列，如图10所示。并且，第一位线161、第二位线163、第三位线165的上述两相对端相互错开的距离可选择相互相同，例如是相邻两条位线的左端相互错开的程度与其右端相互错开的程度相同；或者，第一位线161、第二位线163、第三位线165的上述两相对端相互错开的距离亦可相互不同，如相邻的第二位线163与第三位线165左端相互错开的程度与相邻的第二位线163与第一位线161左端相互错开的程度明显不同，如图10所示。

由此，如图9至图10所示，第一位线161、第二位线163、第三位线165在上述两相对端的部分可具有较大的间距(pitch)p1，例如是约为第一位线161、第二位线163、第三位线165其他部分的间距p2的约2倍，但不以此为限。在此情况下，部分第一位线161、第二位线163可部分不重叠于下方的字线110，特别系位在位于存储区域102之外(即位在位于上述外围区域内)的字线110，换言之，部分第一位线161、第二位线163与下方的字线110之间的重叠面积可小于第三位线165。如此，第一位线161、第二位线163、第三位线165的上述两相对端可具有较大的制作工艺空间(processwindow)，有利于后续制作工艺的进行，例如是形成电连接第一位线161、第二位线163、第三位线165的插塞制作工艺等。详细来说，因第一位线161、第二位线163、第三位线165的上述两相对端系相互交替地排列，而电连接第一位线161、第二位线163、第三位线165的插塞亦可相互交替地设置在第一位线161、第二位线163、第三位线165的上述两相对端，例如可将电连接第一位线161、第二位线163、第三位线165的各上述插塞依序设置在第三位线165的左端、第二位线163的右端与第一位线161的左端等，而使得各上述插塞可具有足够的设置空间，以改善其接触电阻，但不以前述设置方式为限。

由此，即完成本发明优选实施例中上述半导体存储装置的形成方法。本实施例的形成方法系借助自对准双重图案化工艺以及位线修整掩膜(bitlinetrimmingmask)形成上述半导体存储装置的多个位线。在此情况下，上述位线的两相对端系相互错位排列，并且，各上述位线的上述两相对端相互错开的距离亦可选择相互相同或是不同，使得各上述位线可具有相同或不同的长度。藉此，各上述位线的上述两相对端可具有较大的间距，例如是约为其他部分的约2倍左右，而可具有较大的制作工艺空间。因此，上述半导体存储装置的位线结构，特别系指上述位线两相对端的结构，有利于后续制作工艺的进行，例如是有利于形成可电连接上述位线的插塞等，使得上述半导体存储装置整体来说可具有优选的元件效能。

此外，在前述的实施例中，上述半导体存储装置的形成方法虽是先借助自对准双重图案化工艺，形成位线图案，再利用位线修整掩膜修整上述位线图案来形成位线，但本发明的形成方法并不以前述的制作工艺顺序为限。在另一实施例中，亦可先进行上述位线修整工艺，将一材料层的两相对端先以位线修整掩膜进行修整(未绘示)，再利用自对准双重图案化制作工艺，形成多条位线。

以上上述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。