一种SiC沟槽栅功率MOSFET器件及其制备方法与流程

本发明属于功率半导体技术领域，具体涉及一种sic沟槽栅功率mosfet器件及其制备方法。

背景技术：

碳化硅(siliconcarbide，化学式sic)沟槽栅功率金属氧化物半导体场效应管(metaloxidesemiconductorfieldeffecttransistor，简称mosfet)凭借sic材料出色的性能，相比传统的硅基功率mosfet具有更小的导通电阻，更高的工作温度和更强的抗辐射能力。另外功率mosfet属于单极型器件，没有少数载流子注入，相比于双极型器件——绝缘栅双极型晶体管(insulatedgatebipolartransistor，简称igbt)具有更快的开关速度和更低的开关损耗。图1示出了一种传统sic功率mosfet的元胞结构。在实际应用中，功率mosfet需要和反并联二极管配合使用，反并联二极管可以使用功率mosfet内部寄生的pin二极管或者外接二极管。sic功率mosfet内部寄生的pin二极管正向导通压降大，而且存在严重的双极退化问题；外接二极管会降低开关速度，增加芯片面积的同时还会带来诸如引线寄生电感会导致系统稳定性变差等问题。

技术实现要素：

本发明所要解决的技术问题是针对现有sic功率mosfet器件结构使用寄生pin二极管或者外接二极管存在的问题，提供一种sic沟槽栅功率mosfet器件及其制备方法。

为解决上述技术问题，本发明实施例提供一种sic沟槽栅功率mosfet器件，其元胞结构包括由下至上依次层叠设置的金属化漏极、n+漏区、n-漂移区和金属化源极；

所述n-漂移区中具有沟槽源结构、p型多晶硅、沟槽栅结构、p型基区、p+低电阻率区和n+源区；

所述沟槽源结构、p型多晶硅和沟槽栅结构由下至上依次层叠设置在所述n-漂移区的顶层；所述p型基区位于所述沟槽栅结构的两侧，p+低电阻率区和n+源区侧面相互接触的位于所述p型基区的顶层；

所述金属化源极位于p+低电阻率区、n+源区和沟槽栅结构上，所述金属化源极与所述沟槽栅结构之间具有钝化层；

所述沟槽源结构包括源介质层和源电极，且位于第一沟槽中，所述源电极填充所述第一沟槽，所述第一沟槽的侧壁和底部与所述源电极之间具有源介质层，p型多晶硅与源电极等电位；

所述沟槽栅结构包括栅介质层和栅电极，且位于第二沟槽中，所述栅电极填充所述第二沟槽，所述第二沟槽的侧壁和底部与所述栅电极之间具有栅介质层，所述栅介质层的侧面与所述p型基区和n+源区的侧面接触。

在上述技术方案的基础上，本发明还可以做如下改进。

进一步的，所述p型多晶硅的宽度小于所述栅电极与所述源电极的宽度。

进一步的，所述n-漂移区中还具有p+屏蔽层，所述p+屏蔽层位于所述沟槽源结构的底部，所述p+屏蔽层的宽度大于或者小于所述沟槽源结构的宽度。

进一步的，所述p+屏蔽层向上并向所述沟槽源结构的两侧延伸，以包围部分所述沟槽源结构。

进一步的，所述n-漂移区中还具有n型jfet区，所述n型jfet区位于所述p型基区的底部，且位于所述沟槽源结构、p型多晶硅和沟槽栅结构的两侧。

进一步的，垂直纸面方向上，所述p型多晶硅在n-漂移区中连续分布或间隔分布；和/或，垂直纸面方向上，所述沟槽源结构在n-漂移区中连续分布或间隔分布。

进一步的，垂直纸面方向上，p+屏蔽层在n-漂移区中连续分布或间隔分布。

进一步的，垂直纸面方向上，所述p型多晶硅在n型jfet区中连续分布或间隔分布；和/或，垂直纸面方向上，所述沟槽源结构在n型jfet区中连续分布或间隔分布；和/或，垂直纸面方向上，p+屏蔽层在n型jfet区中连续分布或间隔分布。

进一步的，器件表面具有连续或者不连续的沟槽，使得元胞排列为条形排列、方形排列、品字型排列、六角形排列或者原子晶格排列。

进一步的，所述源电极为金属、多晶硅或者单晶硅；

进一步的，栅电极为金属、多晶硅或者单晶硅。

进一步的，所述源电极为n型多晶硅或者n型单晶硅。

进一步的，所述p型多晶硅替换为p型单晶硅。

进一步的，所述源介质层为二氧化硅，氮化硅，氧化铝，硼磷硅玻璃(bpsg)，蓝宝石或氧化铪。

进一步的，所述栅介质层为二氧化硅，氮化硅，氧化铝，bpsg，蓝宝石或氧化铪；所述栅介质层所用材料的介电常数大于所述源介质层所用材料的介电常数。

进一步的，器件所用的半导体材料为4h-sic，6h-sic或3c-sic。

为解决上述技术问题，本发明实施例提供了一种sic沟槽栅功率mosfet器件的制备方法，包括以下步骤：

选取n型重掺杂sic衬底作为n+漏区，在sic衬底正面外延生长n-漂移区；

通过高温离子注入p型杂质和退火工艺，在n-漂移区的顶层形成p型基区；

通过光刻，高温离子注入p型杂质和退火工艺，在p型基区顶层的两侧形成p+低电阻率区；

通过光刻，高温离子注入n型杂质和退火工艺，在p+低电阻率区之间形成n+源区；

通过刻蚀工艺，在所述n-漂移区的顶层形成第一沟槽，使n+源区和p型基区位于所述第一沟槽的两侧，在所述第一沟槽的底部和侧壁淀积源介质材料，在源介质层材料上且在所述第一沟槽内淀积多晶硅；

去除所述第一沟槽顶层的多晶硅和源介质材料，获得源介质层和源电极，形成沟槽源结构；

在所述第一沟槽内且在所述沟槽源结构上淀积多晶硅，通过扩散掺杂形成p型多晶硅；

通过热氧化工艺，在p型多晶硅上且在所述第一沟槽的底部和侧壁形成栅介质层；

在栅介质层上且在所述第一沟槽内淀积多晶硅，形成栅电极，获得沟槽栅结构；

在所述沟槽栅结构上形成钝化层；

通过蒸发或溅射工艺，在p+低电阻率区、n+源区和钝化层上形成源极金属，对所述源极金属进行热处理工艺形成金属化源极；

翻转基片，减薄sic衬底的厚度，通过蒸发或溅射工艺，在n+漏区的背面形成漏极金属，对所述漏极金属进行热处理工艺形成金属化漏极。

本发明的有益效果是：本发明的sic沟槽栅功率mosfet器件，集成异质结二极管(hjd)作为反并联二极管，显著减小二极管导通压降的同时，避免了双极退化，而且不会增大芯片面积，集成的hjd能够提高开关速度与系统稳定性。而且，针对sic功率mosfet栅漏电容(cgd)大，导致开关损耗大的问题，本发明提供了一种沟槽源结构，有效降低了cgd，降低开关损耗。此外，本发明还提供了该器件的制备方法，制作工艺简单可控，与现有工艺兼容性强。

附图说明

图1是传统sic沟槽栅功率mosfet的元胞结构示意图；

图2是本发明实施例1的一种sic沟槽栅功率mosfet器件的元胞结构示意图；

图3是本发明实施例2的一种sic沟槽栅功率mosfet器件的元胞结构示意图；

图4是本发明实施例3的一种sic沟槽栅功率mosfet器件的元胞结构示意图；

图5是本发明实施例4的一种sic沟槽栅功率mosfet器件的元胞结构示意图；

图6是本发明实施例5的一种sic沟槽栅功率mosfet器件的元胞结构示意图；

图7是si/sic异质结的能带图；

图8是本发明实施例1至3的一种sic沟槽栅功率mosfet器件在ab位置垂直纸面方向上，p型多晶硅在n-漂移区中连续的条形分布的示意图。

图9是本发明实施例1至3的一种sic沟槽栅功率mosfet器件在ab位置垂直纸面方向上，p型多晶硅在n-漂移区中不连续的条形分布的示意图。

图10是本发明实施例1至3的一种sic沟槽栅功率mosfet器件在cd位置垂直纸面方向上，沟槽源结构在n-漂移区中连续的条形分布的示意图。

图11是本发明实施例1至3的一种sic沟槽栅功率mosfet器件在cd位置垂直纸面方向上，沟槽源结构在n-漂移区中不连续的条形分布的示意图。

图12是本发明实施例3的一种sic沟槽栅功率mosfet器件在ef位置垂直纸面方向上，p+屏蔽层在n-漂移区中连续的条形分布的俯视图。

图13是本发明实施例3的一种sic沟槽栅功率mosfet器件在ef位置垂直纸面方向上，p+屏蔽层在n-漂移区中不连续的条形分布的示意图。

图14是本发明实施例4至5的一种sic沟槽栅功率mosfet器件在ab位置垂直纸面方向上，p型多晶硅在n型jfet区中连续的条形分布的示意图。

图15是本发明实施例4至5的一种sic沟槽栅功率mosfet器件在ab位置垂直纸面方向上，p型多晶硅在n型jfet区中不连续的条形分布的示意图。

图16是本发明实施例4的一种sic沟槽栅功率mosfet器件在cd位置垂直纸面方向上，沟槽源结构在n型jfet区中连续的条形分布的示意图。

图17是本发明实施例4的一种sic沟槽栅功率mosfet器件在cd位置垂直纸面方向上，沟槽源结构在n型jfet区中不连续的条形分布的示意图。

图18是本发明实施例4和5的一种sic沟槽栅功率mosfet器件在ef位置垂直纸面方向上，p+屏蔽层在n型jfet区中连续的条形分布的示意图。

图19是本发明实施例4和5的一种sic沟槽栅功率mosfet器件在ef位置垂直纸面方向上，p+屏蔽层在n型jfet区中不连续的条形分布的示意图。

图20是本发明实施例5的一种sic沟槽栅功率mosfet器件在cd位置垂直纸面方向上，p+屏蔽层和沟槽源结构在n型jfet区中连续的条形分布的示意图。

图21是本发明实施例5的一种sic沟槽栅功率mosfet器件在cd位置垂直纸面方向上，p+屏蔽层和沟槽源结构在n型jfet区中不连续的条形分布的示意图。

图22-33是本发明实施例6提供的一种sic沟槽栅功率mosfet器件的制备方法的工艺流程示意图。

附图中，各标号所代表的部件列表如下：

1为栅电极，2为钝化层，3为栅介质层，4为n+源区，5为金属化源极，6为p+低电阻率区，7为p型基区，8为p型多晶硅，9为源介质层，10为源电极，11为n-漂移区，12为n+漏区，13为金属化漏极，14为p+屏蔽层，15为n型jfet区。

具体实施方式

以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。

如图2所示，本发明实施例1提供的一种sic沟槽栅功率mosfet器件，其元胞结构包括由下至上依次层叠设置的金属化漏极13、n+漏区12、n-漂移区11和金属化源极5；

所述n-漂移区11中具有沟槽源结构、p型多晶硅8、沟槽栅结构、p型基区7、p+低电阻率区6和n+源区4；

所述沟槽源结构、p型多晶硅8和沟槽栅结构由下至上依次层叠设置在所述n-漂移区11的顶层；所述p型基区7位于所述沟槽栅结构的两侧，p+低电阻率区6和n+源区4侧面相互接触的位于所述p型基区7的顶层；

所述金属化源极5位于p+低电阻率区6、n+源区4和沟槽栅结构上，所述金属化源极5与所述沟槽栅结构之间具有钝化层2；

所述沟槽源结构包括源介质层9和源电极10，且位于第一沟槽中，所述源电极10填充所述第一沟槽，所述第一沟槽的侧壁和底部与所述源电极10之间具有源介质层9，p型多晶硅8与源电极10等电位；

所述沟槽栅结构包括栅介质层3和栅电极1，且位于第二沟槽中，所述栅电极1填充所述第二沟槽，所述第二沟槽的侧壁和底部与所述栅电极1之间具有栅介质层3，所述栅介质层3的侧面与所述p型基区7和n+源区4的侧面接触。

上述实施例中，n+漏区12的掺杂浓度为5×10¹⁸cm^-3～1×10²⁰cm^-3，深度为10～100μm；n-漂移区11的掺杂浓度为2×10¹⁴cm^-3～1×10¹⁶cm^-3，厚度为5～100μm；p型多晶硅8的掺杂浓度为1×10¹⁶cm^-3～1×10²⁰cm^-3，厚度为0.1～0.5μm；p型基区7的掺杂浓度为5×10¹⁶cm^-3～5×10¹⁷cm^-3，厚度为0.1～0.5μm；p+低电阻率区6的掺杂浓度为1×10¹⁸cm^-3～1×10²⁰cm^-3，深度为0.1～0.5μm；n+源区4的掺杂浓度为5×10¹⁸cm^-3～1×10²⁰cm^-3，深度为0.1～0.5μm；源电极10的厚度为0.5～1.5μm；源介质层3的厚度为40～100μm；栅电极1的厚度为0.5～1.5μm；栅介质层3的厚度为40～100μm；钝化层2的厚度为40～100μm；元胞宽度为5～20μm。栅介质层3与源介质层9的厚度可以相同，也可以不同。

下面结合实施例以n沟道为例详细阐述本发明原理，本领域技术人员在下文公开内容的基础上可得知p沟道的原理。具体原理如下：

p型多晶硅8与sicn-漂移区11之间形成si/sic异质结，从而实现si/sichjd在n沟道sic沟槽栅功率mosfet中的集成，如图2所示。由于集成的si/sichjd的导通压降(约为1.2v)比器件寄生的sicpin二极管的导通压降(约为3v)更小，si/sichjd先于sicpin二极管(又称体二极管)导通，即后者的导通被抑制，从而避免pin二极管的双极退化引起可靠性问题。si/sic异质结的能带图如图7所示，由于硅与碳化硅的禁带宽度不同，存在导带能量差δec与价带能量差δev，且有δev>δec。δev增大了空穴穿越异质结遇到的势垒，所以电子更容易穿越异质结，由si/sic异质结组成的hjd正向导通时的载流子只有电子，属于单极型器件，sichjd的反向恢复特性优于双极型的体二极管，具体表现为更快的开关速度，更小的反向恢复电流和更少的反向恢复电荷，器件的开关损耗更小，还能够显著减小无源元件的体积。此外，本发明不需要增加额外的芯片面积，集成度更高，更少的引线使得器件可靠性得以保证。因为没有外接二极管，所以不存在引线电感等寄生参数带来的不稳定因素，可靠性得到保证的同时，器件开关频率可以更高。此外，沟槽源(又称为分离栅)结构有效地屏蔽了栅极与漏极，降低了栅漏电容cgd，降低了开关损耗，提高了开关速度，sic功率mosfet相对于siigbt的速度优势得以充分发挥。源介质层9选用高k介质材料时，能使沟槽源结构起到更好的屏蔽效果，并且有效降低源介质中的电场，避免源介质层9击穿带来的可靠性问题。源电极10可以使用n型多晶硅，利用与p型多晶硅8形成的pn结，在正向阻断(漏极13接高电位，源极5接低电位)时反偏，进一步降低cgd。

如图3所示，本发明实施例2提供一种sic沟槽栅功率mosfet器件，本实施例是在实施例1的基础上，使所述p型多晶硅8的宽度小于所述栅电极1与所述源电极10的宽度。

上述实施例可以降低si/sic异质结p型多晶硅8一侧的电场强度，避免si/sic异质结击穿。

如图4所示，本发明实施例3提供一种sic沟槽栅功率mosfet器件，本实施例是在实施例1的基础上，使所述n-漂移区11中还具有p+屏蔽层14，所述p+屏蔽层14位于所述沟槽源结构的底部，所述p+屏蔽层14的宽度大于或者小于所述沟槽源结构的宽度。

上述实施例在不影响器件正向导通的情况下，能够有效地屏蔽n-漂移区内的强电场，进一步降低源介质中的电场，保护源介质层不被击穿。

如图5所示，本发明实施例4提供一种sic沟槽栅功率mosfet器件，本实施例是在实施例3的基础上，使所述n-漂移区11中还具有n型jfet区15，所述n型jfet区15位于所述p型基区7的底部，且位于所述沟槽源结构、p型多晶硅8和沟槽栅结构的两侧。

上述实施例中，n型jfet区掺杂浓度比n-漂移区更高，在n型jfet区内削弱与p+屏蔽层之间耗尽区的拓展，保证载流子顺利流动，在不明显增加源介质层电场强度的情况下，有效地降低导通电阻。

本实施例中，n型jfet区的底部深度可以与p+屏蔽层的底部深度相同，也可以不同。

如图6所示，本发明实施例5提供一种sic沟槽栅功率mosfet器件，本实施例是在实施例4的基础上，使所述p+屏蔽层14向上并向所述沟槽源结构的两侧延伸，以包围部分所述沟槽源结构。

上述实施例在不影响器件正向导通的情况下，能够有效地屏蔽n-漂移区内的强电场，进一步降低源介质中的电场，保护源介质层不被击穿。

可选地，如图8-9所示，垂直纸面方向上，所述p型多晶硅8在n-漂移区11中连续分布或间隔分布。

上述实施例可以改变异质结的排列密度，在不影响器件耐压的情况下，改善集成的hjd的性能。

可选地，如图10-11所示，垂直纸面方向上，所述沟槽源结构在n-漂移区11中连续分布或间隔分布。

上述实施例可以改变沟槽源结构的排列密度，在不明显增加源介质层电场强度的情况下，降低cgd，改善器件的动态性能。

可选地，如图12-13所示，垂直纸面方向上，p+屏蔽层14在n-漂移区11中连续分布或间隔分布。

上述实施例可以改变p+屏蔽层的排列密度，在不影响器件正向导通的情况下，降低源介质中的电场，避免其击穿带来的可靠性问题。

可选地，如图14-15所示，垂直纸面方向上，所述p型多晶硅8在n型jfet区15中连续分布或间隔分布。

上述实施例可以改变异质结的排列密度，在不影响器件耐压的情况下，改善集成的hjd的性能。

可选地，如图16-17所示，垂直纸面方向上，所述沟槽源结构在n型jfet区15中连续分布或间隔分布。

上述实施例可以改变沟槽源结构的排列密度，在不明显增加源介质层电场强度的情况下，降低cgd，改善器件的动态性能。

可选地，如图18-19所示，垂直纸面方向上，p+屏蔽层14在n型jfet区15中连续分布或间隔分布。

上述实施例可以改变p+屏蔽层的排列密度，在不影响器件正向导通的情况下，降低源介质中的电场，避免其击穿带来的可靠性问题。

可选地，如图20-21所示，垂直纸面方向上，p+屏蔽层14和沟槽源结构在n型jfet区15中连续分布或间隔分布。

上述实施例可以改变p+屏蔽层的排列密度，在不影响器件正向导通的情况下，降低源介质中的电场，避免其击穿带来的可靠性问题。改变沟槽源结构的排列密度，在不影响源介质层电场强度的情况下，降低cgd，改善器件的动态性能。

可选地，器件表面具有连续或者不连续的沟槽，使得元胞排列为条形排列、方形排列、品字型排列、六角形排列或者原子晶格排列。

上述实施例可以改变异质结的排列密度，改善集成的hjd的性能。

可选地，所述源电极10为金属、多晶硅或者单晶硅；

可选地，栅电极1为金属、多晶硅或者单晶硅。

可选地，所述源电极10为n型多晶硅或者n型单晶硅。

可选地，所述p型多晶硅8替换为p型单晶硅。

可选地，所述源介质层9为二氧化硅，氮化硅，氧化铝，硼磷硅玻璃(bpsg)，蓝宝石或氧化铪。

可选地，所述栅介质层3为二氧化硅，氮化硅，氧化铝，bpsg，蓝宝石或氧化铪；所述栅介质层3所用材料的介电常数大于所述源介质层9所用材料的介电常数。

可选地，器件所用的半导体材料为4h-sic，6h-sic或3c-sic。

如图22-33所示，本发明实施例6提供的一种sic沟槽栅功率mosfet器件的制备方法，包括以下步骤：

选取n型重掺杂sic衬底作为n+漏区12，在sic衬底正面外延生长n-漂移区11，如图22所示；

通过高温离子注入p型杂质和退火工艺，在n-漂移区11的顶层形成p型基区7，如图23所示；

通过光刻，高温离子注入p型杂质和退火工艺，在p型基区7顶层的两侧形成p+低电阻率区6，如图24所示；

通过光刻，高温离子注入n型杂质和退火工艺，在p+低电阻率区6之间形成n+源区4，如图25所示；

通过刻蚀工艺，在所述n-漂移区11的顶层形成第一沟槽，使n+源区4和p型基区7位于所述第一沟槽的两侧，在所述第一沟槽的底部和侧壁淀积源介质材料，如图26所示，在源介质层材料上且在所述第一沟槽内淀积多晶硅；

去除所述第一沟槽顶层的多晶硅和源介质材料，获得源介质层9和源电极10，形成沟槽源结构，如图27所示；

在所述第一沟槽内且在所述沟槽源结构上淀积多晶硅，通过扩散掺杂形成p型多晶硅8，如图28所示；

通过热氧化工艺，在p型多晶硅8上且在所述第一沟槽的底部和侧壁形成栅介质层3，如图29所示；

在栅介质层3上且在所述第一沟槽内淀积多晶硅，形成栅电极1，获得沟槽栅结构，如图30所示；

在所述沟槽栅结构上形成钝化层2，如图31所示；

通过蒸发或溅射工艺，在p+低电阻率区6、n+源区4和钝化层2上形成源极金属，对所述源极金属进行热处理工艺形成金属化源极5，如图32所示；

翻转基片，减薄sic衬底的厚度，通过蒸发或溅射工艺，在n+漏区12的背面形成漏极金属，对所述漏极金属进行热处理工艺形成金属化漏极13，如图33所示。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。