半导体封装结构及其制造方法与流程

1.本发明涉及一种封装结构及其制造方法，尤其涉及一种半导体封装结构及其制造方法。


背景技术：

2.在某些类别的封装技术(例如：扇出晶片级封装(fan-out wafer level packaging；fo-wlp))之中，晶圆往往需使用重布线路层(redistribution layer,rdl)将信号重新分布出去，而重布线路层是由介电层与导电层相互堆叠而成的多层结构。
3.然而，由于介电层与导电层之间的材料差异，在半导体封装结构的制造过程中重布线路层可能因内应力产生翘曲(warpage)甚至断裂而线路短路问题，且前述问题会随重布线路层的层数增加而渐趋严重。因此，如何有效地降低半导体封装结构中的重布线路层因内应力产生翘曲甚至断裂而线路短路的机率，进而提升半导体封装结构整体的可靠度实为亟欲解决的重要课题。


技术实现要素：

4.本发明是针对一种半导体封装结构及其制造方法，其可以有效地降低半导体封装结构中的重布线路层因内应力产生翘曲甚至断裂而线路短路的机率，进而提升半导体封装结构整体的可靠度。
5.根据本发明的实施例，一种半导体封装结构，包括衬底、重布线路层以及至少一导电端子。衬底具有至少一接垫。重布线路层位于衬底上，且重布线路层至少包括第一介电层与第一导电层。第一导电层具有位于第一介电层中的第一端部与第二端部。第一端部通过接垫与衬底电性连接。第二端部与衬底电性绝缘，且第二端部将第一介电层分隔出多个分离区域。导电端子位于重布线路层上且通过接垫与衬底电性连接。
6.根据本发明的实施例，一种半导体封装结构的制造方法，至少包括以下步骤。提供衬底，其中衬底具有至少一接垫。形成重布线路层于衬底上。形成重布线路层的步骤至少包括形成第一介电层于衬底上，第一介电层具有彼此分隔开的第一开口与第二开口，且第一开口暴露出至少一接垫，第二开口将第一介电层分隔出多个分离区域。形成第一导电层于第一介电层上。部分第一导电层填入第一开口中以形成第一端部，第一端部通过至少一接垫与衬底电性连接。部分第一导电层填入第二开口中以形成第二端部，第二端部与衬底电性绝缘。形成至少一导电端子于重布线路层上，且至少一导电端子通过至少一接垫与衬底电性连接。
7.基于上述，本发明的半导体封装结构通过第二开口可以将第一介电层分隔出多个分离区域，部分第一导电层填入第二开口中以形成第二端部，第二端部与衬底电性绝缘，以缓冲重布线路层中的介电层与导电层之间的内应力，因此可以有效地降低半导体封装结构中的重布线路层因内应力产生翘曲甚至断裂而线路短路的机率，进而可以提升半导体封装结构整体的可靠度。
8.为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
9.图1a至图1d是依照本发明的一实施例的半导体封装结构在不同阶段的制造过程中的剖面示意图；
10.图2a至图2d分别是图1a至图1d的俯视示意图，其中图1a至图1d是沿着图2a至图2d的线a-a’的剖面示意图。举例来说，图1a是半导体封装结构在一个阶段的制造过程中的剖面示意图，图2a是图1a的俯视示意图，其中图1a是沿着图2a的线a-a’的剖面示意图；
11.图3是依照本发明的另一实施例的半导体封装结构的俯视示意图；
12.图4a至图4b是依照本发明的又一实施例的半导体封装结构在不同阶段的制造过程中的剖面示意图。
13.附图标记说明
14.100、200、300:半导体封装结构
15.110:衬底
16.112:接垫
17.114:绝缘层
18.120、320:重布线路层
19.122、222:第一介电层
20.1221:第一开口
21.1222、2222:第二开口
22.124:第一导电层
23.1241:第一端部
24.1242:第二端部
25.126、326:第二介电层
26.128、328:第二导电层
27.1261、3261:第三开口
28.1281、3281:第三端部
29.129:保护层
30.130:导电端子
31.s:分离区域
32.d1:第一方向
33.d2:第二方向
34.d3:第三方向
具体实施方式
35.现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
36.本文所使用的方向用语(例如，上、下、右、左、前、后、顶部、底部)仅作为参看所绘
附图使用且不意欲暗示绝对定向。
37.除非另有明确说明，否则本文所述任何方法绝不意欲被解释为要求按特定顺序执行其步骤。
38.参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层或区域的厚度、尺寸或大小会为了清楚起见而放大。相同或相似的参考号码表示相同或相似的元件，以下段落将不再一一赘述。
39.图1a至图1d是依照本发明的一实施例的半导体封装结构在不同阶段的制造过程中的剖面示意图。图2a至图2d分别是图1a至图1d的俯视示意图。在本实施例中，半导体封装结构100的制造方法可以包括以下步骤。
40.请同时参照图1a与图2a，提供衬底110。衬底110具有至少一接垫112(图1a仅示例性的示出一个接垫112)。衬底110可以是适宜的半导体衬底，举例而言，衬底110例如是硅晶圆衬底。接垫112可以是适宜的导电接垫或导电合金接垫，举例而言，接垫112例如是由铜、铝或其合金所形成。
41.请继续同时参照图1a与图2a，接着，于衬底110上形成第一介电层122。举例而言，可以是于衬底110靠近接垫112的表面上形成第一介电层122。第一介电层122的材料可以包括非有机或有机介电材料，举例而言，第一介电层122的材料例如是氧化硅、氮化硅、碳化硅、氮氧化硅、聚酰亚胺、苯并环丁烯(benezocyclobutene，bcb)，且例如是通过涂布工艺形成于衬底110上，但本发明不限于此，第一介电层122的材料与形成方法可以视实际设计上的需求而定。
42.在本实施例中，第一介电层122具有彼此分隔开的第一开口1221与第二开口1222，其中第一开口1221可以暴露出接垫112，而第二开口1222可以将第一介电层122分隔出多个分离区域s(图2a中示出出二个分离区域s)。举例而言，第一开口1221可以是没有将第一介电层122分隔出多个分离区域，仅第二开口1222将第一介电层122分隔出多个分离区域s。
43.进一步而言，第一开口1221暴露出接垫112可以用于后续的电性连接，第二开口1222将第一介电层122分隔出多个分离区域s可以用于缓解后续的内应力。换句话说，形成第二开口1222不是用来使导电线路或导电构件之间进行电性连接，而是用来释放内应力，例如是热胀冷缩。第一开口1221与第二开口1222可以通过图案化工艺所形成。图案化工艺例如是光刻蚀刻工艺，但本发明不限于此。
44.在一些实施例中，第二开口1222可以是以直线方式或曲线方式(例如s状弧线型)延伸的沟槽。举例而言，如图2a所示，第二开口1222可以是以直线方式沿第一方向d1延伸，使第一介电层122分隔出的多个分离区域s沿第二方向d2排列，且以俯视观之，第二开口1222可以是矩形形状。然而，本发明不限制第二开口1222的延伸方式与形状，在其他实施例中，第二开口1222可以具有其他实施例，只要第二开口1222可以将第一介电层122分隔出多个分离区域s皆属于本发明的保护范围。另一方面，以俯视观之，第一开口1221于本实施例中可以是圆形形状的通孔，且可以在第三方向d3上贯穿第一介电层122，以暴露出接垫112，于其它实施中，第一开口1221可以是矩形、椭圆形等不同之几何形状。在此，第一方向d1、第二方向d2与第三方向d3可以相互垂直。
45.请同时参照图1b与图2b，于第一介电层122上形成图案化之第一导电层124，其中第一介电层122与第一导电层124可以构成重布线路层120。换句话说，重布线路层120至少
a剖视图，于第三开口1261内位于第一导电层124以外之区域则是填充了第二介电层126，利用每层介电层都以分割方式配置，可大幅降低半导体封装结构100中的重布线路层120因内应力产生翘曲甚至断裂的风险。
50.请继续参照图1d与图2d，于重布线路层120上形成至少一导电端子130，且导电端子130通过接垫112与衬底110电性连接，因此导电端子130可以将接垫112与其他构件进行电性连接。进一步而言，导电端子130可以通过重布线路层120以及接垫112与衬底110电性连接。在一些实施例中，导电端子130为焊球。可通过例如植球工艺、无电镀覆工艺、或其他适合的工艺来形成导电端子130。导电端子130可包括导电柱、导电凸块、结线凸块、或其组合。然而，本发明并不限于此。根据设计需求，导电端子130可由其他可能的形式呈现或为其他可能的形状。
51.在本实施例中，形成导电端子130之前可以先选择性地于第二导电层124上形成具有开口的保护层129，其中开口可以通过图案化工艺所形成。接着，再于保护层129的开口中形成导电端子130，但本发明不限于此。此外，可选择性地进行焊接工艺及回焊工艺，以增强导电端子130与重布线路层120之间的接合。经过上述工艺后即可大致上完成本实施例的半导体封装结构100的制作。
52.在此必须说明的是，以下实施例沿用上述实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明，关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
53.图3是依照本发明的另一实施例的半导体封装结构的俯视示意图。请参考图3，本实施例的半导体封装结构200与半导体封装结构100的差别在于：以俯视观之，第二开口2222可以是十字形状。举例而言，第二开口2222可以是由一条沿第一方向d1延伸的沟槽与一条沿第二方向d2延伸的沟槽相交而成，因此，第二开口2222可以将第一介电层222分隔出四个分离区域s，但本发明不限于此。由于第二开口可以具有不同实施例，因此可以提升半导体封装结构200制造上的弹性。
54.图4a至图4b是依照本发明的又一实施例的半导体封装结构在不同阶段的制造过程中的剖面示意图。请同时参考图4a与图4b，本实施例的半导体封装结构300与半导体封装结构100的差别在于：重布线路层320的第二介电层326的第三开口3261与第二导电层328的第三端部3281的形成位置与重布线路层120的第二介电层126的第三开口1261与第二导电层128的第三端部1281的形成位置不同。具体而言，第三开口3261与第二开口1222于第三方向d3上相互对位，且第三端部3281于衬底110上的正投影与第二端部1242于衬底110上的正投影相互对位。由于第三开口可以具有不同实施例，因此可以提升半导体封装结构300制造上的弹性。
55.综上所述，本发明的半导体封装结构通过第二开口可以将第一介电层分隔出多个分离区域，部分第一导电层填入第二开口中以形成第二端部，第二端部与衬底电性绝缘，以缓冲重布线路层中的介电层与导电层之间的内应力，因此可以有效地降低半导体封装结构中的重布线路层因内应力产生翘曲甚至断裂而线路短路的机率，进而可以提升半导体封装结构整体的可靠度。此外，通过开口不同实施例的设计，例如开口形状、开口配置方式等可以提升半导体封装结构制造上的弹性。
56.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽
管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。