一种半导体器件的形成方法与流程

1.本发明涉及半导体技术领域，特别涉及一种半导体器件的形成方法。


背景技术：

2.化学机械研磨(chemical mechanical polish，cmp，亦称化学机械抛光，化学机械平坦化chemical mechanical planarization)，是一项综合利用化学腐蚀和机械去除作用实现表面全局平坦化的技术，半导体器件制造中，随着制程技术的升级、导线与栅极尺寸的缩小，光刻(lithography)技术对晶圆表面的平坦程度(uniformity)的要求越来越高，晶圆(wafer)的平整度和芯片单元内部(within die)的均匀度对整个半导体器件至关重要。随着关键尺寸日益减小，控制cmp所致晶圆表面的平整度与均匀度愈发具有挑战性。
3.cmp制程根据研磨对象不同，主要分为：硅研磨(poly-si cmp)、硅氧化物研磨(silicon oxide cmp)、碳化硅研磨(silicon carbide cmp)、钨研磨(w cmp)和铜研磨(cu cmp)等。事实上，针对不同的材料，即使是同时进行参数完全相同的cmp工艺，其研磨速率、研磨后的剩余厚度、均匀度及平整度也不尽相同。而为了降低图案密度及研磨材料等因素对within die均匀度的影响，需要构建阻挡层。
4.但是，即使是构建了阻挡层，进而选用高选择比(selectivity)、高研磨平整效率(polish efficiency,pe)的磨料，选用硬度更高的研磨垫(pad)，或者提升cmp的平整能力、提升被研磨的材料层对阻挡层的研磨选择比，或者选用更难磨的材料作为阻挡层等手段，仍无法满足先进制程对within die均匀度的要求，这将导致半导体器件的性能不佳。


技术实现要素：

5.本发明的目的在于解决现有技术中，图案密度对芯片的均匀度影响较大，进一步导致半导体器件的性能不佳的问题。本发明提供了一种半导体器件的形成方法,其中，采用该半导体器件的形成方法形成的半导体器件性能较佳。
6.为解决上述技术问题，本发明的实施方式公开了一种半导体器件的形成方法，包括：
7.提供基底，在所述基底上形成图案；所述基底包括图案密集区和图案稀疏区；
8.在所述图案顶部形成第一阻挡层，并在所述图案和所述第一阻挡层周侧形成顶部高于所述第一阻挡层的顶部的第一介电层；所述图案稀疏区的第一介电层的顶部低于所述图案密集区的第一介电层的顶部形成稀疏区凹陷；
9.在所述第一介电层上形成第二阻挡层；
10.在所述第二阻挡层上形成阻挡延伸层，并对所述阻挡延伸层进行研磨处理至与所述第二阻挡层的顶部平齐；
11.至少刻蚀所述阻挡延伸层、所述第二阻挡层和所述第一介电层至最终目标位置。
12.优选的，所述图案稀疏区的第一阻挡层的顶部低于所述图案密集区的第一阻挡层的顶部。
13.优选的，所述阻挡延伸层包括：
14.在所述第二阻挡层上形成的第三阻挡层，以及在所述第三阻挡层上形成的消耗层；或
15.在所述第二阻挡层上形成的第三阻挡层；或
16.在所述第二阻挡层上形成的消耗层。
17.优选的，在所述第三阻挡层上形成消耗层之前，还包括：
18.在所述第二阻挡层上形成初始第三阻挡层；
19.对所述初始第三阻挡层进行研磨处理至第一目标位置形成所述第三阻挡层。
20.优选的，所述第一目标位置为所述图案密集区的所述第二阻挡层的顶部所在的水平位置。
21.优选的，所述图案稀疏区的所述第二阻挡层的顶部低于所述图案密集区的所述第二阻挡层的顶部。
22.优选的，通过多晶硅层磨料对所述初始第三阻挡层进行研磨处理至所述第一目标位置。
23.优选的，所述多晶硅层磨料为碱性多晶硅层磨料。
24.优选的，所述多晶硅层磨料对所述初始第三阻挡层和所述第二阻挡层的选择比大于100。
25.优选的，在所述第三阻挡层上形成的消耗层之后，还包括：通过含氧化铈磨料对所述消耗层进行研磨处理至所述第一目标位置。
26.优选的，所述含氧化铈磨料对所述消耗层和所述初始第三阻挡层的选择比大于100；
27.所述含氧化铈磨料对所述消耗层和所述第二阻挡层的选择比大于30。
28.优选的，所述含氧化铈磨料为二氧化铈溶液。
29.优选的，所述第三阻挡层为多晶硅层。
30.优选的，刻蚀所述消耗层、所述第三阻挡层、所述第二阻挡层和所述第一介电层至最终目标位置，包括：
31.选用对所述消耗层、所述第三阻挡层、所述第二阻挡层和所述第一介电层具有相同刻蚀速率的气体平刻所述消耗层、所述第三阻挡层、所述第二阻挡层和所述第一介电层至所述最终目标位置。
32.优选的，所述最终目标位置为所述图案密集区的所述第一阻挡层的顶部所在的水平位置。
33.优选的，所述第一阻挡层的材料为氮化硅。
34.优选的，通过化学气相沉积法形成所述第一阻挡层。
35.优选的，所述第二阻挡层的材料为氮化硅。
36.优选的，所述消耗层的材料为二氧化硅。
37.本发明的有益效果在于：
38.在第一介电层的表面构建第二阻挡层，增大了阻挡层的面积，可以有效地避免在半导体器件的形成过程中，由于第一阻挡层面积过小，不能很好地实现对第一介电层的阻挡，使某些区域产生了dishing式下沉的问题，由此，可以提高半导体器件的平整度，也进一
步提高了半导体器件的性能。
39.然后用多晶硅层磨料对初始第三阻挡层进行研磨，能够利用多晶硅层磨料的高选择比使得研磨后的由第二阻挡层和第三阻挡层组成的组合阻挡层结构的面积大于第三阻挡层的面积，从而能够大幅度地降低图案密集区对应区域的第一介电层下沉。
40.进一步地，在第三阻挡层上形成消耗层，并用含氧化铈磨料对消耗层进行研磨，利用含氧化铈磨料的高平整能力，以及组合阻挡层结构的阻挡作用，有效降低了第一介电层出现的下沉。而第三阻挡层对于含氧化铈磨料来说具有耐磨的特性，这将进一步增大组合阻挡层结构的面积。
41.更进一步地，将研磨处理和刻蚀相结合，针对第一介电层、消耗层、第二阻挡层和第三阻挡层的不同特性选择不同的材料进行研磨或者刻蚀，能够进一步提高芯片的均匀度，从而提高半导体器件的性能。
附图说明
42.图1至图2是现有技术提供的形成半导体器件的工艺流程示意图；
43.图3是本发明实施例提供的半导体器件的形成方法流程图；
44.图4至图8是本发明实施例提供的形成半导体器件的工艺流程示意图。
45.附图标记：
46.1.图案；11.图案密集区；12.图案稀疏区；2.第一阻挡层；3.第一介电层；4.第二阻挡层；5.第三阻挡层；51.初始第三阻挡层；6.消耗层；a目标位置；b1.第一目标位置；b2.最终目标位置。
具体实施方式
47.以下由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。虽然本发明的描述将结合较佳实施例一起介绍，但这并不代表此发明的特征仅限于该实施方式。恰恰相反，结合实施方式作发明介绍的目的是为了覆盖基于本发明的权利要求而有可能延伸出的其它选择或改造。为了提供对本发明的深度了解，以下描述中将包含许多具体的细节。本发明也可以不使用这些细节实施。此外，为了避免混乱或模糊本发明的重点，有些具体细节将在描述中被省略。需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
48.应注意的是，在本说明书中，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
49.在本实施例的描述中，需要说明的是，术语“上”、“下”、“内”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
50.术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
51.在本实施例的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地
连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实施例中的具体含义。
52.正如背景技术所述，由于受到图案密度的影响，现有的芯片的均匀度较差，进一步导致了半导体器件的性能不佳。
53.一种半导体器件的形成方法包括：如图1所示，提供基底(图中未示出)，在基底上形成图案1。其中，图案包括图案密集区11和图案稀疏区12；另外，图案密集区11和图案稀疏区12可以是相邻设置，也可以是非相邻设置。
54.基底的材料可以是锗(ge)、硅(si)、锗化硅(sige)、绝缘体上硅(soi)、绝缘体上锗(goi)等，本实施例对基底材料不做具体限定。
55.继续参考图1，在图案1顶部形成第一阻挡层2，并在图案1和第一阻挡层2的周侧形成表面最低点高于第一阻挡层2顶部的第一介电层3。
56.然后如图2所示，对第一介电层3进行研磨处理，由于在进行研磨处理的过程中，第一阻挡层2面积占比不足(常规阻挡层面积只占据不到30％面积)，不能有效地阻挡研磨过程对第一介电层3的继续消耗，研磨处理后的第一介电层3的表面最低点明显低于其期望研磨停止的目标位置a，即生成第一介电层3下沉(dishing)。其中，目标位置a即为第一阻挡层2顶部水平面。
57.而在上述形成方法中，第一介电层3的表面平整度也较差，具体表现为在图案密集区11所在的区域，图案密集区11的对应位置，第一介电层3突出于图案密集区11之间的第一介电层3。而在图案稀疏区12所在的区域，第一介电层3的表面要低于图案密集区11所在区域第一介电层3的表面。而由于第一介电层3的不均匀，在研磨处理过后，第一介电层3较薄的区域会更容易发生下沉的情况。具体表现为图案稀疏区12的第一介电层3的表面低于图案密集区11的第一介电层3的表面。这样的第一介电层3下沉会使得芯片的均匀度较差，进一步导致半导体器件的性能不佳。
58.为解决上述问题，本发明提出一种半导体器件的形成方法，如图3所示，包括以下步骤：
59.步骤s1：提供基底，在基底上形成图案；所述图案包括图案密集区和图案稀疏区；
60.步骤s2：在图案顶部形成第一阻挡层，并在图案和第一阻挡层周侧形成表面最低点高于第一阻挡层顶部的第一介电层；图案稀疏区的第一介电层的顶部低于图案密集区的第一介电层的顶部形成稀疏区凹陷；
61.步骤s3：在第一介电层上形成第二阻挡层；
62.步骤s4：在第二阻挡层上形成阻挡延伸层，并对阻挡延伸层进行研磨处理至与第二阻挡层的顶部平齐；
63.步骤s5：至少刻蚀阻挡延伸层、第二阻挡层和第一介电层至最终目标位置。
64.上述方法提高了芯片的均匀度，进而提升了半导体器件的性能。
65.为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。
66.如图4所示，提供基底(图中未示出)，在基底上形成图案1；图案包括图案密集区11和图案稀疏区12。
67.基底的材料可以是锗(ge)、硅(si)、锗化硅(sige)、(sige)、绝缘体上硅(soi)、绝缘体上锗(goi)等，本实施例对基底材料不做具体限定。
68.继续参考图4，在图案1顶部形成第一阻挡层2，并在图案1和第一阻挡层2周侧形成表面最低点高于第一阻挡层2的第一介电层3。
69.需要说明的是，图案1的形成过程为：先在基底或其他材料层上沉积形成图案1所需的材料层，掩膜层及光刻所需材料，然后依次进行光刻、刻蚀、灰化及清洗等工艺步骤以形成图案1；或者可以直接在基底或其他材料层上形成图案1。而本实施例对图案1的材料不做具体限定，可以是硅、硅的化合物等。
70.本实施例中，图案1包括如图4所示的图案密集区11，以及图案稀疏区12。图案密集区11是指，在该区域内，单位面积内形成的图案1的数量较多(即：图案较密集)；而图案稀疏区12是指，在该区域内，单位面积内形成图案1的数量较少(即：图案较稀疏)。
71.还需要说明的是，在图案1顶部形成第一阻挡层2，具体可以是直接在图案1的顶部形成第一阻挡层2；还可以是先在图案1顶部和周侧沉积形成第一阻挡层2所需的材料层，然后再刻蚀该材料层以形成第一阻挡层2的图案。本领域技术人员可以视情况选择，本实施例不做具体限定。在其它实施例中，第一阻挡层材料可以为氮化硅(sin)、氧化硅(sio)、氮氧化硅(sion)、氮碳化硅(sicn)、多晶硅(poly-si)等材料中的一种或多种组合。
72.本实施例中，所述第一阻挡层2的材料为氮化硅。
73.本实施例为了更明显地区分图案密集区11和图案稀疏区12，使得图案密集区11上形成的第一阻挡层2的厚度略大于在图案稀疏区12上形成的第一阻挡层2的厚度。而在实际工艺过程中，图案稀疏区12和图案密集区11上第一阻挡层2的相对厚度可以相同也可以不同。
74.而在形成第一阻挡层2时，优选化学气相沉积法(cvd)来形成第一阻挡层2；在其它实施例中，还可以采用物理气相沉积工艺(pvd)、原子层沉积工艺(ald)、热处理等方法，形成所述第一阻挡层2。
75.优选的，本实施例中，在图案1和第一阻挡层2的周侧形成第一介电层3时，第一介电层3的材料可以是氧化硅、二氧化硅或者其他介电材料中的一种或几种，在此不一一列举。
76.继续参考图4，在第一介电层3上形成第二阻挡层4。并在第二阻挡层4上形成第三阻挡层5。
77.优选的，第二阻挡层4的材料为氮化硅，在其它实施例中，第一阻挡层材料可以为氮化硅(sin)、氧化硅(sio)、氮氧化硅(sion)、氮碳化硅(sicn)、多晶硅(poly-si)等材料中的一种或多种组合。第三阻挡层5的材料为多晶硅，本领域技术人员也可以选择其他材料层作为第三阻挡层5。
78.还需要说明的是，本实施例中，形成第三阻挡层5的方法包括：在第二阻挡层4上形成初始第三阻挡层51，然后对初始第三阻挡层51进行研磨处理至第一目标位置b1以形成第三阻挡层5。
79.本实施例中，第二阻挡层4和第三阻挡层5形成了组合阻挡层结构。
80.本实施例中的研磨处理特指化学机械研磨。本领域技术人员可以选择其他的研磨处理方式。
81.需要说明的是，第一目标位置b1是指，如图5所示的图案密集区11一侧的第二阻挡层4顶部的位置。而在第一目标位置b1处，图案密集区11的对应区域中，第二阻挡层4和第三阻挡层5的顶部是平齐的。而图案稀疏区12对应的区域中，第二阻挡层4是位于第一介电层3和第三阻挡层5之间的。而且图案稀疏区12对应的区域中，第三阻挡层5的顶部略低于图案密集区11对应的区域中的第三阻挡层5的顶部。在图案稀疏区12相对应的区域中，第三阻挡层5与第一目标位置b1之间的区域即为稀疏区凹陷。也就是说，稀疏区凹陷形成于第三阻挡层5上与图案稀疏区12相对的区域。
82.对第三阻挡层5进行研磨处理至第一目标位置b1时，采用的磨料为多晶硅层磨料。而为了能够大幅度降低图案密集区11的下沉，且拓展组合阻挡层结构的面积，需要选择对第二阻挡层4有高选择比的多晶硅层磨料。具体的，多晶硅层磨料对第三阻挡层5和第二阻挡层4的选择比大于100。且多晶硅层磨料为碱性多晶硅层磨料。
83.在本实施例中，组合阻挡层的结构如图5所示，其包括图案密集区11对应位置的第二阻挡层4的凸起，以及位于该凸起两侧的第二阻挡层4的凹陷，还有第三阻挡层5。即在图案密集区11对应的位置处，第二阻挡层4是突出于图案密集区11周侧的第一介电层3顶部的第二阻挡层4的顶部的。且在图案密集区11周侧的第一介电层3顶部的第二阻挡层4，还形成有向下的凹陷。并且，在图案稀疏区12所在的区域，图案稀疏区12对应位置的组合阻挡层结构的表面不高于图案密集区11对应位置的组合阻挡层结构的表面。
84.而正是因为组合阻挡层结构的表面积大于第二阻挡层4的表面积，尤其是在图案密集区11的区域，这样可以延长图案密集区11区域的第一介电层3的刻蚀时间，从而使得图案密集区11之间的第一介电层3不会出现下沉。
85.接下来，如图6所示，在第三阻挡层5上形成消耗层6。本实施例仅仅是示意性地沉积了一层消耗层6，当然本领域技术人员还可以根据需要沉积多层消耗层6，且消耗层6的材料优选二氧化硅。
86.在形成了消耗层6之后，如图7所示，对消耗层6进行研磨处理至与第二阻挡层4平齐，以填充第三阻挡层5上形成的稀疏区凹陷。此过程是为了防止图案稀疏区12对应的区域内发生下沉。对消耗层6进行研磨处理之后，图案密集区11对应区域的第二阻挡层4和第三阻挡层5的顶部就与图案稀疏区12对应区域的消耗层6的顶部平齐。
87.而正是因为稀疏区缺陷被消耗层6填平，在图案稀疏区12的区域，起到阻挡作用的第三阻挡层5和第二阻挡层4的厚度更大，这样可以图案稀疏区12区域的第一介电层3的刻蚀时间，从而使得稀疏区11之间的第一介电层3不会出现下沉。
88.需要说明的是，此过程对消耗层6进行研磨处理时，所采用的磨料为含氧化铈磨料。且为了使消耗层6的顶部与第二阻挡层4和第三阻挡层5的顶部保持平齐，最好是选择高平整能力的含氧化铈磨料。具体的，含氧化铈磨料对消耗层6和第三阻挡层5的选择比应大于100，对消耗层6和第二阻挡层4的选择比大于30。且本实施例优选二氧化铈溶液作为磨料。
89.在图案密集区11和图案稀疏区12所在区域的顶部都平齐之后，如图8所示，刻蚀消耗层6、第三阻挡层5、第二阻挡层4和第一介电层3至最终目标位置b2。
90.具体的，最终目标位置b2即为图案密集区11一侧的第一阻挡层顶部2的位置。前述内容中已经提到，本实施例是为了明显的区分图案稀疏区12和图案密集区11，使得图案密
集区11顶部的第一阻挡层2的厚度略大于图案稀疏区11顶部的第一阻挡层2的厚度。因此在刻蚀之后便形成了如图8所示的结构，即图案稀疏区12顶部的第一阻挡层2的顶部还形成有第一介电层3。而当图案密集区11顶部的第一阻挡层2的厚度等于图案稀疏区11顶部的第一阻挡层2的厚度时，图案稀疏区12的第一阻挡层2的顶部就不会有第一介电层3。而当图案密集区11顶部的第一阻挡层2的厚度小于图案稀疏区11顶部的第一阻挡层2的厚度时，会在图案密集区11顶部的第一阻挡层2上形成第一介电层3。
91.图8进示出了刻蚀消耗层6、第三阻挡层5、第二阻挡层4和部分第一介电层3的情况。当然，还可以在上述刻蚀的基础上，继续对第一阻挡层2进行刻蚀，也可以仅仅将第一介电层3刻蚀至离图案密集区11顶部的第一阻挡层2顶部还有一定距离的位置。
92.本实施例中，优选对消耗层6、第三阻挡层5、第二阻挡层4和第一介电层3具有相同刻蚀速率的气体进行刻蚀，且刻蚀时采用平刻的工艺。
93.需要说明的是，本发明的实施方式为了防止图案密集区11之间的第一介电层3出现下沉的方式是通过在稀疏区凹陷处补充阻挡层(介电层)或消耗层材料，并进行研磨处理，使得阻挡层(介电层)或消耗层材料对稀疏区凹陷进行填充。
94.因此，在本发明的另一实施方式中，可以在第一介电层3上形成第二阻挡层4，然后在第二阻挡层4上形成第三阻挡层5。然后直接对第三阻挡层5进行研磨处理至与第二阻挡层4的顶部平齐。
95.在此种实施方式中，由于第三阻挡层5可以直接填充稀疏区凹陷，因此无需进一步补充形成消耗层的材料。
96.而在此实施方式中，形成第三阻挡层5的方法与前述的形成第三阻挡层5的方法相同。本实施例对此不再赘述。
97.进一步的，在本发明的另一实施方式中，还可以在第一介电层3上形成第二阻挡层4，然后在第二阻挡层4上形成消耗层6。之后直接对消耗层6进行研磨处理至与第二阻挡层4的顶部平齐。
98.采用上述方案，在第一介电层的表面构建第二阻挡层，增大了阻挡层的面积，可以有效地避免在半导体器件的形成过程中，由于第一阻挡层面积过小，不能很好地实现对第一介电层的阻挡，使某些区域产生了dishing式下沉的问题，由此，可以提高半导体器件的平整度，也进一步提高了半导体器件的性能。
99.然后用多晶硅层磨料对初始第三阻挡层进行研磨，能够利用多晶硅层磨料的高选择比使得研磨后的由第二阻挡层和第三阻挡层组成的组合阻挡层结构的面积大于第三阻挡层的面积，从而能够大幅度地降低图案密集区对应区域的第一介电层下沉。
100.进一步地，在第三阻挡层上形成消耗层，并用含氧化铈磨料对消耗层进行研磨，利用含氧化铈磨料的高平整能力，以及组合阻挡层结构的阻挡作用，有效降低了第一介电层出现的下沉。而第三阻挡层对于含氧化铈磨料来说具有耐磨的特性，这将进一步增大组合阻挡层结构的面积。
101.更进一步地，将研磨处理和刻蚀相结合，针对第一介电层、消耗层、第二阻挡层和第三阻挡层的不同特性选择不同的材料进行研磨或者刻蚀，能够进一步提高芯片的均匀度，从而提高半导体器件的性能。
102.虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但
本领域的普通技术人员应该明白，以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。本领域技术人员可以在形式上和细节上对其作各种改变，包括做出若干简单推演或替换，而不偏离本发明的精神和范围。