薄膜晶体管、显示基板及显示装置的制作方法

1.本公开属于显示技术领域，具体涉及一种薄膜晶体管、显示基板及显示装置。


背景技术：

2.由于虚拟现实技术(英文名称：virtual reality，缩写为vr)显示装置具有高分辨率、快速响应、高刷新频率、高亮背光、高对比度等特点，故其市场越来越大，出货量逐年增长。
3.现有低温多晶硅vr显示装置所使用的薄膜晶体管在制作过程中，采用湿法刻蚀工艺在多晶硅材料层的表面形成栅极，此时在没有去除栅极表面所覆盖的光刻胶的前提下，以栅极表面的光刻胶为掩膜版，对多晶硅材料层进行离子注入，形成有源层的源极接触区和漏极接触区，接着去除栅极表面的光刻胶，然后对多晶硅材料层进行轻掺杂漏(lightly doped drain，缩写为ldd)处理，形成轻掺杂漏极结构(即ldd结构)。
4.发明人发现，现有低温多晶硅vr显示装置所使用的薄膜晶体管的电子迁移率较高，加上高背光亮度的影响，使得薄膜晶体管所在像素的漏电流ioff比较大，导致低温多晶硅vr显示装置的生产良率下降。


技术实现要素：

5.本公开旨在至少解决现有技术中存在的技术问题之一，提供一种薄膜晶体管、显示基板及显示装置。
6.第一方面，本公开实施例提供一种薄膜晶体管，其包括：基底，位于所述基底上的栅极、有源层、源极和漏极；其中，所述栅极包括依次设置所述基底上、且电连接的第一栅极和第二栅极；所述有源层位于所述第一栅极和所述第二栅极之间；且所述第一栅极和所述第二栅极在所述基底上的正投影均与所述有源层在所述基底上正投影部分重叠；
7.所述第一栅极和所述第二栅极在所述基底上的正投影部分重叠。
8.其中，在所述第一栅极所在层和所述有源层所在层之间设置有第一栅绝缘层；在所述有源层所在层和所述第二栅极所在层之间设置有第二栅绝缘层；所述第一栅极和所述第二栅极的一者上设置有连接部；其中，所述连接部在所述基底上的正投影，突出于所述第一栅极和所述第二栅极在所述基底上的正投影的交叠区域；
9.所述薄膜晶体管还包括贯穿第一栅绝缘层和第二栅绝缘层的第一过孔，所述连接部通过所述第一过孔将所述第一栅极和所述第二栅极电连接。
10.其中，所述有源层包括沟道区，分设在所述沟道区两侧的源极接触区和漏极接触区；所述源极接触区和所述漏极接触区的离子掺杂浓度均大于所述沟道区的离子掺杂浓度。
11.其中，所述有源层与所述栅极在所述基底上正投影的交叠的区域为所述沟道区；所述有源层还包括位于所述沟道区和所述源极接触区之间的第一辅助区，位于所述沟道区和所述漏极接触区之间的第二辅助区；所述第一辅助区和所述第二辅助区均与所述栅极在
所述基底上的正投影无重叠；其中，所述第一辅助区和所述第二辅助区的离子掺杂浓度均小于所述源极接触区和所述漏极接触区的离子掺杂浓度。
12.其中，所述第一辅助区和所述第二辅助区的离子掺杂浓度均大于或等于所述沟道区的离子掺杂浓度。
13.其中，在所述有源层靠近所述基底的一侧设置有遮光层；所述遮光层与所述有源层在基底上的投影至少部分重叠。
14.其中，所述遮光层与所述第一栅极同层设置且材料相同；其中，所述遮光层和所述第一栅极在所述基底上的正投影大致覆盖所述有源层在所述基底上的正投影。
15.第二方面，本公开实施例提供一种显示基板，其包括呈阵列排布的像素单元；每个像素单元中均包括上述的薄膜晶体管。
16.其中，在所述第一栅极所在层和所述有源层所在层之间设置有第一栅绝缘层；在所述有源层所在层和所述第二栅极所在层之间设置有第二栅绝缘层；位于同一行的所述像素单元中的第一栅极连接形成第一栅极条；位于同一行的所述像素单元中的第二栅极连接形成第二栅极条；
17.在行方向上任意两相邻所述像素单元之间设置有贯穿所述第一栅绝缘层和所述第二栅绝缘层的第二过孔；位于同一行所述像素单元中的所述第一栅极条和所述第二栅极条通过所述第二过孔连接。
18.其中，在所述第一栅极所在层和所述有源层所在层之间设置有第一栅绝缘层；在所述有源层所在层和所述第二栅极所在层之间设置有第二栅绝缘层；位于同一行的所述像素单元中的第一栅极连接形成第一栅极条；位于同一行的所述像素单元中的第二栅极连接形成第二栅极条；
19.在每一所述第一栅极条在其延伸方向的两端分别设置有贯穿所述第一栅绝缘层和所述第二栅绝缘层的第二过孔；所述第一栅极条和与之在所述基底上的投影存在交叠的所述第二栅极条，通过所述第二过孔连接。
20.其中，其中，所述连接部在所述基底上的正投影，突出于所述第一栅极和所述第二栅极在所述基底上的正投影的交叠区域；所述薄膜晶体管还包括贯穿第一栅绝缘层和第二栅绝缘层的第一过孔，所述连接部通过所述第一过孔将所述第一栅极和所述第二栅极电连接；
21.在行方向上任意两相邻的所述连接部位于各自所在所述像素单元的列方向上的不同侧。
22.其中，在所述第一栅极和所述第二栅极中的一者上设置有连接部，其中，所述连接部在所述基底上的正投影，突出于所述第一栅极和所述第二栅极在所述基底上的正投影的交叠区域；所述薄膜晶体管还包括贯穿第一栅绝缘层和第二栅绝缘层的第一过孔，所述连接部通过所述第一过孔将所述第一栅极和所述第二栅极电连接；任意两相邻的所述像素单元中一者中的所述第一栅极上设置有所述连接部，另一者中的所述第二栅极上设置有所述连接部。
23.第三方面，本公开实施例提供一种vr显示装置，其包括上述的显示基板。
附图说明
24.图1为本公开实施例的薄膜晶体管的截面图；
25.图2为本公开实施例中的薄膜晶体管的栅极和有源层的立体结构示意图；
26.图3a为本公开实施例的薄膜晶体管的形成其遮光层的俯视图；
27.图3b为图3a的a-a'的剖面图；
28.图4a为本公开实施例的薄膜晶体管的形成其第一栅极的俯视图；
29.图4b为图4a的b-b'的剖面图；
30.图5a为本公开实施例的薄膜晶体管的形成其有源层的俯视图；
31.图5b为图5a的c-c'的剖面图；
32.图6a为本公开实施例的薄膜晶体管的形成其第一过孔的俯视图；
33.图6b为图6a的d-d'的剖面图；
34.图7a为本公开实施例的薄膜晶体管的形成其第二栅极的俯视图；
35.图7b为图7a的e-e'的剖面图；
36.图8为本公开实施例的薄膜晶体管的源极接触区和漏极接触区离子掺杂的示意图；
37.图9为本公开实施例的显示基板中设置第二过孔的示意图；
38.图10为本公开实施例的显示基板中形成第二栅极条的示意图；
39.图11为本公开实施例的显示基板的示意图。
40.其中附图标记为：10、基底；111、第一栅极；112、第二栅极；12、有源层；13、源极；14、漏极；15、缓冲层；16、第一栅绝缘层；17、第二栅绝缘层；18、第一层间绝缘层；19、第二层间绝缘层；20、遮光层；21、平坦化层；22、像素电极；23、第三层间绝缘层；24、公共电极；100、第一栅极条；200、第二栅极条；30、连接部；40、第一过孔；50、第二过孔；60、光刻胶图案。
具体实施方式
41.为使本领域技术人员更好地理解本公开的技术方案，下面结合附图和具体实施方式对本公开作进一步详细描述。
42.除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
43.在介绍本公开是实施例中的薄膜晶体管、薄膜晶体管的制备方法、阵列基板及显示装置之前，需要对一下几点进行说明。
44.在本公开实施例中，构图工艺例如光刻构图工艺，其包括：在需要被构图的结构层上涂覆光刻胶，光刻胶膜的涂覆可以采用旋涂、刮涂或者辊涂的方式；接着使用掩膜版对光
刻胶进行曝光，对曝光的光刻胶层进行显影以得到光刻胶图案；然后使用光刻胶图案对结构层进行刻蚀，可选地去除光刻胶；最后剥离剩余的光刻胶形成需要的结构。
45.在本公开实施例中，“同层”指的是采用同一成膜工艺形成用于形成特定图形的膜层，然后利用同一掩膜版通过一次构图工艺形成的层结构。根据特定图形的不同，依次构图工艺可能包括多次曝光、显影或刻蚀工艺，而形成的同层的特定图形是连续的也可以是不连续的，这些特定图形还可能处于不同的高度或者具有不同的厚度。
46.在本公开实施例中，薄膜晶体管可以是n型薄膜晶体管，也可以是p型薄膜晶体管；其中，n型薄膜晶体管指的是在薄膜晶体管有源层进行n型离子掺杂；p型薄膜晶体管指的是在薄膜晶体管有源层进行p型离子掺杂。n型薄膜晶体管的工作电平信号为高电平信号；p型薄膜晶体管的工作电平信号为低电平信号。在下述实施例中以薄膜晶体管为n型薄膜晶体管为例进行描述，但本公开并不限于n型薄膜晶体管。
47.以下结合附图对本公开实施例中薄膜晶体管、薄膜晶体管的制备方法、阵列基板及显示装置进行说明，但本公开并不限于这些具体的实施例。
48.图1为本公开实施例的薄膜晶体管的截面图；图2为本公开实施例中的薄膜晶体管的栅极和有源层的立体结构示意图。
49.第一方面，如图1和2所示，本公开实施例提供一种薄膜晶体管，该薄膜晶体管包括：基底10，设置在基底10上栅极、有源层12、源极13和漏极14；其中，在本公开实施例中薄膜晶体管具体为双栅薄膜晶体管，其栅极具体包括依次设置基底10上、且电连接的第一栅极111和第二栅极112；有源层12所在层位于第一栅极111所在层和第二栅极112所在层之间，且第一栅极111和第二栅极112在基底10上的正投影均与有源层12在基底10上的正投影部分重叠；特别的是，在公开实施例中第一栅极111和第二栅极112在基底10上的正投影部分重叠。
50.在此需要说明的是，栅极与有源层12在基底10上正投影的交叠区域限定出有源层12的沟道区q1；在本公开实施例，有源层12沟道区q1则是有源层12与第一栅极111、第二栅极112在基底10上正投影的存在交叠的区域。有源层12沟道区q1的两端分别为有源层12的源极接触区q2和漏极接触区q3。其中，薄膜晶体管的源极13和漏极14分别于有源层12的源极接触区q2和漏极接触区q3连接。在第一栅极111所在层和有源层12所在层之间设置有第一栅绝缘层16；在有源层12所在层和第二栅极112所在层之间设置有第二栅绝缘层17。第一栅极111和第二栅极112可以通过贯穿第一栅绝缘层16和第二栅绝缘层17的第一过孔40电连接。
51.在本公开实施例的薄膜晶体管中，由于第一栅极111和第二栅极112电连接，故在给第一栅极111和第二栅极112上的一者施加高电平信号时，此时，在第一栅绝缘层16和第二栅绝缘层17中将会产生电场，第一栅极111绝缘层中电力线由第一栅极111指向有源层12的下表面(靠近基底10的表面)，并在有源层12的下表面产生感应电荷；第二栅绝缘层17中电力线由第二栅极112指向有源层12的上表面(背离基底10的表面)，并在有源层12的上表面产生感应电荷；随着第一栅极111和第二栅极112上高电平信号的施加,有源层12的上下表面将由耗尽层转变为电子积累层，形成反型层，当达到强反型时(即达到开启电压时)，源极13和漏极14间加上电压就会有载流子通过有缘才能的沟道区q1，从而使得薄膜晶体管呈导通状态。同时，可以看出的是，由于薄膜晶体管中的第一栅极111和第二栅极112分设于有
有源层12的上下两个表面，故该薄膜晶体管的电子迁移率较单栅的薄膜晶体管的电子迁移率高，薄膜晶体管晶体管的导通性能更好。
52.另外，在本公开实施例的薄膜晶体管中，第一栅极111和第二栅极112在基底10上的正投影部分重叠，由于第一栅极111和第二栅极112上被施加的电信号相同，故在二者交叠位置无电场，因此，有源层12在基底10上的正投影与第一栅极111和第二栅极112在基底10上的正投影交叠区域(也即图2中所示的a区域)无电场驱动，故当晶体管被关断时，由于有源层12具有a区域，因此该薄膜晶体管的漏电流可以有效的被降低。
53.在一些实施例中，在第一栅极111和第二栅极112中的一者上设置有连接部30，贯穿第一栅绝缘层16和第二栅绝缘层17的第一过孔40在基底10上的正投影的至少部分落在连接部30在基底10上的正投影内。在此需要说明的是，连接部30可以为连接在第一栅极111或者第二栅极112上的一凸起结构，以使的连接部在基底10上的正投影，突出于第一栅极111和第二栅极112在所述基底上的正投影的交叠区域。
54.具体的，当连接部30设置在第一栅极111上时，第一栅极111与连接部30连接，连接部30在基底10上的正投影与第二栅极112在基底10上正投影重叠，例如：连接部30在基底10上的正投影与第二栅极112在基底10上正投影覆盖；连接部30通过第一过孔40与第二栅极112连接，以此完成第一栅极111和第二栅极112的电连接；当连接部30设置在第二栅极112上时，第二栅极112与连接部30连接，连接部30在基底10上的正投影与第一栅极111在基底10上正投影重叠，例如：连接部30在基底10上的正投影与第一栅极111在基底10上正投影覆盖；连接部30通过第二过孔50与第一栅极111连接，以此完成第一栅极111和第二栅极112的电连接；之所以采用连接部30将将第一栅极111和第二栅极112电连接是因为，为了保证薄膜晶体管的电子迁移率，第一栅极111和第二栅极112的交叠区域的尺寸不宜过宽，因此为了使得第一栅极111和第二栅极112很好的电连接，为此增加连接部30将二者连接，从而保证薄膜晶体管的电子迁移率。
55.在此需要说明的是，第一过孔40可以金属过孔，也即在第一过孔40的侧壁上形成一层金属，以将第一栅极111、连接部30、第二栅极112电连接；当然还可以通过在第一过孔40中填充金属导电材料，以将第一栅极111、连接部30、第二栅极112电连接。
56.在一些实施例中，当连接部30设置在第一栅极111上时，第一栅极111与连接部30为一体成型结构，也即第一栅极111和连接部30同层设置且材料相同，故可以在一次构图工艺中形成包括第一栅极111和连接部30的图形。同理，当连接部30设置在第二栅极112上时，第二栅极112与连接部30为一体成型结构，也即第二栅极112和连接部30同层设置且材料相同，故可以在一次构图工艺中形成包括第二栅极112和连接部30的图形。4a为本公开实施例的薄膜晶体管的形成其第一栅极111的俯视图；在本公开实施例中以图4a所示的第一栅极111和连接部30一体结构为例进行描述。
57.在一些实施例中，有源层12包括沟道区q1以及位于沟道区q1两端的源极接触区q2和漏极接触区q3；其中，源极接触区q2和漏极接触区q3的离子掺杂浓度大于沟道区q1的离子掺杂浓度，这样一来，有利于有源层12的源极接触区q2和漏极接触区q3分别和与之连接源极13和漏极14具有良好的欧姆接触。具体的，可以在第一次形成有源层12图案后对有源层12进行沟道掺杂，以对薄膜晶体管的阈值电压vth进行调节。在之后形成第二栅极112的图案后，再对有源层12的源极接触区q2和漏极接触区q3进行重掺杂，以使形成有源层12的
源极接触区q2和漏极接触区q3的离子掺杂浓度大于沟道区q1的离子掺杂浓度。
58.在一些实施例中，如图2所示，有源层12不仅包括上述的沟道区q1、源极接触区q2和漏极接触区q3；而且还包括位于沟道区q1和源极接触区q2之间的第一辅助区q4，以及位于沟道区q1和漏极接触区q3之间的第二辅助区q5；可以理解的是，有源层12和栅极在基底10上正投影的交叠区域限定出有源层12的沟道区q1，也即有源层12与第一栅极111、第二栅极112在正投影的交叠区域的位置为有源层12的沟道区q1，对于有源层12源极接触区q2、漏极接触区q3、第一辅助区q4和第二辅助区q5在基底10上的正投影与第一栅极111和第二栅极112均为重叠。其中，第一辅助区q4和第二辅助区q5的离子掺杂浓度均小于源极接触区q2、漏极接触区q3的离子掺杂浓度；故对于有源层12的第一辅助区q4和第二辅助区q5呈半导体特性，且相较源极接触区q2和漏极接触区q3，第一辅助区q4和第二辅助区q5相当于轻掺杂(也即在沟道掺杂之后再对第一辅助区q4和第二辅助区q5再进行一次轻掺杂)，同时第一辅助区q4和第二辅助区q5与第一栅极111和第二栅极112在基底10上的正投影均无重叠，故当晶体管被关断时，由于有源层12具有第一辅助区q4和第二辅助区q5域，因此该薄膜晶体管的漏电流可以有效的被降低。
59.当然，第一辅助区q4和第二辅助区q5相当于沟道掺杂，也即，第一辅助区q4和第二辅助区q5的离子掺杂浓度与沟道区q1的掺杂浓度相同，也即在第一次形成有源层12图案后对有源层12沟道区q1、源极接触区q2和漏极接触区q3进行时，同时第一辅助区q4和第二辅助区q5对进行轻掺杂，以对薄膜晶体管的阈值电压vth进行调节。
60.图3a为本公开实施例的薄膜晶体管的形成其遮光层20的俯视图；图3b为图3a的a-a'的剖面图；在一些实施例中，如图3a和图3b所示，为了避免光线照射至有源层12，而造成薄膜晶体管存在较大漏电流，在有源层12靠近基底10的一侧形成遮光层20，遮光层20在基底10上的正投影至少覆盖部分有源层12的沟道区q1。
61.在一个示例中，遮光层20设置在第一栅极111靠近基底10的一侧，此时在遮光层20和第一栅极111之间设置有缓冲层15，此时遮光层20在基底10上的正投影将有源层12的沟道区q1在基底10上的正投影完全覆盖。
62.在另一个示例中，遮光层20还可以与第一栅极111同层设置，且遮光层20和第一栅极111在基底10上的正投影将有源层12的沟道区q1在基底10上的正投影大致完全覆盖。在此需要说明的是，之所以遮光层20和第一栅极111在基底10上的正投影将有源层12的沟道区q1在基底10上的正投影大致完全覆盖是因为，遮光层20和第一栅极111之间存在一定的间隙，以避免遮光层20和第一栅极111电连接，而影响薄膜晶体管的开关特性。
63.为了更清楚本公开实施例中薄膜晶体管的各层结构，结合下述薄膜晶体管的制备方法，对本公开实施例中的薄膜晶体管进行进一步的说明。
64.在本公开实施例中提供一种薄膜晶体管的制备方法，其具体包括如下步骤：
65.步骤一、提供一基底10，并在基底10上通过构图工艺形成包括遮光层20的图形，如图3a和图3b所示。
66.在一些实施例中，遮光层20的材料可以采用遮光金属材料，该金属材料包括但不限于钼mo。以遮光层20的材料为金属mo为例，步骤一具体可以包括：在基底10上沉积mo金属材料，在与待形成的有源层12的沟道区q1对应的位置的正下方进行曝光、显影、刻蚀工艺形成包括遮光层20的图形。
67.其中，本公开实施例中的基底10为透明绝缘基底10，该基底10的材料包括但不限于玻璃、石英，也可以采用其他合适的材料。
68.步骤二、图4a为本公开实施例的薄膜晶体管的形成其第一栅极111的俯视图；
69.图4b为图4a的b-b'的剖面图；如图4a和图4b所示，在形成有遮光层20基底10上形成缓冲层15，并在缓冲层15背离基底10的一侧通过构图工艺形成包括栅极的第一栅极111的图形。
70.其中，在本公开实施例中缓冲层15的材料可以选择与si的晶格结构相近的材料制作，例如si
x
n
y
或si
x
o
y
：氮化硅或氧化硅。具体可以是与氮化硅或氧化硅单层结构，当然也可以采用氮化硅或氧化硅复合膜层结构。
71.其中，第一栅极111的材料钼mo、钼铌合金、铝al、铝钕合金、钛ti或铜gu等导电材料形成。第一栅极111材料层可以单层结构，也可以多层结构，例如ti/al/ti三层结构。
72.在一些实施例中，步骤二具体可以包括：通过包括但不限于沉积的方式在形成有遮光层20的基底10上形成一层缓冲层15，用以提供后续通过退火工艺有源层12时的保温层和导热层。在形成缓冲层15的基底10上形成一层第一栅金属材料层，并通过曝光、显影、刻蚀工艺形成包括第一栅极111和连接部30的图形。
73.步骤三、图5a为本公开实施例的薄膜晶体管的形成其有源层12的俯视图；图5b为图5a的c-c'的剖面图；如图5a和图5b所示，在形成有第一栅极111的基底10上，形成第一栅绝缘层16，并在第一栅绝缘层16背离基底10的一侧，通过构图工艺形成包括有源层12的图形。
74.其中，在本公开实施例中，第一栅绝缘层16的材料可以选择与si的晶格结构相近的材料制作，例如si
x
n
y
或si
x
o
y
：氮化硅或氧化硅。具体可以是与氮化硅或氧化硅单层结构，当然也可以采用氮化硅或氧化硅复合膜层结构。
75.其中，在本公开实施例中，有源层12的材料为非晶硅、多晶硅或者氧化物半导体等。多晶硅可以为高温多晶硅或者低温多晶硅，氧化物半导体可以是氧化铟镓锌(igzo)、氧化铟锌(izo)、氧化锌(zno)或者氧化镓锌(gzo)等。在本公开实施例中以有源层12为低温多晶硅为例进行说明。
76.在一些实施例中，步骤三具体可以包括：首先，通过沉积方式依次形成一栅绝缘层和在非晶硅膜(a-si)，沉积方式包括等离子体增强化学气相沉积方式、低压化学气相沉积方式。
77.接着，对非晶硅膜进行晶化，晶化方式包括采用准分子激光晶化方式、金属诱导晶化方式或固相晶化方式，将非晶硅膜转变为多晶硅膜(p-si)，然后，对多晶硅膜(p-si)进行掺杂(p型掺杂或者n型掺杂)，以决定薄膜晶体管tft的沟道区q1导电类型，本公开实施例中以n型薄膜晶体管为例进行说明的，故此处的掺杂则是为n型掺杂。其中，在该步骤中对非晶硅膜的掺杂为沟道掺杂，具体可以掺杂3价硼离子。在此需要说明的是，非晶硅膜的掺杂的离子浓度对薄膜晶体管的阈值电压vth起到决定作用，因此需要根据薄膜晶体管的阈值电压vth，对所掺杂的离子浓度进行是调整。
78.另外，在该步骤中准分子激光晶化方式、金属诱导晶化方式为两种低温多晶硅的方法，是较为常用的把非晶硅转变为多晶硅的方法。然而，本公开将非晶硅转变为多晶硅的方法，并不限制于采用低温多晶硅的方法，只要能够将有源层12转变为所需的多晶硅薄膜
就可以。
79.最后，在多晶硅膜上形成一层光刻胶，对光刻胶进行曝光和显影，然后对多晶硅膜进行干法刻蚀，以形成包括有源层12的图形。
80.步骤四、图6a为本公开实施例的薄膜晶体管的形成其第一过孔40的俯视图；图6b为图6a的d-d'的剖面图；如图6a和图6b所示，在形成有有源层12的基底10上，形成第二栅绝缘层17，并第二栅绝缘层17对应连接部30的位置形成贯穿第一栅绝缘层16和第二栅绝缘层17的第一过孔40，为后续形成第二栅极112可以通过第一过孔40与连接部30连接，以完成第一栅极111和第二栅极112的电连接。
81.其中，第二栅绝缘层17的材料与第一栅绝缘层16的材料可以相同，故在此不再对第二绝缘层的材料进行说明。
82.在一些实施例中，步骤四具体可以包括：通过沉积的方式第二栅绝缘层17，并通过曝光、显影、刻蚀工艺在连接部30所对应的位置，形成贯穿第一栅绝缘层16和第二栅绝缘层17的第一过孔40。
83.步骤五、图7a为本公开实施例的薄膜晶体管的形成其第二栅极112的俯视图；图7b为图7a的e-e'的剖面图；如图7a和图7b所示，在形成有第二栅绝缘层17的基底10上，通过构图工艺形成包括第二栅极112的图形。所形成的第二栅极112通过第一过孔40与连接部30连接，且第二栅极112与第一栅极111在基底10上的正投影部分重叠。
84.其中，第二栅极112的材料和制备工艺与第一栅极111的材料和制备工艺可以相同，故在此不再对第二栅极112的形成过程进行说明。
85.步骤六、在形成第二栅极112的基底10上，对有源层12的源极接触区q2和漏极接触区q3进行离子注入(也即重掺杂)，以增强有源层12与源极13和漏极14的欧姆接触，保证p-si与源极13、漏极14形成良好的欧姆接触。
86.在一些实施例中，图8为本公开实施例的薄膜晶体管的源极接触区q2和漏极接触区q3离子掺杂的示意图；如图8所示，步骤六具体可以包括在第二栅极112背离基底10的一侧形成光刻胶层，并对光刻胶层进行曝光，形成光刻胶图案60，利用光刻胶图案60作为有源层12的源极接触区q2和漏极接触区q3进行离子注入的掩膜版，对有源层12的源极接触区q2和漏极接触区q3通过包括但不限于5价磷离子进行重掺杂，以增强有源层12与源极13和漏极14的欧姆接触。
87.另外，在一些实施例中，图案化的光刻胶的宽度大于第一栅极111和第二栅极112所形成的栅极的线宽，这样一来，在对源极接触区q2和漏极接触区q3进行重掺杂后，在沟道区q1和源极接触区q2之间、沟道区q1和漏极接触区q3之间分别有一段有源层12结构未被重掺杂，这两部分区域分别为第一辅助区q4和第二辅助区q5；其中，第一辅助区q4和第二辅助区q5均只有3价硼离子的注入，且第一辅助区q4和第二辅助区q5均与第一栅极111和第二栅极112在基底10上的投影无重叠，因此第一辅助区q4和第二辅助区q5相当于轻掺杂漏极结构，故可以有效的降低漏电流，如图2所示。在此需要说明的是，第一辅助区q4和第二辅助区q5可以仅包含在沟道掺杂时的一次掺杂，也可以在重掺杂之后对第一辅助区q4和第二辅助区q5进行轻掺杂的步骤，第一辅助区q4和第二辅助区q5所掺杂的离子浓度取决于薄膜晶体管的开关特性要求。
88.其中，离子注入方式包括具有质量分析仪的离子注入方式、不具有质量分析仪的
离子云式注入方式、等离子注入方式或固态扩散式注入方式。即本实施例中，由低温多晶硅材料经晶化、掺杂、离子注入等多个步骤，最终形成具有良好半导体性质的有源层12。
89.步骤七、如图1所示，在对有源层12的源极接触区q2和漏极接触区q3进行重掺杂后，在形成第二栅极112基底10上，形成第一层间绝缘层18，并对形成第一层间绝缘层18对应源极接触区q2的位置进行曝光、显影、刻蚀形成贯穿第一层间绝缘层18和第二栅绝缘层17的源极13接触过孔；之后通过构图工艺形成包括源极13的图形，此时源极13通过源极13接触过孔与源极13连接；接下来，在形成源极13的基底10上，形成第二层间绝缘层19，并对形成第二层间绝缘层19对应漏极接触区q3的位置进行曝光、显影、刻蚀形成贯穿第二层间绝缘层19、第一层间绝缘层18和第二栅绝缘层17的源极13接触过孔；之后通过构图工艺形成包括漏极14的图形，此时漏极14通过漏极14接触过孔与漏极14连接。
90.在此需要说明的是，上述步骤七中所形成的源极13和漏极14是分层结构，也即分设在两层结构中，其中，源极13和漏极14的制备顺序可以调换，在本公开实施例中，是以漏极14形成在源极13之上为例进行说明的，这样一来，可以减小薄膜晶体管的尺寸，有利于提高该薄膜晶体的显示基板的开口率；当然，若将薄膜晶体管的源极13和漏极14通过一次构图工艺形成在同一层也是可行的。
91.在一些实施例中，在形成贯穿第一层间绝缘层18和第二栅绝缘层17的源极13接触过孔时，可以进行活化加氢工艺，以对有源层12的晶格进行修复。
92.其中，步骤七中的第一层间绝缘层18和第二层间绝缘层19的材料均可以与第一栅绝缘层16材料相同，故在此不再重复描述。所形成的源极13、漏极14的材料和制备工艺均与所形成的栅极的材料和制备工艺相同，故在此不再重复描述。
93.至此完成本公开实施例中的薄膜晶体管的制备。
94.第二方面，本公开实施例提供一种显示基板，该显示基板可用于vr显示装置中，显示基板包括呈阵列排布的像素单元，每个像素单元中可以包括上述的任意一种薄膜晶体管。
95.由于本公开实施例中的显示基板包括上述任意一种薄膜晶体管，故薄膜晶体管的漏电流小，显示基板的性能较好。
96.在一些实施例中，图9为本公开实施例的显示基板中设置第二过孔50的示意图；图10为本公开实施例的显示基板中形成第二栅极条200的示意图；如图9和图10所示，在各个薄膜晶体管的第一栅极111和有源层12所在层之间设置有第一栅绝缘层16，在有源层12所在层和第二栅极112所在层之间设置有第二栅绝缘层17；其中，位于同一行的像素单元中各个地第一栅极111连接形成第一栅极条100；位于同一行的像素单元中的第二栅极112连接成第一栅极条100。在任意两相邻像素单元之间设置有贯穿第一栅绝缘层16的第二过孔50；位于同一行像素单元中的第一栅极111和第二栅极条200通过第二过孔50电连接。之所以在任意两相邻像素单元之间设置有贯穿第一栅绝缘层16的第二过孔50，是为了保证第一栅极条100和第二栅极条200良好电连接，以便于扫描信号的输入是的第一栅极条100和第二栅极条200上被输入的电信号相同。同时，在本公开实施例中，由于第二过孔50与将第一栅极111和第二栅极112电连接的第一过孔40均是贯穿第一栅绝缘层16的，故第一过孔40和第二过孔50可以在同一次构图工艺中形成，这样并不会增加工艺步骤。
97.当然，也可以仅在第一栅极条100和第二栅极条200的两端形成贯穿第一栅绝缘层
16和第二栅绝缘层17的第二过孔50，以使得以第一栅极111和第二栅极条200电连接即可，此时栅扫描信号可以由第一栅极条100和第二栅极条200的两端引入，该种方式可以通过较少的过孔的完成第一栅线条和第二栅极条200的电连接，有助于增强基板的韧性。
98.在一些实施例中，如图9所示，对于每个像素单元中的薄膜晶体管第一栅极111和第二栅极112中的一者上设置有连接部30，贯穿第一栅绝缘层16和第二栅绝缘层17上的第一过孔40通过第一连接部30将第一栅极111和第二栅极112电连接。在本公开实施例中，位于同一行的任意两相邻像素单元中的薄膜晶体管中的一者的第一栅极111上设置连接部30，另一者的第二栅极112上设置连接部30，从而使得位于同一行的第一栅极111和第二栅极112上所输入的扫描信号保持一致。当然，也可以对于位于同一行的像素单元中，均采用在第一栅极111上设置连接部30，在相邻行像素中的均采用在第二栅极112上设置连接部30，均在本公开实施例的保护范围内。
99.另外，在行方向上任意两相邻的像素单元中的连接部30，位于各自所在像素单元的列方向上的不同侧，例如：其中一个像素单元中的连接部30位于该像素单元的左侧，则与之相邻的像素单元中的连接部30则位于该像素单元的右侧。当然，也可以是各个像素单元中的连接部30位于各自像素单元的同一侧，均在本公开实施例的保护范围内。
100.在本公开实施例中，图11为本公开实施例的显示基板的示意图，如图11所示，显示基板上的各个像素单元中还均设置有像素电极22和公共电极24；其中，在一些实施例中，在薄膜晶体管的漏极14所在层背离基底10的一侧设置平坦化层21，在平坦化层21对应漏极14的位置形成第三过孔，像素电极22形成在平坦化层21背离基底10的一侧，并通过第三过孔与薄膜晶体管的漏极14连接；在像素电极22所在层背离基底10的一侧设置有第三层间绝缘层23；在第三层间绝缘层23背离基底10的一侧还可以设置公共电极24。其中，像素电极22为板状电极，公共电极24中为狭缝电极。当然，对于像素电极22和公共电极24均设置在显示基板上时，二者也可以均在用狭缝电极。当像素电极22和公共电极24均为狭缝电极时，二者可以设置在同一层，也可以分层设置，只要是保证二者交替设置即可。在本公开实施例中，公共电极24可以不设置在显示基板上，也可以设置在于相对设置的对盒基板上，其中，在本公开实施例中对盒基板包括但不限于彩膜基板。
101.第三方面，本公开实施例提供一种显示装置，其包括上述的显示基板。在本公开实施例中该显示装置包括但不限于vr显示装置。由于显示装置的显示板中薄膜晶体管采用上述的薄膜晶体管，故漏电流小，显示效果较优。
102.可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。