一种功率半导体装置的制作方法

1.本发明属于半导体设计及制造领域，特别是涉及一种功率半导体装置。


背景技术：

2.功率器件作为弱电控制强电的关键开关器件，广泛应用于工业，家电，电力机车，电动汽车等领域。功率器件的发展方向一直是在保证器件正常开关的情况下，降低自身的功率损耗，这就要求器件的导通压降低，开关损耗小。
3.igbt(insulated gate bipolar transistor)，绝缘栅双极型晶体管，是由bjt(双极型三极管)和mos(绝缘栅型场效应管)组成的复合全控型电压驱动式功率半导体器件,兼有mosfet的高输入阻抗和gtr的低导通压降两方面的优点。gtr饱和压降低，电流密度大，但驱动电流较大；mosfet驱动功率很小，开关速度快，但导通压降大，电流密度小。igbt综合了以上两种器件的优点，驱动功率小而饱和压降低。因此其应用也越来越广泛，是一种重要的功率半导体器件。
4.如图1显示为一种igbt器件的结构示意图，如图1所示，igbt的工作原理为：集电极(collector)106加正压，栅极(gate)加正压，在沟槽栅(trench)103与p型阱区(pbody)102接触的侧壁形成沟道，电子电流从发射极(emitter)出发，通过金属层104与n+型源区105，然后穿过沟道，到达n-型漂移区101，接着，一部分电子在这里与集电极(collector)106注入的空穴复合，另一部分电子到达集电极(collector)106形成电流，此时器件实现了导通。当栅极(gate)加负压，沟槽栅(trench)103侧壁沟道关闭，电流没有通路，此时器件实现了关断。
5.现有的igbt器件功率损耗较高，并且容易发生闩锁效应，因此，igbt器件的功耗及可靠性均有待改善。


技术实现要素：

6.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种功率半导体装置，用于解决现有技术中功率半导体装置的功率损耗较高，并且容易发生闩锁效应的问题。
7.为实现上述目的及其他相关目的，本发明提供一种功率半导体装置，所述功率半导体装置包括有源区、围绕所述有源区的终端区以及位于所述有源区及所述终端区之间的过渡区，所述有源区设置有第一半导体器件，所述过渡区设置有第二半导体器件；所述第一半导体器件包括：第一导电类型的基底，包括相对的第一主面及第二主面；第二导电类型的阱区，设置于所述基底的第一主面；槽部，设置于所述基底的第一主面，贯穿所述阱区至所述基底中，所述槽部包括间隔排布的至少3个槽部，第一槽部和第三槽部被配置成夹着第二槽部，各个所述槽部的内壁覆盖有绝缘层，所述绝缘层上填充有导电层；第一导电类型的源极，设置于所述阱区内，且位于所述第一槽部的侧面；第二导电类型的集电极，设置于所述基底的第二主面；其中，所述源极及所述第二槽部内的导电层与发射极电连接，所述第一槽部内的导电层及所述第三槽部内的导电层与栅极电连接；所述第二半导体器件包括：第一
导电类型的基底，包括相对的第一主面及第二主面；第二导电类型的阱区，设置于所述基底的第一主面；槽部，设置于所述基底的第一主面，贯穿所述阱区至所述基底中，所述槽部包括间隔排布的至少3个槽部，第一槽部和第三槽部被配置成夹着第二槽部，各个所述槽部的内壁覆盖有绝缘层，所述绝缘层上填充有导电层；第一导电类型的源极，设置于所述阱区内，且位于所述第一槽部的侧面；第二导电类型的集电极，设置于所述基底的第二主面；其中，所述源极、所述第二槽部内的导电层及所述第二槽部与所述第三槽部之间的阱区与发射极电连接，所述第一槽部内的导电层及所述第三槽部内的导电层与栅极电连接。
8.可选地，所述功率半导体装置还包括第一导电类型的场截止层，设置于所述基底的第二主面，且位于所述集电极与所述基底之间。
9.可选地，仅在所述第一槽部的两侧设置所述第一导电类型的源极，所述第二槽部与所述第三槽部之间不设置所述第一导电类型的源极。
10.可选地，所述第一半导体器件的所述基底表面覆盖有隔离层，所述隔离层及所述基底中具有贯穿所述源极并延伸至所述阱区的接触孔，所述隔离层表面及所述接触孔中形成有金属层，所述源极通过所述金属层与发射极电连接。
11.可选地，所述第二半导体器件的所述基底表面覆盖有隔离层，所述隔离层及所述基底中具有贯穿所述源极并延伸至所述阱区的第一接触孔、及位于所述第二槽部与所述第三槽部之间并贯穿至所述阱区的第二接触孔，所述隔离层表面、所述第一接触孔及所述第二接触孔中形成有金属层，所述源极及位于所述第二槽部与所述第三槽部之间的所述阱区通过所述金属层与发射极电连接。
12.可选地，所述第一半导体器的第一槽部内的导电层与栅极连接，用于实现器件的导通和开关功能；所述第一半导体器的第三槽部内导电层与栅极连接，用于调整栅极-发射极电容和栅极-集电极电容，从而提高器件的开关速度；所述第一半导体器件的所述第二槽部与所述第三槽部之间的阱区与发射极隔离，用于在所述功率半导体装置导通时，提高所述功率半导体装置正面存储的空穴浓度，降低导通损耗。
13.可选地，所述第二半导体器件的所述第二槽部与所述第三槽部之间的阱区与发射极电连接，用于在所述功率半导体装置关断时，提供所述功率半导体装置的空穴释放通道，降低关断损耗，提高所述功率半导体装置的抗闩锁能力。
14.可选地，所述第一导电类型为n型导电类型，所述第二导电类型为p型导电类型。
15.可选地，所述第一导电类型为p型导电类型，所述第二导电类型为n型导电类型。
16.如上所述，本发明的功率半导体装置，具有以下有益效果：
17.本发明通过新颖的沟槽及连接设计，针对半导体装置(如igbt)的不同区域，对功率半导体装置进行了器件的优化，可以有效降低器件的功率损耗，提升了器件的可靠性。
18.本发明的第一半导体器的第一槽部内的导电层与栅极连接，可以实现器件的导通和开关功能；第一半导体器的第三槽部内导电层与栅极连接，可以调整栅极-发射极电容和栅极-集电极电容，从而提高器件的开关速度；所述第一半导体器件的所述第二槽部与所述第三槽部之间的阱区与发射极隔离，可以在所述功率半导体装置导通时，提高所述功率半导体装置正面存储的空穴浓度，降低导通损耗。
19.本发明针对较高的正面存储的空穴，在有源区与终端区之间的过渡区增加第二半导体器件，第二半导体器件的正面空穴浓度较低，且第二半导体器件的第二槽部与第三槽
部之间的阱区与发射极电连接，能够提供更多的空穴释放通道，器件关断时能够快速释放空穴，降低器件的关断损耗，提高器件的抗闩锁能力，提升器件可靠性。
附图说明
20.图1显示为现有技术中的一种igbt的结构示意图。
21.图2显示为本发明实施例的功率半导体装置的平面布局示意图。
22.图3显示为本发明实施例的功率半导体装置的第一半导体器件的结构示意图。
23.图4显示为本发明实施例的功率半导体装置的第二半导体器件的结构示意图。
24.图5显示为本发明实施例的第一半导体器件(曲线a)与第二半导体器件(曲线b)的器件深度与空穴浓度的关系曲线图。
25.元件标号说明
26.101
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n-型漂移区
27.102
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p型阱区
28.103
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沟槽栅
29.104
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金属层
30.105
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n+源区
31.106
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集电极
32.20
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有源区
33.21
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过渡区
34.22
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终端区
35.23
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沟槽
36.201
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基底
37.202
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阱区
38.203
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导电层
39.204
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绝缘层
40.205
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源极
41.206
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场截止层
42.207
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集电极
43.208
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金属层
44.209
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第一接触孔
45.210
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第二接触孔
46.301
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第一槽部
47.302
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第二槽部
48.303
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第三槽部
具体实施方式
49.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离
本发明的精神下进行各种修饰或改变。
50.如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
51.为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
52.在本技术的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
53.需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
54.如图2～图4所示，本实施例提供一种功率半导体装置，用于解决现有技术中功率半导体装置的功率损耗较高，并且容易发生闩锁效应的问题。
55.如图2所示，所述功率半导体装置包括有源区20、围绕所述有源区20的终端区22以及位于所述有源区20及所述终端区22之间的过渡区21，如图2所示，所述功率半导体装置可以设置为矩形，以提高器件的空间利用率，所述功率半导体装置的中部区域为有源区20，外围区域为终端区22，该终端区22呈矩形环状围绕所述有源区20，所述有源区20与所述终端区22之间为过渡区21，该过渡区21可以位于沟槽23延伸方向的两端，如图2中虚线框所示区域。
56.如图3所示，所述有源区20设置有第一半导体器件，所述第一半导体器件包括第一导电类型的基底201、第二导电类型的阱区202、槽部、第一导电类型的源极205及第二导电类型的集电极207。为了提高所述功率半导体装置的抗压能力，所述功率半导体装置还包括第一导电类型的场截止层206，设置于所述基底201的第二主面，且位于所述集电极207与所述基底201之间，所述场截止层206的掺杂离子可以为氢离子等。
57.所述第一导电类型的基底201包括相对的第一主面及第二主面。所述基底201可以为硅基底、锗基底、锗硅基底、碳化硅基底、砷化镓基底等半导体基底，且并不限于此处所列举的示例。所述基底201可以为n型掺杂或p型掺杂，在本实施例中，所述基底201为n型掺杂的硅基底，掺杂的离子可以为磷等，当然，在其他的实施例中，所述基底201也可以为p型掺杂，如掺杂离子为硼等，可以依据器件的实际需求进行选择。
58.所述第二导电类型的阱区202设置于所述基底201的第一主面。在本实施例中，所述第二导电类型的阱区202为p型导电类型，其掺杂离子可以为硼等。
59.所述槽部设置于所述基底201的第一主面，贯穿所述阱区202至所述基底201中，所述槽部包括间隔排布的至少3个槽部，第一槽部301和第三槽部303被配置成夹着第二槽部302，作为示例，所述第一槽部301、第二槽部302及第三槽部303可以为平行排布。上述各个
所述槽部的内壁覆盖有绝缘层204，所述绝缘层204上填充有导电层203。例如，所述绝缘层204可以为二氧化硅层或高k介质层等，所述导电层203可以为多晶硅或金属等导电材料。需要说明的是，本发明仅限制了第一槽部301和第三槽部303被配置成夹着第二槽部302，但并不限定此处第一槽部301、第二槽部302及第三槽的数量，其排列也可以为第一槽部301、第二槽部302、第二槽部302、第三槽部303，也可以例如为第一槽部301、第一槽部301、第二槽部302、第三槽部303，也可以例如为第一槽部301、第二槽部302、第三槽部303、第三槽部303，也可以例如为第三槽部303、第二槽部302、第二槽部302、第一槽部301、第二槽部302、第二槽部302、第三槽部303等，且并不限于此处所列举的示例。
60.所述第一导电类型的源极205设置于所述阱区202内，且位于所述第一槽部301的侧面。在本实施例中，所述源极205为n型导电类型，其掺杂离子可以为磷等。进一步地，仅在所述第一槽部301的两侧设置所述第一导电类型的源极205，所述第二槽部302与所述第三槽部303之间不设置所述第一导电类型的源极205。
61.所述第二导电类型的集电极207设置于所述基底201的第二主面。在本实施例中，所述集电极207为p型导电类型，其掺杂离子可以为硼等。
62.如图3所示，所述源极205及所述第二槽部302内的导电层203与发射极电连接，所述第一槽部301内的导电层203及所述第三槽部303内的导电层203与栅极电连接。作为示例，所述第一半导体器件的所述基底201表面覆盖有隔离层，所述隔离层及所述基底201中具有贯穿所述源极205并延伸至所述阱区202的接触孔，所述隔离层表面及所述接触孔209中形成有金属层208，所述源极205通过所述金属层208与发射极电连接。所述第一半导体器的第一槽部301内的导电层与栅极连接，用于实现器件的导通和开关功能；所述第一半导体器的第三槽部303内导电层与栅极连接，用于调整栅极-发射极电容和栅极-集电极电容，从而提高器件的开关速度；所述第一半导体器件的所述第二槽部302与所述第三槽部303之间的阱区与发射极隔离，用于在所述功率半导体装置导通时，提高所述功率半导体装置正面存储的空穴浓度，降低导通损耗。对于上述的第一半导体器件，所述第一导电类型均选用为n型导电类型，所述第二导电类型均选用为p型导电类型。然而，在其他的实施例中，所述第一导电类型也可以选用为p型导电类型，所述第二导电类型也可以选用为n型导电类型。
63.如图4所示，所述过渡区21设置有第二半导体器件，所述第二半导体器件包括第一导电类型的基底201、第二导电类型的阱区202、槽部、第一导电类型的源极205及第二导电类型的集电极207。为了提高所述功率半导体装置的抗压能力，所述功率半导体装置还包括第一导电类型的场截止层206，设置于所述基底201的第二主面，且位于所述集电极207与所述基底201之间，所述场截止层206的掺杂离子可以为氢离子等。
64.所述第一导电类型的基底201包括相对的第一主面及第二主面。所述第二导电类型的阱区202设置于所述基底的第一主面。在本实施例中，所述第二导电类型的阱区202为p型导电类型，其掺杂离子可以为硼等。所述第二半导体器件与所述第一半导体器件在同一晶圆上形成，所述第二半导体器件与所述第一半导体器件的基底及阱区202为同一基底与阱区202。
65.所述槽部设置于所述基底的第一主面，贯穿所述阱区202至所述基底中，所述槽部包括间隔排布的至少3个槽部，第一槽部301和第三槽部303被配置成夹着第二槽部302，作为示例，所述第一槽部301、第二槽部302及第三槽部303可以为平行排布。上述各个所述槽
部的内壁覆盖有绝缘层204，所述绝缘层204上填充有导电层203。例如，所述绝缘层204可以为二氧化硅层或高k介质层等，所述导电层203可以为多晶硅或金属等导电材料。需要说明的是，本发明仅限制了第一槽部301和第三槽部303被配置成夹着第二槽部302，但并不限定此处第一槽部301、第二槽部302及第三槽的数量，其排列也可以为第一槽部301、第二槽部302、第二槽部302、第三槽部303，也可以例如为第一槽部301、第一槽部301、第二槽部302、第三槽部303，也可以例如为第一槽部301、第二槽部302、第三槽部303、第三槽部303，也可以例如为第三槽部303、第二槽部302、第二槽部302、第一槽部301、第二槽部302、第二槽部302、第三槽部303等，且并不限于此处所列举的示例。
66.所述第一导电类型的源极205设置于所述阱区202内，且位于所述第一槽部301的侧面。在本实施例中，所述源极205为n型导电类型，其掺杂离子可以为磷等。进一步地，仅在所述第一槽部301的两侧设置所述第一导电类型的源极205，所述第二槽部302与所述第三槽部303之间不设置所述第一导电类型的源极205。
67.所述第二导电类型的集电极207设置于所述基底的第二主面。在本实施例中，所述集电极207为p型导电类型，其掺杂离子可以为硼等。
68.如图4所示，所述源极205、所述第二槽部302内的导电层203及所述第二槽部302与所述第三槽部303之间的阱区202与发射极电连接，所述第一槽部301内的导电层203及所述第三槽部303内的导电层203与栅极电连接。作为示例，所述第二半导体器件的所述基底表面覆盖有隔离层，所述隔离层及所述基底中具有贯穿所述源极205并延伸至所述阱区202的第一接触孔209、及位于所述第二槽部302与所述第三槽部303之间并贯穿至所述阱区202的第二接触孔210，所述隔离层表面、所述第一接触孔209及所述第二接触孔210中形成有金属层208，所述源极205及位于所述第二槽部302与所述第三槽部303之间的所述阱区202通过所述金属层208与发射极电连接。所述第二半导体器件的所述第二槽部302与所述第三槽部303之间的阱区202与发射极电连接，用于在所述功率半导体装置关断时，提供所述功率半导体装置的空穴释放通道，降低关断损耗，提高所述功率半导体装置的抗闩锁能力。
69.对于上述的第二半导体器件，所述第一导电类型均选用为n型导电类型，所述第二导电类型均选用为p型导电类型。然而，在其他的实施例中，所述第一导电类型也可以选用为p型导电类型，所述第二导电类型也可以选用为n型导电类型。
70.图5显示为本发明的第一半导体器件(曲线a)与第二半导体器件(曲线b)的器件深度与空穴浓度的关系曲线图，本发明中有源区20内的第一半导体器件能够有效提高器件正面存储的空穴浓度，从而降低器件导通压降(vcesat)，降低导通损耗。而正面存储的较高的空穴浓度，在关断时需要快速释放掉，故本发明在有源区20边缘与终端区22的过渡部分增加第二半导体器件，如图5所示，第二半导体器件的正面空穴浓度较低，而且第二半导体器件的第二槽部302与第三槽部303之间的阱区202的第二接触孔210210能够提供更多的空穴释放通道，器件关断时能够快速释放空穴，降低器件的关断损耗，提高器件的抗闩锁能力，提升器件可靠性。
71.如上所述，本发明的功率半导体装置，具有以下有益效果：
72.本发明通过新颖的沟槽及连接设计，针对半导体装置的不同区域，对功率半导体装置(如igbt)进行了器件的优化，可以有效降低器件的功率损耗，提升了器件的可靠性。
73.本发明的第一半导体器的第一槽部内的导电层与栅极连接，可以实现器件的导通
和开关功能；第一半导体器的第三槽部内导电层与栅极连接，可以调整栅极-发射极电容和栅极-集电极电容，从而提高器件的开关速度；所述第一半导体器件的所述第二槽部与所述第三槽部之间的阱区与发射极隔离，可以在所述功率半导体装置导通时，提高所述功率半导体装置正面存储的空穴浓度，降低导通损耗。本发明针对较高的正面存储的空穴，在有源区20与终端区22之间的过渡区21增加第二半导体器件，第二半导体器件的正面空穴浓度较低，且第二半导体器件的第二槽部302与第三槽部303之间的阱区202与发射极电连接，能够提供更多的空穴释放通道，器件关断时能够快速释放空穴，降低器件的关断损耗，提高器件的抗闩锁能力，提升器件可靠性。
74.所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
75.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。