半导体装置和制造该半导体装置的方法与流程

本发明的示例性实施方式涉及一种电子装置，更具体地，涉及一种半导体装置和制造半导体装置的方法。

背景技术：

提出一种三维地集成了存储器单元的半导体装置。半导体装置需要提高可靠性。

技术实现要素：

根据本发明的一个实施方式，一种半导体装置包括：设置在基板上的导电层和介电层的交替叠层；沟道层，其设置在穿透交替叠层的贯通部分中；阻挡层，其设置在贯通部分中，并且围绕沟道层的外壁；以及连续蚀刻停止层，其设置在贯通部分中，并且围绕阻挡层的外壁。

根据本发明的另一实施方式，一种制造半导体装置的方法包括以下步骤：在基板上形成牺牲层和介电层的交替叠层；形成穿透交替叠层的第一贯通部分；形成蚀刻停止层以覆盖第一贯通部分的侧壁；在蚀刻停止层上形成设置在第一贯通部分中的阻挡层；通过蚀刻交替叠层的一部分来形成第二贯通部分；通过第二贯通部分去除牺牲层，以在介电层之间形成气隙；以及形成代替牺牲层的导电层，其中，导电层在填充气隙的状态下与蚀刻停止层接触。

附图说明

现在将在下文中参照附图更全面地描述示例性实施方式；然而，它们可以以不同的形式实施，并且不应解释为限于本文阐述的实施方式。相反，提供这些实施方式是为了使本公开彻底和完整，并将示例性实施方式的范围完全传达给本领域技术人员。

在附图中，为了图示清楚，可能放大尺寸。应当理解，当一个元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记始终表示相同的元件。

附图不一定按比例绘制，并且在某些情况下，为了清楚地图示实施方式的特征，比例可能放大。当第一层被称为在第二层“上”或在基板“上”时，它不仅指第一层直接形成在第二层或基板上的情况，还指第三层存在于第一层和第二层或基板之间的情况。

图1a和图1b示出根据本发明的一个实施方式的半导体装置。

图2a至图2h是示出根据本发明的一个实施方式的制造半导体装置的方法的示例的截面图。

图3a和图3b是示出根据本发明的另一实施方式的制造半导体装置的方法的示例的截面图。

图4a和图4b示出根据图1a的变型例的半导体装置。

图5a和图5b示出根据图4a的变型例的半导体装置。

图6a和图6b示出根据本发明的另一实施方式的半导体装置。

图7a至图7h是示出根据本发明的另一实施方式的制造半导体装置的方法的示例的截面图。

图8a和图8b是示出根据本发明的另一实施方式的制造半导体装置的方法的示例的截面图。

图9a和图9b示出根据本发明的另一实施方式的半导体装置。

图10a至图10h是示出根据本发明的另一实施方式的制造半导体装置的方法的示例的截面图。

图11a和图11b是示出根据本发明的另一实施方式的制造半导体装置的方法的示例的截面图。

具体实施方式

下面将参照附图更详细地描述本发明的示例性实施方式。然而，本发明可以以不同的形式实施，并且不应解释为限于本文阐述的实施方式。相反，提供这些实施方式是为了使本公开彻底和完整，并且将本发明的范围完全传达给本领域技术人员。贯通整个公开内容，在本发明的各个附图和实施方式中相同的附图标记表示相同的部件。

应当理解，尽管本文使用术语“第一”、“第二”、“第三”等来描述各种元件，但这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开来。因此，在不脱离本公开的教导的情况下，一些实施方式中的第一元件可以在其他实施方式中被称为第二元件。

本发明的实施方式涉及具有提高的可靠性的半导体装置和制造该半导体装置的方法。

图1a和图1b示出根据本发明的一个实施方式的半导体装置100。图1b是根据图1a的线a1-a2的平面图。

参照图1a和图1b，半导体装置100可以包括层叠体100s和以基本垂直的方式穿过层叠体100s的柱结构100p。

层叠体100s可以包括第一层101、第二层103和导电层102，导电层102形成在第一层101和第二层103之间。例如，第一层101可以形成在基板或另一层(未图示)上。导电层102可以形成在第一层101上，并且第二层103可以形成在导电层102上。导电层102可以设置在第一层101和第二层103之间。第一层101、导电层102和第二层103可以沿第一方向d1垂直层叠。导电层102可以包括不同于第一层101和第二层103的材料，并且第一层101和第二层103可以具有相同的材料或不同的材料。第一层101和第二层103可以包括介电材料。第一层101和第二层103可以包括氧化硅、氮化硅或其组合。第一层101和第二层103可以具有相同的厚度。第一层101、导电层102和第二层103可以具有相同的厚度。根据本发明的另一实施方式，导电层102可以比第一层101和第三层103更厚。导电层102可以包括多晶硅、金属、金属氮化物、金属硅化物或其组合。导电层102可以包括氮化钛、钨或氮化钛和钨的叠层(stack)(tin/w)。导电层102可以具有围绕柱结构100p的侧壁的形状。导电层102可以具有平行于第二方向d2的平面形状。

柱结构100p可以沿第一方向d1垂直延伸。柱结构100p可以被称为垂直柱结构。柱结构100p可以包括蚀刻停止层104、高k介电层105、界面层106和有源层107。有源层107可以包括第一掺杂区108和第二掺杂区109。可以在第一掺杂区108和第二掺杂区109之间形成垂直沟道ch。第一掺杂区108和第二掺杂区109可以称为源极区和漏极区。

蚀刻停止层104可以比第一层101、导电层102和第二层103更薄。蚀刻停止层104可以包括不同于导电层102的材料的材料。蚀刻停止层104可以包括不同于第一层101和第二层103的材料的材料。蚀刻停止层104可以包括介电材料。换句话说，蚀刻停止层104可以包括含碳材料，并且第一层101和第二层103可以包括无碳材料。第一层101和第二层103可以是无碳氧化硅，并且蚀刻停止层104可以是含碳氧化硅。例如，第一层101和第二层103可以是sio2，并且蚀刻停止层104可以是sico。sico可以比sio2更耐蚀刻。

高k介电层105可以包括不同于蚀刻停止层104的材料的材料。高k介电层105可以包括含金属材料。高k介电层105可以包括金属氧化物。高k介电层105可以比蚀刻停止层104具有更高的介电常数。高k介电层105可以包括高k材料。例如，高k介电层105可以包括氧化铝、氧化铪、氧化锆或其组合。高k介电层105可以比蚀刻停止层104更厚。

界面层106可以包括低k材料。界面层106可以包括不同于蚀刻停止层104和高k介电层105的材料的材料。界面层106可以包括氧化硅，并且可以不含碳。

有源层107可以包括半导体材料。例如，有源层107可以包括多晶半导体材料、非晶半导体材料和单晶半导体材料中的一种。有源层107可以包括硅(si)、锗(ge)、硅锗(sige)、iii-v族化合物或ii-vi族化合物。有源层107可以包括多晶硅。第一掺杂区108和第二掺杂区109可以形成在有源层107中。第一掺杂区108和第二掺杂区109可以是掺杂有导电掺杂剂的区域。例如，导电掺杂剂可以包括磷(p)、砷(as)、锑(sb)或硼(b)。第一掺杂区108和第二掺杂区109可以掺杂有相同导电类型的掺杂剂。

参照图1a和图1b，半导体装置100可以是晶体管，并且导电层102可以是栅电极。如下文将描述的那样，可以通过采用导电材料代替牺牲层来形成导电层102。在采用导电层102代替牺牲层的工艺中，蚀刻停止层104可以保护高k介电层105。

图2a至图2h是示出根据本发明的一个实施方式的制造半导体装置的方法的示例的截面图。

参照图2a，可以制备层叠体100s。层叠体100s可以包括第一层101、第二层103和牺牲层102a，牺牲层102a形成在第一层101和第二层103之间。

例如，第一层101可以形成在基板或另一层(未图示)上。牺牲层102a可以形成在第一层101上，并且第二层103可以形成在牺牲层102a上。牺牲层102a可以位于第一层101和第二层103之间。

牺牲层102a可以包括不同于第一层101和第二层103的材料的材料。此外，牺牲层102a相对于第一层101和第二层103的蚀刻选择性可以足够大。第一层101和第二层103可以具有相同的材料或不同的材料。

第一层101和第二层103可以包括氧化硅，并且牺牲层102a可以包括氮化硅、金属材料或多晶硅。第一层101和第二层103可以包括氮化硅，并且牺牲层102a可以包括氧化硅。

参照图2b，可以在层叠体100s中形成第一贯通部分(throughportion)op1。第一贯通部分op1可以是例如通过各向异性蚀刻工艺(例如，反应离子蚀刻(rie))形成的孔或狭缝。第一贯通部分op1可以被称为开口。

第一贯通部分op1可以以基本垂直的方式穿透第二层103、牺牲层102a和第一层101。可以通过蚀刻第一层101、牺牲层102a和第二层103的表面来形成第一贯通部分op1的侧壁。

参照图2c，蚀刻停止层104可以被形成为覆盖第一贯通部分op1的侧壁。蚀刻停止层104可以比第一层101、牺牲层102a和第二层103更薄。蚀刻停止层104可以包括不同于牺牲层102a的材料的材料。此外，蚀刻停止层104相对于牺牲层102a的蚀刻选择性可以足够大。蚀刻停止层104可以包括不同于第一层101和第二层103的材料的材料。蚀刻停止层104可以包括含碳材料，并且第一层101和第二层103可以包括无碳材料。第一层101和第二层103可以是无碳氧化硅，并且蚀刻停止层104可以是含碳氧化硅。例如，第一层101和第二层103可以包括sio2，并且蚀刻停止层104可以包括sico。在蚀刻牺牲层102a的后续工艺期间，sico可以具有比sio2更大的抗蚀刻性。

参照图2d，可以在蚀刻停止层104上形成高k介电层105。高k介电层105可以包括不同于蚀刻停止层104的材料的材料。高k介电层105可以包括含金属材料。高k介电层105可以包括金属氧化物。高k介电层105可以比蚀刻停止层104具有更高的介电常数。高k介电层105可以包括高k材料。例如，高k介电层105可以包括氧化铝、氧化铪、氧化锆或其组合。高k介电层105可以比蚀刻停止层104更厚。

可以在高k介电层105上形成界面层106。界面层106可以包括不同于高k介电层105的材料的材料。界面层106可以比高k介电层105更厚。界面层106可以比高k介电层105具有更小的介电常数。界面层106可以包括低k材料。界面层106可以包括不同于蚀刻停止层104的材料的材料。界面层106可以包括氧化硅或氮氧化硅并且界面层106可以不含碳。

参照图2e，可以在界面层106上形成有源层107。有源层107可以包括半导体材料。例如，有源层107可以包括多晶半导体材料、非晶半导体材料和单晶半导体材料中的一种。有源层107可以包括硅(si)、锗(ge)、硅锗(sige)、iii-v族化合物或ii-vi族化合物。有源层107可以包括多晶硅。有源层107可以填充第一贯通部分op1。有源层107可以包括第一掺杂区108和第二掺杂区109。

第一贯通部分op1可以填充有柱结构100p。柱结构100p可以包括蚀刻停止层104、高k介电层105、界面层106和有源层107。界面层106可以具有包围有源层107的形状，并且高k介电层105可以具有包围界面层106的形状。蚀刻停止层104可以具有围绕高k介电层106的形状。

参照图2f，第二贯通部分op2可以形成在层叠体100s的一部分中。第二贯通部分op2可以是例如通过各向异性蚀刻工艺(例如，反应离子蚀刻(rie))形成的孔或狭缝。第二贯通部分op2可以被称为开口。第一贯通部分op1可以具有孔形状，并且第二贯通部分op2可以具有狭缝形状。

第二贯通部分op2可以以基本垂直的方式穿透第二层103、牺牲层102a和第一层101。可以通过蚀刻第一层101、牺牲层102a和第二层103的表面来形成第二贯通部分op2的侧壁。

图2g和图2h示出采用导电层102代替牺牲层102a的一系列工艺。

参照图2g，可以选择性地去除牺牲层102a。当将蚀刻剂或蚀刻气体供应到第二贯通部分op2时，可以选择性地蚀刻牺牲层102a。例如，当牺牲层102a是氧化硅时，可以通过向第二贯通部分op2提供具有氢氟酸的蚀刻剂来蚀刻氧化硅。第一层101和第二层103可以包括例如氮化硅或金属材料。金属材料和氮化硅可以对具有氢氟酸的蚀刻剂具有抗蚀刻性。

根据本发明的另一实施方式，当牺牲层102a是氮化硅时，可以通过向第二贯通部分op2提供具有磷酸的蚀刻剂来蚀刻氮化硅。第一层101和第二层103可以是例如氧化硅，并且氧化硅可以对具有磷酸的蚀刻剂具有抗蚀刻性。

可以从通过第二贯通部分op2而暴露的牺牲层102a的端面进行对牺牲层102a的蚀刻。牺牲层102a的端面可以通过第二贯通部分op2沿直径方向或宽度方向凹入。

通过蚀刻牺牲层102a，可以在第一层101和第二层103之间形成与第二贯通部分op2连续的气隙ag。牺牲层102a可以不保留在第一层101和第二层103之间。例如，可以去除所有牺牲层102a，结果，可以暴露蚀刻停止层104。气隙ag可以形成在第二贯通部分op2和蚀刻停止层104之间。蚀刻停止层104可以控制对牺牲层102a的蚀刻工艺的终点。对牺牲层102a的蚀刻工艺可以包括浸没(dip-out)工艺。

如上所述，蚀刻停止层104可以在牺牲层102a被蚀刻的同时保护高k介电层105。

根据本发明的另一实施方式，在去除牺牲层102a之后，可以执行转化蚀刻停止层104的工艺。转化工艺可以将蚀刻停止层104暴露于等离子体处理或热处理。蚀刻停止层104可以通过转化工艺而被转化成无碳材料。例如，sico可以转化为sio2。

参照图2h，可以形成导电层102。导电层102可以包括多晶硅、金属、金属氮化物、金属硅化物或其组合。导电层102可以包括氮化钛、钨或氮化钛和钨的叠层。导电层102可以形成在气隙ag中。可以通过沉积导电材料以填充气隙ag并且然后对导电材料执行回蚀工艺来形成导电层102。导电层102可以设置在第一层101和第二层103之间。导电层102可以用作栅电极。

导电层102可以完全填充气隙ag，同时不会溢出到第二贯通部分op2中。导电层102可以与蚀刻停止层104直接接触。

如上所述，由于气隙ag仅填充有导电层102，所以可以改善导电层102的间隙填充特性。除了导电层102之外，在气隙ag中不会形成任何材料。例如，蚀刻停止层104、高k介电层105和界面层106可以不形成在气隙ag中。因此，可以增加填充气隙ag的导电层102的体积。

可以在有源层107和导电层102之间形成多层叠层。该多层叠层可以包括蚀刻停止层104、高k介电层105和界面层106。导电层102可以是环形类型的，并具有通过围绕柱结构100p而形成的孔。当导电层102包括金属材料时，可以形成具有垂直沟道高k金属栅极(hkmg)结构的晶体管。垂直沟道ch可以以基本垂直的方式形成在第一掺杂区108和第二掺杂区109之间的有源层107中。

图3a和图3b是示出根据本发明的另一实施方式的制造半导体装置的方法的示例的截面图。

首先，可以通过如图2a至2g所示的一系列工艺形成气隙ag。

随后，如图3a所示，可以去除蚀刻停止层104的由气隙ag暴露的部分。结果，可以暴露高k介电层105的一些表面105s，并且气隙ag可以水平扩展。换句话说，可以形成加宽的气隙ag。气隙ag可以沿水平方向比图2g的气隙ag更宽。

去除蚀刻停止层104的一部分的工艺可以包括干法蚀刻。根据本发明的另一实施方式，即使当蚀刻停止层104被转化为sio2时，也可以通过干法蚀刻工艺来去除蚀刻停止层104的一部分。

参照图3b，可以形成导电层102。导电层102可以包括多晶硅、金属、金属氮化物、金属硅化物或其组合。导电层102可以包括氮化钛、钨或氮化钛和钨的叠层。导电层102可以被形成在气隙ag中。可以通过沉积导电材料以填充气隙ag并且然后对导电材料执行回蚀工艺来形成导电层102。导电层102可以设置在第一层101和第二层103之间。导电层102可以用作栅电极。

导电层102可以完全填充气隙ag，同时不会溢出到第二贯通部分op2和op3中。导电层102可以与高k介电层105直接接触。

如上所述，由于气隙ag仅填充有导电层102，所以可以改善导电层102的间隙填充特性。除了导电层102之外，在气隙ag中可以不形成任何材料。例如，蚀刻停止层104、高k介电层105和界面层106可以不形成在气隙ag中。因此，可以增加填充气隙ag的导电层102的体积。

可以在有源层107和导电层102之间形成多层叠层。该多层叠层可以包括高k介电层105和界面层106。导电层102可以是环形类型的，并且具有通过围绕柱结构100p而形成的孔。当导电层102包括金属材料时，可以形成具有垂直沟道高k金属栅极(hkmg)结构的晶体管。垂直沟道ch可以以基本垂直的方式形成在第一掺杂区108和第二掺杂区109之间的有源层107中。

高k介电层105和界面层106可以保留在垂直沟道ch和导电层102之间。蚀刻停止层104、高k介电层105和界面层106可以保留在第一层101和第二掺杂区109之间。蚀刻停止层104、高k介电层105和界面层106可以保留在第二层103和第一掺杂区108之间。

图4a和图4b示出根据图1a的变型例的半导体装置。图4b是沿图4a的线a1-a2截取的平面图。半导体装置100a可以类似于图1a的半导体装置100。在下文中，将省略对共同出现的组成元件的详细描述。

参照图4a和图4b，半导体装置100a可以包括层叠体100s和穿过层叠体100s的柱结构100pa。

层叠体100s可以包括第一层101、第二层103和设置在第一层101和第二层103之间的导电层102。例如，第一层101可以形成在基板或另一层(未图示)上。导电层102可以形成在第一层101上，并且第二层103可以形成在导电层102上。导电层102可以设置在第一层101和第二层103之间。第一层101、导电层102和第二层103可以沿第一方向d1垂直层叠。导电层102可以具有围绕柱结构100pa的侧壁的形状。导电层102可以具有平行于第二方向d2的平面形状。

柱结构100pa可以沿第一方向d1垂直延伸。柱结构100pa可以被称为垂直柱结构。柱结构100pa可以包括蚀刻停止层104、高k介电层105、界面层106和有源层107a。有源层107a可以包括第一掺杂区108和第二掺杂区109。可以在第一掺杂区108和第二掺杂区109之间限定垂直沟道ch。第一掺杂区108和第二掺杂区109可以被称为源极区和漏极区。蚀刻停止层104、高k介电层105和界面层106可以具有顶部和底部开口的形状。有源层107a可以具有顶部和底部开口的形状。根据本发明的另一实施方式，有源层107a可以是具有内部空间的管形或圆柱形形状。有源层107a的内部空间可以填充有核心介电层107’。蚀刻停止层104、高k介电层105、界面层106和有源层107a的底面可以位于相同水平。

蚀刻停止层104可以沿第一方向d1连续。蚀刻停止层104、高k介电层105和界面层106可以形成在垂直沟道ch和导电层102之间。蚀刻停止层104、高k介电层105和界面层106可以形成在第一层101和第二掺杂区109之间。蚀刻停止层104、高k介电层105和界面层106可以形成在第二层103和第一掺杂区108之间。导电层102可以直接接触蚀刻停止层104。

图5a和图5b示出了根据图4a的变型例的半导体装置。图5b是沿图5a的线a1-a2截取的平面图。半导体装置100b可以类似于图4a的半导体装置100a。在下文中，将省略对共同出现的组成元件的详细描述。

参照图5a和图5b，半导体装置100b可以包括层叠体100s和穿过层叠体100s的柱结构100pb。

柱结构100pb可以沿第一方向d1垂直延伸。柱结构100pb可以被称为垂直柱结构。柱结构100pb可以包括蚀刻停止层104、高k介电层105、界面层106和有源层107a。有源层107a可以包括第一掺杂区108和第二掺杂区109。可以在第一掺杂区108和第二掺杂区109之间限定垂直沟道ch。第一掺杂区108和第二掺杂区109可以被称为源极区和漏极区。高k介电层105和界面层106可以具有顶部和底部开口的形状。有源层107a可以具有顶部和底部开口的形状。根据本发明的另一实施方式，有源层107a可以是具有内部空间的管形或圆柱形形状。有源层107a的内部空间可以填充有核心介电层107’。高k介电层105、界面层106和有源层107a的底面可以位于相同水平。

蚀刻停止层104沿第一方向d1可以不连续。高k介电层105和界面层106可以形成在垂直沟道ch和导电层102之间，并且蚀刻停止层104可以不形成在垂直沟道ch和导电层102之间。蚀刻停止层104、高k介电层105和界面层106可以形成在第一层101和第二掺杂区109之间。蚀刻停止层104、高k介电层105和界面层106可以形成在第二层103和第一掺杂区108之间。导电层102可以直接接触高k介电层105。

图6a和图6b示出根据本发明的另一实施方式的半导体装置。图6b是沿图6a的线a1-a2截取的平面图。

参照图6a和图6b，半导体装置100n可以包括层叠体110和柱结构110p，柱结构110p以基本垂直的方式穿过层叠体110。

层叠体110可以包括第一层111、第二层113和导电层124，导电层124形成在第一层111和第二层113之间。例如，第一层111可以形成在基板或另一层(未图示)上。导电层124可以形成在第一层111上，并且第二层113可以形成在导电层124上。导电层124可以设置在第一层111和第二层113之间。第一层111、导电层124和第二层113可以沿第一方向d1垂直层叠。导电层124可以包括不同于第一层111和第二层113的材料，并且第一层111和第二层113可以具有相同的材料或不同的材料。第一层111和第二层113可以包括介电材料。第一层111和第二层113可以包括氧化硅、氮化硅或其组合。第一层111和第二层113可以具有相同的厚度。第一层111、导电层124和第二层113可以具有相同的厚度。根据本发明的另一实施方式，导电层124可以比第一层111和第三层113更厚。导电层124可以包括多晶硅、金属、金属氮化物、金属硅化物或其组合。导电层124可以包括氮化钛、钨或氮化钛和钨的叠层(tin/w)。导电层124可以具有围绕柱结构110p的侧壁的形状。导电层124可以具有平行于第二方向d2的平面形状。

柱结构110p可以以基本垂直的方式沿第一方向d1延伸。柱结构110p可以被称为垂直柱结构。柱结构110p可以包括蚀刻停止层115、第一阻挡层116、第二阻挡层117、电荷俘获层118、隧穿介电层119、沟道层120和核心介电层121。柱结构110p可以填充第一贯通部分(未标记，参照图7b的114)。

蚀刻停止层115可以比第一层111、导电层124和第二层113更薄。蚀刻停止层115可以包括不同于导电层124的材料的材料。蚀刻停止层115可以包括不同于第一层111和第二层113的材料的材料。蚀刻停止层115可以包括介电材料。蚀刻停止层115可以是含碳材料，并且第一层111和第二层113可以是无碳材料。第一层111和第二层113可以是无碳氧化硅，并且蚀刻停止层115可以是含碳氧化硅。例如，第一层111和第二层113可以是sio2，并且蚀刻停止层115可以是sico。sico可能比sio2更耐蚀刻。

第一阻挡层116可以包括不同于蚀刻停止层115的材料的材料。第一阻挡层116可以是含金属材料。第一阻挡层116可以包括金属氧化物。第一阻挡层116可以比蚀刻停止层115具有更大的介电常数。第一阻挡层116可以包括高k材料。例如，第一阻挡层116可以包括氧化铝、氧化铪、氧化锆或其组合。第一阻挡层116可以比蚀刻停止层115更厚。

第二阻挡层117可以包括低k材料。第二阻挡层117可以包括不同于蚀刻停止层115和第一阻挡层116的材料的材料。第二阻挡层117可以包括氧化硅，并且可以不含碳。第二阻挡层117可以比第一阻挡层116更厚。

电荷俘获层118可以包括电荷俘获介电材料，例如氮化硅。电荷俘获层118可以被形成为覆盖第二阻挡层117。

可以在电荷俘获层118上形成隧穿介电层119。隧穿介电层119可以包括氧化硅。

可以在隧穿介电层119上形成沟道层120。沟道层120可以包括半导体材料。例如，沟道层120可以包括多晶半导体材料、非晶半导体材料和单晶半导体材料中的任何一种。沟道层120可以包括硅(si)、锗(ge)、硅锗(sige)、iii-v族化合物或ii-vi族化合物。沟道层120可以包括多晶硅。

还可以在沟道层120上形成至少一个其他层(包括核心介电层121)。

参照图6a和图6b，半导体装置100n可以是nand存储器单元的一部分，并且导电层124可以是栅电极或字线。如将在下文描述的，可以通过经由第二贯通部分122采用导电材料代替牺牲层来形成导电层124。在采用导电层124代替牺牲层的工艺中，蚀刻停止层115可以保护第一阻挡层116。

图7a至图7h是示出根据本发明的另一实施方式的制造半导体装置的方法的示例的截面图。

参照图7a，可以制备层叠体110。层叠体110可以包括第一层111、第二层113和牺牲层112，牺牲层112形成在第一层111和第二层113之间。

例如，第一层111可以形成在基板或另一层(未图示)上。牺牲层112可以形成在第一层111上，并且第二层113可以形成在牺牲层112上。牺牲层112可以设置在第一层111和第二层113之间。

牺牲层112可以包括不同于第一层111和第二层113的材料的材料。此外，牺牲层112相对于第一层111和第二层113的蚀刻选择性可以足够大。第一层111和第二层113可以具有相同的材料或不同的材料。

第一层111和第二层113可以包括氧化硅，并且牺牲层112可以包括氮化硅、金属材料或多晶硅。第一层111和第二层113可以包括氮化硅，并且牺牲层112可以包括氧化硅。

参照图7b，可以在层叠体110中形成第一贯通部分114。第一贯通部分114可以是例如通过各向异性蚀刻工艺(例如，反应离子蚀刻(rie))形成的孔或狭缝。第一贯通部分114也可以被称为开口。

第一贯通部分114可以以基本垂直的方式穿透第二层113、牺牲层112和第一层111。可以通过蚀刻第一层111、牺牲层112和第二层113的表面来形成第一贯通部分114的侧壁。

参照图7c，蚀刻停止层115可以被形成为覆盖第一贯通部分114的侧壁。蚀刻停止层115可以比第一层111、牺牲层112和第二层113更薄。蚀刻停止层115可以包括不同于牺牲层112的材料的材料。此外，蚀刻停止层115相对于牺牲层112的蚀刻选择性可以足够大。蚀刻停止层115可以包括不同于第一层111和第二层113的材料的材料。蚀刻停止层115可以是含碳材料，并且第一层111和第二层113可以是无碳材料。第一层111和第二层113可以是无碳氧化硅，并且蚀刻停止层115可以是含碳氧化硅。例如，第一层111和第二层113可以是sio2，并且蚀刻停止层115可以是sico。当随后蚀刻牺牲层112时，sico可以比sio2更耐蚀刻。

参照图7d，可以在蚀刻停止层115上形成第一阻挡层116。第一阻挡层116可以包括不同于蚀刻停止层115的材料的材料。第一阻挡层116可以是含金属材料。第一阻挡层116可以包括金属氧化物。第一阻挡层116可以比蚀刻停止层115具有更大的介电常数。第一阻挡层116可以包括高k材料。例如，第一阻挡层116可以包括氧化铝、氧化铪、氧化锆或其组合。第一阻挡层116可以比蚀刻停止层115更厚。

可以在第一阻挡层116上形成第二阻挡层117。第二阻挡层117可以包括不同于第一阻挡层116的材料的材料。第二阻挡层117可以比第一阻挡层116更厚。第二阻挡层117可以比第一阻挡层116具有更小的介电常数。第二阻挡层117可以包括低k材料。第二阻挡层117可以包括不同于蚀刻停止层115的材料的材料。第二阻挡层117可以包括氧化硅，并且可以不含碳。

如上所述，可以形成设置在第一贯通部分114中的包括第一阻挡层116和第二阻挡层117的插入式(in-plugged)阻挡结构。当第一阻挡层116包括氧化铝(或铝氧化物)时，第一阻挡层116可以被称为插入式氧化铝阻挡结构。

参照图7e，可以在第二阻挡层117上形成电荷俘获层118。电荷俘获层118可以包括电荷俘获介电材料(例如，氮化硅)。电荷俘获层118可以通过共形沉积工艺(例如，化学气相沉积(cvd)或原子层沉积(ald))形成。电荷俘获层118可以共形地沉积在第二阻挡层117上。

可以在电荷俘获层118上形成隧穿介电层119。隧穿介电层119可以包括氧化硅。隧穿介电层119可以通过共形沉积工艺(例如，化学气相沉积(cvd)或原子层沉积(ald))形成。隧穿介电层119可以共形地沉积在电荷俘获层118上。

可以在隧穿介电层119上形成沟道层120。沟道层120可以包括半导体材料。例如，沟道层120可以包括多晶半导体材料、非晶半导体材料和单晶半导体材料中的一种。沟道层120可以包括硅(si)、锗(ge)、硅锗(sige)、iii-v族化合物或ii-vi族化合物。沟道层120可以包括多晶硅。沟道层120可以被形成为覆盖第一贯通部分114中的隧穿介电层119。沟道层120可以不填充第一贯通部分114。

还可以在沟道层120上形成至少一个或更多个其他层(包括核心介电层121)。核心介电层121可以填充第一贯通部分114。

参照图7f，第二贯通部分122可以形成在层叠体110的一部分中。第二贯通部分122可以是例如通过各向异性蚀刻工艺(例如，反应离子蚀刻(rie))形成的孔或狭缝。第二贯通部分122可以被称为开口。第一贯通部分114可以具有孔形状，并且第二贯通部分122可以具有狭缝形状。

第二贯通部分122可以以基本垂直的方式穿透第二层113、牺牲层112和第一层111。可以通过蚀刻第一层111、牺牲层112和第二层113的表面来形成第二贯通部分122的侧壁。

参照图7g，可以选择性地去除牺牲层112。当将蚀刻剂或蚀刻气体被供应到第二贯通部分122时，可以选择性地蚀刻牺牲层112。例如，当牺牲层112是氧化硅时，可以通过向第二贯通部分122提供具有氢氟酸的蚀刻剂来蚀刻氧化硅。第一层111和第二层113可以是例如氮化硅或金属材料，并且金属材料和氮化硅可以对具有氢氟酸的蚀刻剂具有抗蚀刻性。

根据本发明的另一实施方式，当牺牲层112是氮化硅时，可以通过向第二贯通部分122提供具有磷酸的蚀刻剂来蚀刻氮化硅。第一层111和第二层113可以是例如氧化硅，并且氧化硅可以对具有磷酸的蚀刻剂具有抗蚀刻性。

可以从通过第二贯通部分122暴露的牺牲层112的端面进行对牺牲层112的蚀刻。牺牲层112的端面可以通过第二贯通部分122沿直径方向或宽度方向凹入。

通过蚀刻牺牲层112，可以在第一层111和第二层113之间形成与第二贯通部分122连续的气隙123。牺牲层112可以不保留在第一层111和第二层113之间。例如，可以去除所有牺牲层112，结果，可以暴露蚀刻停止层115。气隙123可以形成在第二贯通部分122和蚀刻停止层115之间。蚀刻停止层115可以控制牺牲层112的蚀刻工艺的终点。对牺牲层112的蚀刻工艺可以包括浸没工艺。

如上所述，蚀刻停止层115可以在牺牲层112被蚀刻的同时保护第一阻挡层116。

根据本发明的另一实施方式，在去除牺牲层112之后，可以执行对蚀刻停止层115的转化工艺。转化工艺可以使蚀刻停止层115暴露于等离子体处理或热处理。蚀刻停止层115可以通过转化工艺而被转化成无碳材料。例如，sico可以被转化为sio2。

参照图7h，可以形成导电层124。导电层124可以包括多晶硅、金属、金属氮化物、金属硅化物或其组合。导电层124可以包括氮化钛、钨或氮化钛和钨的叠层。导电层124可以形成在气隙123中。可以通过沉积导电材料来填充气隙123并且然后对导电材料执行回蚀工艺来形成导电层124。导电层124可以设置在第一层111和第二层113之间。导电层124可以用作栅电极。

导电层124可以完全填充气隙123，同时不会溢出到第二贯通部分122中。导电层124可以直接接触蚀刻停止层115。

如上所述，由于气隙123仅填充有导电层124，所以可以改善导电层124的间隙填充特性。除了导电层124之外，在气隙123中可以不形成任何材料。例如，蚀刻停止层115、第一阻挡层116和第二阻挡层117可以不形成在气隙123中。因此，可以减小彼此垂直相邻的导电层124之间的间隙。

可以在沟道层120和导电层124之间形成多层叠层。多层叠层可以包括蚀刻停止层115、第一阻挡层116、第二阻挡层117、电荷俘获层118和隧穿介电层119。

图8a和图8b是示出根据本发明的另一实施方式的制造半导体装置的方法的示例的截面图。

首先，可以通过图7a至图7g所示的一系列工艺形成气隙123。

随后，如图8a所示，可以去除蚀刻停止层115的由气隙123暴露的部分。因此，可以暴露第一阻挡层116的一些表面116s，并且气隙123可以水平扩展。换句话说，可以形成加宽的气隙123’。气隙123’可以沿水平方向比图7g的气隙123更宽。

去除蚀刻停止层115的一部分的工艺可以包括干法蚀刻。根据本发明的另一实施方式，即使当蚀刻停止层115转化为sio2时，也可以通过干法蚀刻工艺来去除蚀刻停止层115的一部分。

参照图8b，可以形成导电层124。导电层124可以包括多晶硅、金属、金属氮化物、金属硅化物或其组合。导电层124可以包括氮化钛、钨或氮化钛和钨的叠层。导电层124可以形成在气隙123’中。可以通过沉积导电材料以填充气隙123’并且然后对导电材料执行回蚀工艺来形成导电层124。导电层124可以设置在第一层111和第二层113之间。导电层124可以用作栅电极。

导电层124可以完全填充气隙123’，同时不会溢出到第二贯通部分122中。导电层124可以与第一阻挡层116直接接触。

如上所述，由于气隙123’仅填充有导电层124，所以可以改善导电层124的间隙填充特性。除了导电层124之外，在气隙123’中可以不形成任何材料。例如，蚀刻停止层115、第一阻挡层116和第二阻挡层117可以不形成在气隙123’中。因此，可以增加填充气隙123’的导电层124的体积。

图9a和图9b示出根据本发明的另一实施方式的半导体装置200v。图9b是沿图9a的线a1-a2截取的平面图。

参照图9a和图9b，半导体装置200v可以包括垂直nand。半导体装置200v可以包括三维(3d)nand。半导体装置200v可以包括下部结构200l、下部结构200l上的层叠体210以及穿透层叠体210的垂直沟道结构220。

下部结构200l可以包括基板。根据本发明的另一实施方式，下部结构200l可以包括外围电路。外围电路可以包括多个控制电路。外围电路的至少一个控制电路可以包括n沟道晶体管、p沟道晶体管、cmos电路或其组合。外围电路的至少一个控制电路可以包括平面沟道晶体管、凹槽沟道晶体管、埋栅晶体管和鳍沟道晶体管(finfet)等。下部结构200l和层叠体210可以通过多层金属布线(未图示)相互连接。

层叠体210可以包括位于下部结构200l上的以交替方式层叠的字线212和介电层211的叠层。包括沟道层226的垂直沟道结构220可以形成在穿透交替叠层的贯通部分中。第一阻挡层222可以形成在贯通部分中以围绕沟道层226的外壁。围绕第一阻挡层222的外壁的蚀刻停止层221可以被包括在贯通部分中。蚀刻停止层221可以与字线212和介电层211直接接触。蚀刻停止层221可以是沿交替叠层的层叠方向垂直延伸的连续蚀刻停止层。第一阻挡层222可以沿交替叠层的层叠方向垂直延伸。

可以通过以交替方式层叠介电层211和字线212来形成层叠体210。垂直沟道结构220可以以基本垂直的方式穿过层叠体210。

字线212可以包括围绕垂直沟道结构220的材料。

垂直沟道结构220可以包括与字线212接触的蚀刻停止层221、第一阻挡层222、第二阻挡层223、电荷俘获层224、隧穿介电层225和沟道层226。沟道层226的内部空间可以填充有核心介电层227。

可以在下部结构200l上形成介电层211。字线212可以设置在介电层211之间。字线212可以包括多晶硅、金属、金属氮化物、金属硅化物或其组合。字线212可以包括氮化钛、钨或氮化钛和钨的叠层(tin/w)。字线212可以具有围绕垂直沟道结构220的侧壁的形状。字线212可以具有平面形状。

蚀刻停止层221可以包括介电材料。蚀刻停止层221可以是含碳材料，并且介电层211可以是无碳材料。介电层211可以是无碳氧化硅，并且蚀刻停止层221可以是含碳氧化硅。例如，介电层211可以是sio2，并且蚀刻停止层221可以是sico。sico可以比sio2更耐蚀刻。蚀刻停止层221可以是沿介电层211和字线212的层叠方向连续的连续蚀刻停止层。

第一阻挡层222可以包括不同于蚀刻停止层221的材料的材料。第一阻挡层222可以是含金属材料。第一阻挡层222可以包括金属氧化物。第一阻挡层222可以比蚀刻停止层221具有更大的介电常数。第一阻挡层222可以包括高k材料。例如，第一阻挡层222可以包括氧化铝、氧化铪、氧化锆或其组合。第一阻挡层222可以比蚀刻停止层221更厚。

第二阻挡层223可以包括低k材料。第二阻挡层223可以包括不同于蚀刻停止层221和第一阻挡层222的材料的材料。第二阻挡层223可以包括氧化硅，并且可以不含碳。第二阻挡层223可以比第一阻挡层222更厚。

电荷俘获层224可以包括电荷俘获介电材料(例如，氮化硅)。电荷俘获层224可以被形成为覆盖第二阻挡层222。

可以在电荷俘获层224上形成隧穿介电层225。隧穿介电层225可以包括氧化硅。

可以在隧穿介电层225上形成沟道层226。沟道层226可以包括半导体材料。例如，沟道层226可以包括多晶半导体材料、非晶半导体材料和单晶半导体材料中的任何一种。沟道层226可以包括硅(si)、锗(ge)、硅锗(sige)、iii-v族化合物或ii-vi族化合物。沟道层226可以包括多晶硅。

还可以在沟道层226上形成至少一个其他层(包括核心介电层227)。

参照图9a和图9b，可以在介电层211之间形成其中仅设置字线212的无阻挡结构。结果，可以通过增加字线212的体积来减小字线212的电阻而不减小存储器单元叠层的高度。

蚀刻停止层221可以具有比第一阻挡层222的厚度更薄的厚度，并且因此不会导致字线212和电荷俘获层224之间的电容器特性劣化。蚀刻停止层221可以具有大约的厚度。

图10a至图10h是示出根据本发明的另一实施方式的制造半导体装置的方法的示例的截面图。

参照图10a，可在基板11上形成交替叠层11m。基板11可以具有适于半导体处理的材料。基板11可以包括半导体基板。例如，基板11可以是硅基板、单晶硅基板、多晶硅基板、非晶硅基板、硅锗基板、单晶硅锗基板、多晶硅锗基板、掺碳硅基板、其组合或其多层。基板11可以包括其他半导体材料(例如，锗)。基板11可以包括诸如化合物半导体基板的iii/v族半导体基板(例如，gaas)。基板11可以包括绝缘体上硅(soi)基板。

交替叠层11m可以是其中第一材料层和第二材料层可以交替地层叠的层叠体。第一材料层可以包括第一材料，并且第二材料层可以包括第二材料。第一材料和第二材料可以是不同的材料。第一材料层和第二材料层可以分别包括介电层12和牺牲层13。介电层12可以包括介电材料，并且牺牲层13可以包括牺牲材料。在本文中，“牺牲材料”可以指在后续工艺中要去除的物质。介电层12可以包括氧化硅、氮化硅、氮氧化硅、旋涂介电材料(sod)、介电金属氧化物、硅酸盐和介电金属氮氧化物中的至少一种介电材料。

牺牲层13可以包括可以相对于介电层12被选择性去除的牺牲材料。在本文中，牺牲层13的去除可以是相对于介电层12而为选择性的。牺牲层13的去除速率与介电层12的去除速率的比率可以被称为牺牲层13相对于介电层12的去除工艺的选择性。

牺牲层13可以包括介电材料。可以在后续工艺中采用导电材料代替牺牲层13。例如，可以采用垂直nand装置的栅电极(或字线)来代替牺牲层13。牺牲层13可以包括氮化硅、非晶硅或多晶硅。根据本发明的一个实施方式，牺牲层13可以包括氮化硅。

根据本发明的一个实施方式，介电层12可以包括氧化硅，并且牺牲层13可以包括氮化硅。

可以根据存储器单元的数量来确定在交替叠层11m中介电层12和牺牲层13的交替次数。例如，当垂直层叠48个存储器单元时，介电层12和牺牲层13可以各自层叠48次。介电层12和牺牲层13可以沿垂直于基板11的表面的方向重复层叠。

可以通过化学气相沉积(cvd)工艺或原子层沉积(ald)工艺来沉积介电层12。可以通过化学气相沉积工艺或原子层沉积工艺来沉积牺牲层13。

交替叠层11m的底层和顶层可以是介电层12。介电层12和牺牲层13可以具有相同的厚度。顶部介电层12可以比其他介电层12更厚。顶部介电层12可以被称为介电盖层。

参照图10b，可以在交替叠层11m中形成第一贯通部分14。可以使用掩模(未图示)蚀刻交替叠层11m的一部分，以形成第一贯通部分14。掩模可以包括抗蚀剂图案，并且可以通过施加抗蚀剂材料并执行光刻工艺来形成抗蚀剂图案。抗蚀剂材料可以包括光致抗蚀剂。蚀刻交替叠层11m以形成第一贯通部分14的工艺可以包括各向异性蚀刻工艺。例如，各向异性蚀刻可以包括反应离子蚀刻(rie)。可以连续进行对介电层12的反应离子蚀刻和对牺牲层13的反应离子蚀刻。

第一贯通部分14可以穿透交替叠层11m，并且沿垂直于基板11的表面的方向延伸。第一贯通部分14的底部可以暴露基板11的表面。第一贯通部分14可以包括垂直孔。可以布置多个第一贯通部分14。从俯视图的角度来看，第一贯通部分14可以被布置为之字形排列。第一贯通部分14中的每一个可以具有均匀的尺寸。

第一贯通部分14的侧壁可以具有垂直轮廓。根据本发明的另一实施方式，第一贯通部分14的侧壁可以具有倾斜的轮廓。第一贯通部分14可以被称为沟道孔或垂直孔。

第一贯通部分14可以以基本垂直的方式穿透介电层12和牺牲层13。可以通过蚀刻介电层12和牺牲层13的表面来形成第一贯通部分14的侧壁。

参照图10c，蚀刻停止层15可以被形成为覆盖第一贯通部分14的侧壁。尽管未图示，但是蚀刻停止层15可以覆盖第一贯通部分14的底面。蚀刻停止层15可以比介电层12和牺牲层13更薄。蚀刻停止层15可以包括不同于牺牲层13的材料。此外，蚀刻停止层15相对于牺牲层13的蚀刻选择性可以足够大。蚀刻停止层15可以包括不同于介电层12的材料。蚀刻停止层15可以是含碳材料，并且介电层12可以是无碳材料。介电层12可以是无碳氧化硅，并且蚀刻停止层15可以是含碳氧化硅。例如，介电层12可以是sio2，并且蚀刻停止层15可以是sico。在随后蚀刻牺牲层13时，sico可以比sio2更耐蚀刻。

蚀刻停止层15可以具有大约的厚度。

参照图10d，可以在蚀刻停止层15上形成第一阻挡层16。第一阻挡层16可以包括不同于蚀刻停止层15的材料的材料。第一阻挡层16可以是含金属材料。第一阻挡层16可以包括金属氧化物。第一阻挡层16可以比蚀刻停止层15具有更大的介电常数。第一阻挡层16可以包括高k材料。例如，第一阻挡层16可以包括氧化铝、氧化铪、氧化锆或其组合。第一阻挡层16可以比蚀刻停止层15更厚。第一阻挡层16可以形成为大约至的厚度。

可以在第一阻挡层16上形成第二阻挡层17。第二阻挡层17可以包括不同于第一阻挡层16的材料的材料。第二阻挡层17可以比第一阻挡层16更厚。第二阻挡层17可以比第一阻挡层16具有更小的介电常数。第二阻挡层17可以包括低k材料。第二阻挡层17可以包括不同于蚀刻停止层15的材料的材料。第二阻挡层17可以包括氧化硅，并且可以不含碳。

如上所述，可以形成设置在第一贯通部分14中的插入式阻挡结构，其包括第一阻挡层16和第二阻挡层17。当第一阻挡层16包括氧化铝(或铝氧化物)时，第一阻挡层16可以被称为插入式氧化铝阻挡结构。

参照图10e，可以在第二阻挡层17上形成电荷俘获层18。电荷俘获层18可以包括电荷俘获介电材料(例如，氮化硅)。电荷俘获层18可以通过共形沉积工艺(例如，化学气相沉积(cvd)或原子层沉积(ald))形成。电荷俘获层18可以共形地沉积在第二阻挡层17上。

可以在电荷俘获层18上形成隧穿介电层19。隧穿介电层19可以包括氧化硅。隧穿介电层19可以通过共形沉积工艺(例如，化学气相沉积(cvd)或原子层沉积(ald))形成。隧穿介电层19可以共形地沉积在电荷俘获层18上。

根据本发明的另一实施方式，尽管未图示，但是第一阻挡层16、第二阻挡层17、电荷俘获层18和隧穿介电层19可以覆盖第一贯通部分14的底面。在形成隧穿介电层19之后，可以从第一贯通部分14的底面去除隧穿介电层19的一部分。在去除隧穿介电层19之后，可以从第一贯通部分14的底面顺序地去除电荷俘获层18、第二阻挡层17、第一阻挡层16和蚀刻停止层15。

可以在隧穿介电层19上形成沟道层20。沟道层20可以包括半导体材料。例如，沟道层20可以包括多晶半导体材料、非晶半导体材料或单晶半导体材料中的任何一种。沟道层20可以包括硅(si)、锗(ge)、硅锗(sige)、iii-v族化合物或ii-vi族化合物。沟道层20可以包括多晶硅。沟道层20可以被形成为覆盖第一贯通部分14中的隧穿介电层19。沟道层20可以不填充第一贯通部分14。

还可以在沟道层20上形成至少一个其他层(包括核心介电层21)。核心介电层121可以填充第一贯通部分114。

参照图10f，可以在交替叠层11m的一部分中形成第二贯通部分22。第二贯通部分22可以是例如通过各向异性蚀刻工艺(例如，反应离子蚀刻(rie))形成的孔或狭缝。第二贯通部分22可以被称为开口。第一贯通部分14可以具有孔形状，并且第二贯通部分22可以具有狭缝形状。

第二贯通部分22可以以基本垂直的方式穿透介电层12和牺牲层13。可以通过蚀刻介电层12和牺牲层13的表面来形成第二贯通部分22的侧壁。

参照图10g，可以选择性地去除牺牲层13。当将蚀刻剂或蚀刻气体供应到第二贯通部分22时，可以选择性地蚀刻牺牲层13。例如，当牺牲层13是氧化硅时，可以通过向第二贯通部分22提供具有氢氟酸的蚀刻剂来蚀刻氧化硅。介电层12可以是例如氮化硅或金属材料，并且金属材料和氮化硅可以对具有氢氟酸的蚀刻剂具有抗蚀刻性。

根据本发明的另一实施方式，当牺牲层13是氮化硅时，可以通过向第二贯通部分22提供具有磷酸的蚀刻剂来蚀刻氮化硅。介电层12可以是例如氧化硅，并且氧化硅可以对具有磷酸的蚀刻剂具有抗蚀刻性。

可以从通过第二贯通部分22暴露的牺牲层13的端面进行对牺牲层13的蚀刻。牺牲层13的端面可以沿第二贯通部分22的直径方向或宽度方向凹入。

通过蚀刻牺牲层13，可以在介电层12之间形成与第二贯通部分22连续的气隙23。牺牲层13可以不保留在介电层12之间。例如，可以去除所有牺牲层13，结果，可以暴露蚀刻停止层15。气隙23可以形成在第二贯通部分22和蚀刻停止层15之间。蚀刻停止层15可以控制对牺牲层13的蚀刻结束所在的蚀刻终点。蚀刻牺牲层13的工艺可以包括浸没工艺。

如上所述，蚀刻停止层15可以在牺牲层13被蚀刻的同时保护第一阻挡层16。

根据本发明的另一实施方式，在去除牺牲层13之后，可以执行蚀刻停止层15的转化工艺。转化工艺可以使蚀刻停止层15暴露于等离子体处理或热处理。蚀刻停止层15可以通过转化工艺而被转化成无碳材料。例如，sico可以被转化为sio2。转化工艺可以包括热处理或等离子体处理。

参照图10h，可以形成导电层24。导电层24可以包括多晶硅、金属、金属氮化物、金属硅化物或其组合。导电层24可以包括氮化钛、钨或氮化钛和钨的叠层。导电层24可以形成在气隙23中。可以通过沉积导电材料以填充气隙23并且然后对导电材料执行回蚀工艺来形成导电层24。导电层24可以设置在介电层12之间。导电层24可以用作栅电极或字线。

导电层24可以完全填充气隙23，同时不溢出到第二贯通部分22中。导电层24可以直接接触蚀刻停止层15。

如上所述，由于气隙23仅填充有导电层24，所以可以改善导电层24的间隙填充特性。除了导电层24之外，在气隙23中可以不形成任何材料。例如，蚀刻停止层15、第一阻挡层16和第二阻挡层17可以不形成在气隙23中。结果，可以减小彼此垂直相邻的导电层24之间的间隙。因为第一阻挡层16没有形成在气隙23内，所以可以避免第一阻挡层16较差的台阶覆盖(stepcoverage)。

可以在沟道层20和导电层24之间形成多层叠层。多层叠层可以包括蚀刻停止层15、第一阻挡层16、第二阻挡层17、电荷俘获层18和隧穿介电层19。

可以在基板11上形成交替叠层11m，并且可以通过交替地层叠介电层12和导电层24来形成交替叠层11m。可以形成其中仅导电层24设置在介电层12之间的无阻挡结构。蚀刻停止层15可以设置在导电层24和第一阻挡层16之间。蚀刻停止层15可以设置在介电层12和第一阻挡层16之间。

图11a和图11b是示出根据本发明的另一实施方式的制造半导体装置的方法的示例的截面图。

首先，可以通过图10a至图10g所示的一系列工艺形成气隙23。

随后，如图11a所示，可以去除蚀刻停止层15的由气隙23暴露的部分。结果，可以暴露第一阻挡层16的一部分的表面16s，并且气隙23可以水平扩展。简而言之，可以形成更宽的气隙23’。气隙23’可以沿水平方向比图10g的气隙23更宽。

去除蚀刻停止层15的一部分的工艺可以包括干法蚀刻工艺或湿法蚀刻工艺。根据本发明的另一实施方式，即使当蚀刻停止层15转化为sio2时，也可以通过干法蚀刻工艺或湿法蚀刻工艺来去除蚀刻停止层15的一部分。

参照图11b，可以形成导电层24。导电层24可以包括多晶硅、金属、金属氮化物、金属硅化物或其组合。导电层24可以包括氮化钛、钨或氮化钛和钨的叠层。导电层24可以形成在气隙23’中。可以通过沉积导电材料以填充气隙23’并且然后对导电材料执行回蚀工艺来形成导电层24。导电层24可以设置在介电层12之间。导电层24可以用作栅电极。

导电层24可以完全填充气隙23’，同时不溢出到第二贯通部分22中。导电层24可以直接接触第一阻挡层16。

如上所述，由于气隙23’仅填充有导电层24，所以可以改善导电层24的间隙填充特性。除了导电层24之外，在气隙23’中可以不形成任何材料。例如，蚀刻停止层15、第一阻挡层16和第二阻挡层17可以不形成在气隙23’中。结果，可以增加填充气隙23’的导电层24的体积。

导电层24和第一阻挡层16可以彼此直接接触，并且蚀刻停止层15可以设置在介电层12和第一阻挡层16之间。

根据本发明的实施方式，可以通过以无阻挡结构形成字线来降低字线的电阻。

根据本发明的实施方式，通过根据介电层和牺牲层的层叠层数的增加而减小介电层和牺牲层的间距来减小总高度，可以降低高深宽比蚀刻工艺的难度和生产成本。

根据本发明的实施方式，随着存储器块中的行数的增加，可以改善阻挡层的台阶覆盖。

根据本发明的实施方式，当去除牺牲层时，可以保护阻挡层免受湿法蚀刻化学物质的侵蚀。

虽然已经针对具体实施方式描述了本发明，但对于本领域的技术人员显而易见，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以进行各种更改和变型。

相关申请的交叉引用

本申请要求于2019年12月13日提交的韩国专利申请no.10-2019-0167067的优先权，其全部内容通过引用并入本文。