包括层叠的半导体芯片的半导体封装的制作方法

本专利文献涉及一种半导体封装，更具体地，涉及一种其中多个芯片层叠在基板上的半导体封装。

背景技术：

电子产品逐渐被要求即使在体积减小的情况下也要处理大量的数据。因此，越来越需要提高在这种电子产品中使用的半导体装置的集成度。

然而，由于半导体集成技术的限制，仅利用单个半导体芯片难以满足所需的功能，并且因此，制造了其中多个半导体芯片被嵌入到一个半导体封装中的半导体封装。

即使半导体封装包括多个半导体芯片，也需要根据使用半导体封装的应用的要求将半导体封装制造成具有指定尺寸。

技术实现要素：

在一个实施方式中，一种半导体封装可以包括：基板，该基板具有形成在其沿第一方向的一侧边缘处的第一基板焊盘和形成在其沿第一方向的另一侧边缘处的第二基板焊盘；形成在基板上的子半导体封装，该子半导体封装包括子半导体芯片、子模制层和重分配导电层，所述子模制层围绕子半导体芯片的侧面，所述重分配导电层在连接到子半导体芯片的子芯片焊盘的状态下延伸到子模制层上，并且连接到分别形成在子模制层的沿第一方向的一侧边缘和另一侧边缘处的第一重分配焊盘和第二重分配焊盘；形成在子半导体封装上的第一芯片叠层，该第一芯片叠层包括一个或更多个第一主半导体芯片；以及形成在第一芯片叠层上的第二芯片叠层，该第二芯片叠层包括一个或更多个第二主半导体芯片，其中，子半导体芯片通过连接第一重分配焊盘和第一基板焊盘的第一子封装互连器以及连接第二重分配焊盘和第二基板焊盘的第二子封装互连器连接到基板，其中，第一芯片叠层通过第一互连器连接到基板，第一互连器连接一个或更多个第一主半导体芯片的第一芯片焊盘和第一基板焊盘，并且其中，第二芯片叠层通过第二互连器连接到基板，第二互连器连接一个或更多个第二主半导体芯片的第二芯片焊盘和第二基板焊盘。

在一个实施方式中，一种半导体封装可以包括：基板，该基板具有形成在其沿第一方向的一侧边缘处的第一基板焊盘和形成在其沿第一方向的另一侧边缘处的第二基板焊盘；形成在基板上的子半导体封装，该子半导体封装包括子半导体芯片、子模制层和重分配导电层，所述子模制层围绕子半导体芯片的侧面，所述重分配导电层在连接到子半导体芯片的子芯片焊盘的状态下延伸到子模制层上，并且连接到分别形成在子模制层的沿第一方向的一侧边缘和另一侧边缘处的第一重分配焊盘和第二重分配焊盘；以及形成在子半导体封装上的芯片叠层，该芯片叠层包括一个或更多个主半导体芯片，其中，子芯片焊盘包括分别设置在子半导体芯片的沿第一方向的两侧边缘处的第一子芯片焊盘和第三子芯片焊盘，以及分别设置在子半导体芯片的沿垂直于第一方向的第二方向的两侧边缘处的第二子芯片焊盘和第四子芯片焊盘，其中，连接到第一子芯片焊盘和第二子芯片焊盘的重分配导电层延伸到第一重分配焊盘，并且其中，连接到第三子芯片焊盘和第四子芯片焊盘的重分配导电层延伸到第二重分配焊盘。

附图说明

图1是示出根据本公开的一个实施方式的半导体封装的平面图。

图2是示出图1所示的半导体封装的一部分的平面图，其中省略了第一芯片叠层、第二芯片叠层以及与第一芯片叠层和第二芯片叠层连接的互连器。

图3是示出图1所示的半导体封装的截面图。

图4是示出根据本公开的另一实施方式的半导体封装的平面图。

图5是示出图4所示的半导体封装的一部分的平面图，其中省略了第一芯片叠层、第二芯片叠层以及与第一芯片叠层和第二芯片叠层连接的互连器。

图6至图9是示出图4所示的半导体封装的截面图。

图10显示了示出采用包括根据一个实施方式的半导体封装的存储卡的电子系统的框图。

图11显示了示出包括根据一个实施方式的半导体封装的另一电子系统的框图。

具体实施方式

在下文中，将参照附图详细描述本公开的各种实施方式。

附图不一定按比例绘制。在一些情况下，为了清楚地示出所描述实施方式的某些特征，附图中的至少一些结构的比例可能被夸大。在附图或描述中以多层结构呈现具有两层或更多层的特定示例时，所示出的这些层的相对位置关系或布置这些层的顺序反映了所述或所示的示例的特定实现方式，并且可以存在不同的相对位置关系或布置这些层的顺序。此外，所述或所示的多层结构的示例可能不会反映该特定多层结构中存在的所有层(例如，一个或更多个附加层可以存在于两个所示的层之间)。作为特定示例，当所述或所示的多层结构中的第一层被称为在第二层“上”或“上方”，或在基板“上”或“上方”时，第一层可以直接形成在第二层或基板上，但是一个或更多个其它中间层可以存在于第一层和第二层或基板之间。

各种实施方式涉及一种半导体封装，其能够实现其中主半导体芯片设置在子半导体芯片上的半导体封装并且能够确保操作特性。

图1是示出根据本公开的一个实施方式的半导体封装的平面图。图2是示出图1所示的半导体封装的一部分的平面图，其中省略了第一芯片叠层、第二芯片叠层以及与第一芯片叠层和第二芯片叠层连接的互连器。图3是示出图1所示的半导体封装的截面图。图1和图2分别是根据本实施方式的半导体封装及其一部分的俯视图。图3示出了沿穿过图1的附图标记102-1c、118b-1、118b-2和102-2c的线截取的截面。

参照图1至图3，半导体封装可以包括基板100、设置在基板100上的子半导体封装110以及设置在子半导体封装110上的第一芯片叠层120和第二芯片叠层130。

基板100可以是例如印刷电路板(pcb)的用于半导体封装的基板，其具有电路和/或布线结构以传输电信号。

基板100可以具有顶面和底面，在顶面上可以设置子半导体封装110，第一芯片叠层120和第二芯片叠层130，底面背离顶面，并且用于将半导体封装与外部连接的外部连接端子140可以设置在底面上。作为参考，下面将要描述的顶面和底面用于表示组件的各个表面的相对位置的表述，而不表示绝对位置。例如，在半导体封装与图示不同而上下翻转的情况下，其上设置有子半导体封装110以及第一芯片叠层120和第二芯片叠层130的表面可以是基板100的底面，并且其上设置有外部连接端子140的表面可以是基板100的顶面。

基板100可以包括顶面基板焊盘102和底面基板焊盘104。顶面基板焊盘102可以设置在基板100的顶面上，以将子半导体封装110、第一芯片叠层120和第二芯片叠层130与基板100电连接。底面基板焊盘104可以设置在基板100的底面上，以将外部连接端子140与基板100电连接。作为参考，基板焊盘可以指暴露在基板100的表面上以将基板100与其它组件电连接的导电元件或端子。例如，顶面基板焊盘102可以是用于引线接合的接合指，并且底面基板焊盘104可以是用于与焊料球接合的焊球座(ballland)。顶面基板焊盘102和底面基板焊盘104可以与基板100内部的电路和/或布线结构连接。

顶面基板焊盘102可以设置在基板100的不与子半导体封装110交叠的两侧边缘，例如基板100沿第一方向的两侧边缘。沿第一方向设置在基板100的一侧边缘的顶面基板焊盘102可以被称为第一顶面基板焊盘102-1，并且沿第一方向设置在基板100的另一侧边缘的顶面基板焊盘102可以被称为第二顶面基板焊盘102-2。作为参考，下面将要描述的沿第一方向的一侧可以对应于图1和图2中的上侧，并且可以对应于图3中的左侧，而下面将要描述的沿第一方向的另一侧可以对应于图1和图2中的下侧，并且可以对应于图3中的右侧。在本实施方式中，多个第一顶面基板焊盘102-1和多个第二顶面基板焊盘102-2可以沿与第一方向相交的第二方向分别排成一行。然而，应当注意，本公开不限于此，并且分别位于基板100的两侧边缘的第一顶面基板焊盘102-1和第二顶面基板焊盘102-2的数量和布置等可以进行各种改变。

多个第一顶面基板焊盘102-1中的一些焊盘(参见附图标记102-1a)可以连接到将在后面描述的子半导体芯片114，并且在下文中将被称为第一子焊盘102-1a。多个第一顶面基板焊盘102-1中的另一些焊盘(参见附图标记102-1b)可以连接到将在后面描述的第一主半导体芯片124，并且在下文中将被称为第一主焊盘102-1b。多个第一顶面基板焊盘102-1中的其它焊盘(参见附图标记102-1c)可以共同(incommon)连接到子半导体芯片114和第一主半导体芯片124，并且在下文中将被称为第一公共焊盘102-1c。

多个第二顶面基板焊盘102-2中的一些焊盘(参见附图标记102-2a)可以连接到子半导体芯片114，并且在下文中将被称为第二子焊盘102-2a。多个第二顶面基板焊盘102-2中的另一些焊盘(参见附图标记102-2b)可以连接到将在后面描述的第二主半导体芯片134，并且在下文中将被称为第二主焊盘102-2b。多个第二顶面基板焊盘102-2中的其它焊盘(参见附图标记102-2c)可以共同连接到子半导体芯片114和第二主半导体芯片134，并且在下文中将被称为第二公共焊盘102-2c。

子半导体封装110可以具有小于基板100的顶面的平面面积。子半导体封装110可以被设置成至少暴露基板100的沿第一方向的两侧边缘和/或顶面基板焊盘102。例如，子半导体封装110可以设置在基板100的中央部分上。

子半导体封装110可以包括子半导体芯片114、围绕子半导体芯片114的侧面的子模制层116、以及形成在子半导体芯片114和子模制层116的顶面上的重分配结构118。可以在子半导体封装110的底面上形成将子半导体封装110附接到基板100的子封装粘合层112。

子半导体芯片114可以是执行第一主半导体芯片124和/或第二主半导体芯片134的操作所需的功能的各种半导体芯片。例如，在第一主半导体芯片124和第二主半导体芯片134中的每一个包括非易失性存储器(例如，nand闪存存储器)的情况下，子半导体芯片114可以包括用于控制第一主半导体芯片124和第二主半导体芯片134的控制器。然而，应当注意，本公开不限于此，并且子半导体芯片114可以包括易失性存储器(例如，动态随机存取存储器(dram)和静态随机存取存储器(sram))、非易失性存储器(例如，nand闪存、电阻ram(rram)、相变ram(pram)、磁阻ram(mram)和铁电ram(fram))、或者其它各种有源元件或无源元件。

子半导体芯片114可以具有面向基板100的顶面的底面、背离底面的顶面以及连接顶面和底面的侧面。在本实施方式中，子半导体芯片114可以具有四个侧面，并且这四个侧面将被称为第一侧面至第四侧面s1、s2、s3、s4。第一侧面s1和第三侧面s3可以分别位于沿第一方向的一侧和另一侧，并且第二侧面s2和第四侧面s4可以分别位于沿基本上垂直于第一方向的第二方向的一侧和另一侧。作为参考，下面将要描述的沿第二方向的一侧可以对应于图1和图2中的右侧，并且下面将要描述的沿第二方向的另一侧可以对应于图1和图2中的左侧。

这种子半导体芯片114可以位于子半导体封装110的中央部分。这是为了使稍后将要描述的第一重分配导电层118b-1和第二重分配导电层118b-2的长度尽可能彼此相似。

子芯片焊盘115可以设置在子半导体芯片114的顶面上。子半导体芯片114可以具有较小的平面面积，而子芯片焊盘115的数量可以较大。例如，可以假设子半导体芯片114是存储器控制器并且第一主半导体芯片124和第二主半导体芯片134是存储器的情况。在这种情况下，虽然子半导体芯片114的尺寸随着技术的发展而减小，但是为了使各个第一芯片叠层120和第二芯片叠层130以及子半导体芯片114通过独立的通道连接，可能需要对应于输入/输出信号的数量的子芯片焊盘115的数量。由此，子芯片焊盘115可以沿着子半导体芯片114的整个边缘布置。也就是说，子芯片焊盘115可以沿着子半导体芯片114的第一侧面至第四侧面s1、s2、s3、s4布置为与第一侧面至第四侧面s1、s2、s3、s4相邻。

子模制层116可以具有高度与子半导体芯片114的顶面高度基本相同的顶面，同时围绕子半导体芯片114的侧面，从而暴露子半导体芯片114的顶面和子芯片焊盘115。在本实施方式中，子模制层116可以具有高度与子半导体芯片114的底面高度基本相同的底面。然而，应当注意，本公开不限于此，并且子模制层116可以覆盖子半导体芯片114的底面。子模制层116可以包括各种模制材料，例如环氧模塑化合物(emc)。

用于将子半导体封装110附接到基板100的子封装粘合层112可以包括绝缘粘合材料，例如晶片附接膜(daf)。子封装粘合层112可以省略。

重分配结构118可以延伸到子模制层116的顶面上，同时与子芯片焊盘115电连接。换句话说，根据本实施方式的子半导体封装110可以是扇出封装(fan-outpackage)。

详细地说，重分配结构118可以包括第一重分配绝缘层118a、重分配导电层118b和第二重分配绝缘层118c。第一重分配绝缘层118a可以形成在子半导体芯片114和子模制层116的顶面上。第一重分配绝缘层118a可以具有暴露子芯片焊盘115的开口。重分配导电层118b可以形成在第一重分配绝缘层118a上。重分配导电层118b可以通过第一重分配绝缘层118a的开口与子芯片焊盘115电连接。第二重分配绝缘层118c可以覆盖第一重分配绝缘层118a和重分配导电层118b。第二重分配绝缘层118c可以具有暴露重分配导电层118b的端部的开口。第一重分配绝缘层118a和第二重分配绝缘层118c可以包括绝缘材料，例如氧化物、氮化物或氧氮化物。另选地，第一重分配绝缘层118a和第二重分配绝缘层118c可以包括树脂材料，例如环氧树脂、聚酰亚胺、聚苯并噁唑(pbo)、苯并环丁烯(bcb)、硅树脂或丙烯酸酯。重分配导电层118b可以包括金属材料，例如金、铜或铜合金。

具体地说，重分配导电层118b的由第二重分配绝缘层118c的开口暴露的部分在下文中将被称为重分配焊盘118bp。在图1和图2的俯视图中，为了便于解释，没有示出重分配结构118的第一重分配绝缘层118a和第二重分配绝缘层118c。类似于顶面基板焊盘102的设置，重分配焊盘118bp可以设置在子模制层116的沿第一方向的两侧边缘。设置在子模制层116的沿第一方向的一侧边缘的重分配焊盘118bp可以被称为第一重分配焊盘118bp-1，并且设置在子模制层116的沿第一方向的另一侧边缘的重分配焊盘118bp可以被称为第二重分配焊盘118bp-2。第一重分配焊盘118bp-1可以相对邻近第一顶面基板焊盘102-1，并且第二重分配焊盘118bp-2可以相对邻近第二顶面基板焊盘102-2。在本实施方式中，第一重分配焊盘118bp-1可以沿第二方向排成一行。此外，第二重分配焊盘118bp-2可以沿第二方向排成一行。然而，应当注意，本公开不限于此，并且位于子模制层116的两侧边缘的第一重分配焊盘118bp-1和第二重分配焊盘118bp-2的数量和布置等可以进行各种改变。

根据重分配焊盘118bp的上述布置，重分配导电层118b可以从沿着子半导体芯片114的第一侧面s1和第二侧面s2布置的子芯片焊盘115延伸到第一重分配焊盘118bp-1，并且可以从沿着子半导体芯片114的第三侧面s3和第四侧面s4布置的子芯片焊盘115延伸到第二重分配焊盘118bp-2。延伸到第一重分配焊盘118bp-1的重分配导电层118b可以被称为第一重分配导电层118b-1，并且延伸到第二重分配焊盘118bp-2的重分配导电层118b可以被称为第二重分配导电层118b-2。从子半导体芯片114的第二侧面s2延伸的第一重分配导电层118b-1可以具有朝向第一重分配焊盘118bp-1弯曲的形状，以与第一重分配焊盘118bp-1连接。因为从子半导体芯片114的第一侧面s1延伸的第一重分配导电层118b-1面向第一重分配焊盘118bp-1，所以它们不需要弯曲以与第一重分配焊盘118bp-1连接。然而，为了与从子半导体芯片114的第二侧面s2延伸的第一重分配导电层118b-1具有相似的长度，从子半导体芯片114的第一侧面s1延伸的第一重分配导电层118b-1也可以具有弯曲的形状。此外，从子半导体芯片114的第四侧面s4延伸的第二重分配导电层118b-2可以具有朝向第二重分配焊盘118bp-2弯曲的形状。为了与从子半导体芯片114的第四侧面s4延伸的第二重分配导电层118b-2具有相似的长度，从子半导体芯片114的第三侧面s3延伸的第二重分配导电层118b-2也可以具有弯曲的形状。结果，重分配导电层118b可以具有类似于龙卷风(tornado)的形状，例如，以子半导体芯片114为中心的螺旋形状。通过这种连接方案，重分配导电层118b的长度可以彼此相似。

子封装互连器117可以包括：第一子封装互连器117-1，其连接第一重分配焊盘118bp-1和第一顶面基板焊盘102-1；以及第二子封装互连器117-2，其连接第二重分配焊盘118bp-2和第二顶面基板焊盘102-2。由此，子半导体芯片114和基板100可以电连接。子封装互连器117可以是接合引线引线，其一端连接到顶面基板焊盘102，并且另一端连接到重分配焊盘118bp。然而，应当注意实施方式不限于此，并且各种类型的电互连器可以用作子封装互连器117。

第一芯片叠层120可以包括多个第一主半导体芯片124，所述多个第一主半导体芯片124形成在子半导体封装110上，并且沿相对于基板100的顶面的垂直方向层叠。虽然本实施方式示出了第一芯片叠层120包括四个第一主半导体芯片124的情况，但应当注意，本公开不限于此，并且第一芯片叠层120中包括的第一主半导体芯片124的数量可以在一个或更多个第一主半导体芯片之间进行各种改变。

每一个第一主半导体芯片124可以如上所述包括nand闪存存储器。然而，应当注意，本公开不限于此，并且每一个第一主半导体芯片124中可以包括易失性存储器(例如，动态随机存取存储器(dram)和静态ram(sram))或者非易失性存储器(例如，电阻ram(rram)、相变ram(pram)、磁阻ram(mram)和铁电ram(fram))。

第一主半导体芯片124可以在沿面向第一方向上的另一侧的方向(例如，沿面向图1中的下侧和图3中的右侧的方向)具有预定偏移的情况下进行层叠。由此，可以形成当进行整体观察时具有阶梯形状的第一芯片叠层120。第一主半导体芯片124的偏移层叠方向可以被称为第一偏移方向。根据这种偏移层叠，第一主半导体芯片124中的除了最上面的第一主半导体芯片124之外的剩余第一主半导体芯片124中的每一个的顶面的一侧边缘(例如，图1中的上侧边缘和图3中的左侧边缘)可以被暴露，而不会被直接位于其上的第一主半导体芯片124覆盖。最上面的第一主半导体芯片124的顶面的一侧边缘可以暴露，而不会被将在后面描述的第二芯片叠层130的最下面的第二主半导体芯片134覆盖。第一芯片焊盘125可以设置在第一主半导体芯片124的这些暴露部分上。多个第一芯片焊盘125可以在每一个第一主半导体芯片124的顶面的一侧边缘处沿第二方向排成一行。然而，应当注意，本公开不限于此，并且位于每一个第一主半导体芯片124的顶面的一侧边缘处的第一芯片焊盘125的数量和布置可以进行各种改变。作为参考，因为第一芯片叠层120的被第二芯片叠层130遮蔽的部分未在图1的俯视图中示出，所以示出了第一芯片叠层120的一部分，例如最下面的第一主半导体芯片124的一侧边缘部分。

每一个第一主半导体芯片124可以通过第一粘合层122附接到直接位于其下的子半导体封装110或第一主半导体芯片124。第一粘合层122可以形成在每一个第一主半导体芯片124的底面上，而具有与底面交叠的形状。

第一芯片叠层120或第一主半导体芯片124可以具有小于子半导体封装110的平面面积，并且可以具有大于子半导体芯片114的平面面积。第一芯片叠层120可以被设置为至少暴露设置在子半导体封装110的沿第一方向的两侧边缘的重分配焊盘118bp。

第一互连器127可以将沿垂直方向相邻的第一芯片焊盘125彼此连接，并且可以将最下面的第一主半导体芯片124的第一芯片焊盘125与第一顶面基板焊盘102-1电连接。由此，第一主半导体芯片124可以彼此电连接，并且第一芯片叠层120可以与基板100电连接。第一互连器127可以是接合引线。然而，应当注意实施方式不限于此，各种类型的电互连器可以用作第一互连器127。第一互连器127可以与第一子封装互连器117-1共同连接到第一公共焊盘102-1c，或者可以独立地连接到不与第一子封装互连器117-1连接的第一主焊盘102-1b。

第二芯片叠层130可以包括形成在第一芯片叠层120上并且沿垂直方向层叠的多个第二主半导体芯片134。虽然本实施方式示出了第二芯片叠层130包括四个第二主半导体芯片134的情况，但应当注意，本公开不限于此，并且第二芯片叠层130中包括的第二主半导体芯片134的数量可以进行各种改变而为至少一个。此外，虽然在本实施方式中，第二芯片叠层130中包括的第二主半导体芯片134的数量与第一芯片叠层120中包括的第一主半导体芯片124的数量相同，但应当注意，这些数量可以彼此不同。

每一个第二主半导体芯片134可以如上所述包括nand闪存存储器。然而，应当注意，本公开不限于此，并且每一个第二主半导体芯片134可以包括易失性存储器(例如，动态随机存取存储器(dram)和静态ram(sram))，或者非易失性存储器(例如，电阻ram(rram)、相变ram(pram)、磁阻ram(mram)和铁电ram(fram))。在本实施方式中，第二主半导体芯片134是与第一主半导体芯片124相同的半导体芯片，但应当注意，第二主半导体芯片134可以是不同于第一主半导体芯片124的半导体芯片。

第二主半导体芯片134可以在沿面向第一方向上的一侧的方向(例如，沿面向图1中的上侧和图3中的左侧的方向)具有预定偏移的情况下进行层叠。由此，可以形成当进行整体观察时具有阶梯形状的第二芯片叠层130。第二主半导体芯片134的偏移层叠方向可以被称为第二偏移方向。第二偏移方向可以与第一偏移方向相反。根据这种偏移层叠，第二主半导体芯片134中的除了最上面的第二主半导体芯片134之外的剩余的第二主半导体芯片134中的每一个的顶面的另一侧边缘(例如，图1中的下侧边缘和图3中的右侧边缘)可以被暴露，而不会被直接位于其上的第二主半导体芯片134覆盖。最上面的第二主半导体芯片134可以处于其整个顶面暴露的状态。第二芯片焊盘135可以设置在除了最上面的第二主半导体芯片134之外的剩余第二主半导体芯片134的暴露部分上，并且最上面的第二主半导体芯片134的第二芯片焊盘135也可以与剩余第二主半导体芯片134的第二芯片焊盘135设置在相同的位置。多个第二芯片焊盘135可以在每一个第二主半导体芯片134的顶面的另一侧边缘处沿第二方向排成一行。然而，应当注意本公开不限于此，并且位于每一个第二主半导体芯片134的顶面的另一侧边缘处的第二芯片焊盘135的数量和布置可以进行各种改变。

在第二主半导体芯片134是与第一主半导体芯片124相同的半导体芯片的情况下，第二主半导体芯片134可以对应于第一主半导体芯片124围绕沿垂直方向延伸的一个轴线旋转180度的状态。

每一个第二主半导体芯片134可以通过第二粘合层132附接到直接位于其下的第二主半导体芯片134或者第一芯片叠层120的最上面的第一主半导体芯片124。第二粘合层132可以形成在每一个第二主半导体芯片134的底面上，而具有与底面交叠的形状。

第二芯片叠层130或第二主半导体芯片134可以具有小于子半导体封装110的平面面积，并且可以具有大于子半导体芯片114的平面面积。第二芯片叠层130可以被设置为至少暴露子半导体封装110的沿第一方向的两侧边缘(即，重分配焊盘118bp)。

第二互连器137可以将沿垂直方向相邻的第二芯片焊盘135彼此连接，并且可以将最下面的第二主半导体芯片134的第二芯片焊盘135与第二顶面基板焊盘102-2电连接。由此，第二主半导体芯片134可以彼此电连接，并且第二芯片叠层130可以与基板100电连接。第二互连器137可以是接合引线。然而，应当注意实施方式不限于此，各种类型的电互连器可以用作第二互连器137。第二互连器137可以与第二子封装互连器117-2共同连接到第二公共焊盘102-2c，或者可以独立地连接到不与第二子封装互连器117-2连接的第二主焊盘102-2b。

在图1和图2的俯视图中，为了便于区分，子封装互连器117、第一互连器127和第二互连器137通过实线和虚线示出。然而，应当注意，这种实线和虚线当然不反映互连器117、127和137的实际形状。

子半导体封装110、第一芯片叠层120和第二芯片叠层130可以由形成在基板100上的模制层150覆盖。模制层150可以包括各种模制材料，例如emc。

上述外部连接端子140可以包括焊料球。然而，应当注意本公开不限于此，并且诸如凸块的各种导电端子可以用作外部连接端子140。

在上述半导体封装中，第一芯片叠层120可以在通过第一互连器127与基板100的第一顶面基板焊盘102-1连接的状态下被识别为单个半导体芯片。从第一芯片叠层120到基板100的电路径可以称为第一通道。第二芯片叠层130可以在通过第二互连器137与基板100的第二顶面基板焊盘102-2连接的状态下被识别为不同于第一芯片叠层120的另一单个半导体芯片。从第二芯片叠层130到基板100的电路径可以被称为第二通道。第一通道和第二通道可以彼此电隔离和物理隔离。子半导体芯片114可以通过重分配结构118和子封装互连器117而与基板100的第一顶面基板焊盘102-1和第二顶面基板焊盘102-2连接。

独立连接到子半导体芯片114的第一子焊盘102-1a可以是子半导体芯片114的电源焊盘(例如，控制器电源焊盘)，或者子半导体芯片114的信号传输焊盘(例如，输入/输出信号传输焊盘)。第一芯片叠层120独立连接到的第一主焊盘102-1b可以是第一芯片叠层120的电源焊盘(例如，存储器电源焊盘)，或者是第一芯片叠层120的信号传输焊盘(例如，输入/输出信号传输焊盘)。在第一子焊盘102-1a是子半导体芯片114的信号传输焊盘并且第一主焊盘102-1b是第一芯片叠层120的信号传输焊盘的情况下，这些信号传输焊盘可以通过基板100中的电路或布线结构(未示出)彼此连接以实现子半导体芯片114和第一芯片叠层120之间的信号传输。子半导体芯片114和第一芯片叠层120共同连接到的第一公共焊盘102-1c可以是接地电源焊盘。

类似地，独立连接到子半导体芯片114的第二子焊盘102-2a可以是子半导体芯片114的电源焊盘(例如，控制器电源焊盘)，或者子半导体芯片114的信号传输焊盘。第二芯片叠层130独立连接到的第二主焊盘102-2b可以是第二芯片叠层130的电源焊盘(例如，存储器电源焊盘)，或者是第二芯片叠层130的信号传输焊盘。在第二子焊盘102-2a是子半导体芯片114的信号传输焊盘并且第二主焊盘102-2b是第二芯片叠层130的信号传输焊盘的情况下，这些信号传输焊盘可以通过基板100中的电路或布线结构(未示出)彼此连接以实现子半导体芯片114和第二芯片叠层130之间的信号传输。子半导体芯片114和第二芯片叠层130共同连接到的第二公共焊盘102-2c可以是接地电源焊盘。

根据上述半导体封装，可以实现以下效果。

首先，由于子芯片焊盘115沿着子半导体芯片114的整个边缘设置，与子半导体芯片114的尺寸相比，可以设置较大量的子芯片焊盘115。另外，通过使用扇出技术来重分配子芯片焊盘115，可以容易地实现子芯片焊盘115与主半导体芯片124和134的芯片焊盘125和135之间的连接。例如，如果接合引线直接连接到子半导体芯片114，则子芯片焊盘115的设置可能由于物理限制(例如，引线劈刀(wirebondcapillary)的尺寸和移动半径)而受到约束。另一方面，如在本实施方式中，如果通过扇出技术使用重分配焊盘118bp来重分配子芯片焊盘115，则设计可以不受这种限制的影响。

此外，因为通过使用扇出技术将比第一主半导体芯片124大的子半导体封装110设置在第一芯片叠层120下方，所以可以稳定地形成第一芯片叠层120。在第一芯片叠层120形成在子半导体芯片114上的结构中，如果子半导体芯片114小于第一主半导体芯片124，则可能导致第一芯片叠层120倾斜的问题。通过使用扇出技术来显著增加子半导体芯片114的面积，可以不引起这样的问题。

此外，通过调整连接子芯片焊盘115和重分配焊盘118bp的各个重分配导电层118b的形状和/或布置以使各个重分配导电层118b具有相似的长度，可以确保半导体封装的操作特性。例如，在从第一芯片叠层120连接到基板100的第一通道经由基板100、第一子封装互连器117-1和第一重分配导电层118b-1/第一重分配焊盘118bp-1而与子半导体芯片114连接以便与子半导体芯片114交换信号，并且从第二芯片叠层130连接到基板100的第二通道经由基板100、第二子封装互连器117-2和第二重分配导电层118b-2/第二重分配焊盘118bp-2而与子半导体芯片114连接以便与子半导体芯片114交换信号情况下，通过将第一重分配导电层118b-1和第二重分配导电层118b-2的长度调整到相似的水平，可以最大程度地防止信号(例如数据)的传输速率在通道与通道之间变得不同。

在上述实施方式中，第一芯片叠层120和子半导体芯片114通过基板100彼此连接，并且第二芯片叠层130和子半导体芯片114也通过基板100彼此连接。然而，在另一实施方式中，第一芯片叠层120和子半导体芯片114可以通过使用互连器而不使用基板100来彼此连接，并且第二芯片叠层130和子半导体芯片114可以通过使用互连器而不使用基板100来彼此连接。这将在下面参照图4至图9进行描述。

图4是示出根据本公开的另一实施方式的半导体封装的平面图，图5是示出图4所示的半导体封装的一部分的平面图，其中省略了第一芯片叠层、第二芯片叠层以及与第一芯片叠层和第二芯片叠层连接的互连器，图6至图9是示出图4所示的半导体封装的截面图。图4和图5分别是根据本实施方式的半导体封装及其一部分的俯视图。图6示出了沿穿过图4的附图标记202-1a、218b-1、218b-2和202-2a的线截取的截面，图7示出了沿穿过图4的附图标记202-1b、218b-1、218b-2和202-2b的线截取的截面，图8示出了沿穿过图4的附图标记202-1c、218b-1、218b-2和202-2c的线截取的截面，并且图9示出了沿穿过图4的附图标记227a、218b-1、218b-2和237a的线截取的截面。在下文中，将主要针对与上述实施方式的差异进行描述。

参照图4至图9，根据本公开的另一实施方式的半导体封装可以包括基板200、设置在基板200上的子半导体封装210、以及设置在子半导体封装210上的第一芯片叠层和第二芯片叠层220和230。

基板200可以包括设置在其顶面上的顶面基板焊盘202和设置在其底面上的底面基板焊盘204。在顶面基板焊盘202中，设置在第一方向上的一侧的焊盘可以被称为第一顶面基板焊盘202-1，并且设置在第一方向上的另一侧的焊盘可以被称为第二顶面基板焊盘202-2。

多个第一顶面基板焊盘202-1中的一些焊盘(参见附图标记202-1a)可以仅连接到将在后面描述的子半导体芯片214，并且在下文中，将被称为第一子焊盘202-1a。多个第一顶面基板焊盘202-1中的另一些焊盘(参见附图标记202-1b)可以仅连接到将在后面描述的第一主半导体芯片224，并且在下文中将被称为第一主焊盘202-1b。多个第一顶面基板焊盘202-1中的其它焊盘(参见附图标记202-1c)可以共同连接到子半导体芯片214和第一主半导体芯片224，并且在下文中，将被称为第一公共焊盘202-1c。不同的是，在上述实施方式中，与子半导体芯片连接的互连器和与第一主半导体芯片连接的互连器共同连接到第一公共焊盘，而在本实施方式中，连接到第一主半导体芯片224的互连器(参见附图标记227c)并不直接连接到第一公共焊盘202-1c。连接到第一主半导体芯片224的互连器227c可以通过与子半导体芯片214连接的互连器217-1b而电连接到第一公共焊盘202-1c。也就是说，只有连接到子半导体芯片214的互连器217-1b可以直接连接到第一公共焊盘202-1c。

此外，多个第二顶面基板焊盘202-2中的一些焊盘(参见附图标记202-2a)可以仅连接到子半导体芯片214，并且在下文中，将被称为第二子焊盘202-2a。多个第二顶面基板焊盘202-2中的另一些焊盘(参见附图标记202-2b)可以仅连接到将在后面描述的第二主半导体芯片234，并且在下文中将被称为第二主焊盘202-2b。多个第二顶面基板焊盘202-2中的其它焊盘(参见附图标记202-2c)可以共同连接到子半导体芯片214和第二主半导体芯片234，并且在下文中，将被称为第二公共焊盘202-2c。类似于第一公共焊盘202-1c，只有连接到子半导体芯片214的互连器(参见附图标记217-2b)可以直接连接到第二公共焊盘202-2c。与第二主半导体芯片234连接的互连器237c可以不直接连接到第二公共焊盘202-2c。

子半导体封装210可以包括：子半导体芯片214，其包括：子芯片焊盘215，其形成在子半导体芯片214的顶面上；子模制层216，其围绕子半导体芯片214的侧面；以及重分配结构218，其形成在子半导体芯片214和子模制层216的顶面上。将子半导体封装210附接到基板200的子封装粘合层212可以形成在子半导体芯片214和子模制层216的底面上。

重分配结构218可以包括：第一重分配绝缘层218a，其形成在子半导体芯片214和子模制层216的顶面上，并且具有暴露子芯片焊盘215的开口；重分配导电层218b，其形成在第一重分配绝缘层218a上，并且通过第一重分配绝缘层218a的开口与子芯片焊盘215电连接；以及第二重分配绝缘层218c，其覆盖第一重分配绝缘层218a和重分配导电层218b，并且具有暴露重分配导电层218b的端部的开口。重分配导电层218b的由第二重分配绝缘层218c的开口暴露的部分在下文中将被称为重分配焊盘218bp。重分配焊盘218bp可以包括设置在子模制层216的沿第一方向的一侧边缘处的第一重分配焊盘218bp-1，以及设置在子模制层216的沿第一方向的另一侧边缘处的第二重分配焊盘218bp-2。重分配导电层218b可以包括与第一重分配焊盘218bp-1连接的第一重分配导电层218b-1，以及与第二重分配焊盘218bp-2连接的第二重分配导电层218b-2。

子封装互连器217可以包括连接第一重分配焊盘218bp-1和第一顶面基板焊盘202-1的第一子封装互连器217-1，以及连接第二重分配焊盘218bp-2和第二顶面基板焊盘202-2的第二子封装互连器217-2。由此，子半导体芯片214和基板200可以电连接。此外，第一子封装互连器217-1可以包括仅将子半导体芯片214与第一子焊盘202-1a连接的第一独立子封装互连器217-1a，以及还与第一芯片叠层220电连接的第一公共子封装互连器217-1b。第一独立子封装互连器217-1a的一端可以连接到第一子焊盘202-1a，并且第一公共子封装互连器217-1b的一端可以连接到第一公共焊盘202-1c。第二子封装互连器217-2可以包括仅将子半导体芯片214与第二子焊盘202-2a连接的第二独立子封装互连器217-2a，以及还与第二芯片叠层230电连接的第二公共子封装互连器217-2b。第二独立子封装互连器217-2a的一端可以连接到第二子焊盘202-2a，并且第二公共子封装互连器217-2b的一端可以连接到第二公共焊盘202-2c。

第一芯片叠层220可以具有一个或更多个第一主半导体芯片224沿第一偏移方向偏移层叠(offset-stacked)的结构。每一个第一主半导体芯片224可以包括形成在其顶面的一侧边缘处的第一芯片焊盘225。每一个第一主半导体芯片224可以通过在其底面上形成的第一粘合层222而附接到直接位于其下的子半导体封装210或第一主半导体芯片224。

第一互连器227可以将沿垂直方向相邻的第一芯片焊盘225彼此连接，并且可以将最下面的第一主半导体芯片224的第一芯片焊盘225与第一顶面基板焊盘202-1或第一重分配焊盘218bp-1电连接。由此，第一主半导体芯片224可以彼此电连接，并且第一芯片叠层220可以与基板200或子半导体芯片214电连接。第一互连器227可以包括：第一公共互连器227c，其连接到与第一公共子封装互连器217-1b连接的第一重分配焊盘218bp-1；第一独立互连器227b，其连接到第一上表面基板焊盘202-1中的第一主焊盘202-1b；以及第一信号互连器227a，其连接到第一重分配焊盘218bp-1中的不与第一子封装互连器217-1连接的第一重分配焊盘218bp-1。第一信号互连器227a可以将第一芯片叠层220和子半导体芯片214彼此连接，以实现其间的信号传输。

第二芯片叠层230可以具有一个或更多个第二主半导体芯片234沿第二偏移方向偏移层叠的结构。每一个第二主半导体芯片234可以包括形成在其顶面的一侧边缘处的第二芯片焊盘235。每一个第二主半导体芯片234可以通过在其底面上形成的第二粘合层232而附接到直接位于其下的第一芯片叠层220或第二主半导体芯片234。

第二互连器237可以将沿垂直方向相邻的第二芯片焊盘235彼此连接，并且可以将最下面的第二主半导体芯片234的第二芯片焊盘235与第二顶面基板焊盘202-2或第二重分配焊盘218bp-2电连接。由此，第二主半导体芯片234可以彼此电连接，并且第二芯片叠层230可以与基板200或子半导体芯片214电连接。第二互连器237可以包括：第二公共互连器237c，其连接到与第二公共子封装互连器217-2b连接的第二重分配焊盘218bp-2；第二独立互连器237b，其连接到第二顶面基板焊盘202-2中的第二主焊盘202-2b；以及第二信号互连器237a，其连接到第二重分配焊盘218bp-2中的不与第二子封装互连器217-2连接的第二重分配焊盘218bp-2。第二信号互连器237a可以将第二芯片叠层230和子半导体芯片214彼此连接，以实现其间的信号传输。

子半导体封装210、第一芯片叠层220和第二芯片叠层230可以由形成在基板200上的模制层250覆盖。

外部连接端子240可以连接到基板200的底面基板焊盘204。

下面将描述如上所述配置的半导体封装中的信号传输路径和电源路径。

首先，再次参照图4至图6，只有子半导体芯片214可以连接到第一子焊盘202-1a。详细地说，第一子焊盘202-1a和子半导体芯片214可以通过穿过子芯片焊盘215、第一重分配导电层218b-1和第一独立子封装互连器217-1a的路径电连接。第一子焊盘202-1a可以是子半导体芯片214的第一电源焊盘或第一信号传输焊盘。在本文中，第一信号传输可以不表示与第一芯片叠层220的信号交换。这是因为子半导体芯片214和第一芯片叠层220之间的信号交换是通过第一信号互连器227a实现的。

类似地，第二子焊盘202-2a和子半导体芯片214可以通过穿过子芯片焊盘215、第二重分配导电层218b-2和第二独立子封装互连器217-2a的路径电连接。

接下来，再次参照图4、图5和图7，只有第一芯片叠层220可以通过第一独立互连器227b连接到第一主焊盘202-1b。第一主焊盘202-1b可以是第一芯片叠层220的第二电源焊盘或第二信号传输焊盘。在本文中，第二信号传输可以不表示与子半导体芯片214的信号交换。这是因为子半导体芯片214和第一芯片叠层220之间的信号交换是通过第一信号互连器227a实现的。

在子半导体芯片214是存储器控制器并且第一主半导体芯片224是存储器的情况下，第一主半导体芯片224可以仅通过子半导体芯片214与外部交换信号/数据。在这种情况下，第一主焊盘202-1b可以仅用作基板200中的第二电源焊盘。

类似地，仅第二芯片叠层230可以通过第二独立互连器237b连接到第二主焊盘202-2b。第二主焊盘202-2b可以是用于基板200中的第二芯片叠层230的第三电源焊盘或第三信号传输焊盘。

在子半导体芯片214是存储器控制器并且第二主半导体芯片234是存储器的情况下，第二主半导体芯片234可以仅通过子半导体芯片214与外部交换信号/数据。在这种情况下，第二主焊盘202-2b可以仅用作基板200中的第二电源焊盘。

接下来，再次参照图4、图5和图8，子半导体芯片214和第一芯片叠层220可以连接到第一公共焊盘202-1c。详细地说，子半导体芯片214可以通过穿过子芯片焊盘215、第一重分配导电层218b-1/第一重分配焊盘218bp-1和第一公共子封装互连器217-1b的路径电连接到第一公共焊盘202-1c。此外，第一芯片叠层220可以通过穿过第一公共互连器227c和第一公共子封装互连器217-1b的路径电连接到第一公共焊盘202-1c。第一公共焊盘202-1c可以是接地电源焊盘。

类似地，子半导体芯片214和第二芯片叠层230可以连接到第二公共焊盘202-2c。第二公共焊盘202-2c可以是接地电源焊盘。详细地说，子半导体芯片214可以通过穿过子芯片焊盘215、第二重分配导电层218b-2/第二重分配焊盘218bp-2和第二公共子封装互连器217-2b的路径电连接到第二公共焊盘202-2c。此外，第二芯片叠层230可以通过穿过第二公共互连器237c和第二公共子封装互连器217-2b的路径电连接到第二公共焊盘202-2c。

接下来，参照图4、图5和图9，第一芯片叠层220和子半导体芯片214可以通过穿过子芯片焊盘215、第一重分配导电层218b-1和第一信号互连器227a的路径彼此电连接。在子半导体芯片214是存储器控制器并且第一主半导体芯片224是存储器的情况下，各个第一主半导体芯片224可以仅通过子半导体芯片214与外部交换信号/数据。因此，输入到第一主半导体芯片224或从第一主半导体芯片224输出的信号/数据可以通过该路径从子半导体芯片214传输。

类似地，第二芯片叠层230和子半导体芯片214可以通过穿过子芯片焊盘215、第二重分配导电层218b-2和第二信号互连器237a的路径彼此电连接。

根据上述半导体封装，可以实现与前述实施方式中描述的效果相同或相似的效果。

此外，第一芯片叠层220或第二芯片叠层230不通过基板200连接到子半导体芯片214，而是可以通过互连器227a和237a直接连接到子半导体芯片214。因此，因为第一芯片叠层220或第二芯片叠层230与子半导体芯片214之间的信号/数据交换路径较短，所以可以提高操作速度。此外，因为基板200中的用于连接第一芯片叠层220或第二芯片叠层230和子半导体芯片214的电路/布线结构不是必需的，所以可以进一步简化基板200中的电路/布线结构的设计。

图10显示了示出包括采用至少一个根据实施方式的半导体封装的存储卡7800的电子系统的框图。存储卡7800包括存储器7810(例如，非易失性存储器装置)和存储器控制器7820。存储器7810和存储器控制器7820可以存储数据或读取存储的数据。存储器7810和存储器控制器7820中的至少一个可以包括至少一个根据所述实施方式的半导体封装。

存储器7810可以包括应用了本公开实施方式的技术的非易失性存储器装置。存储器控制器7820可以控制存储器7810，使得响应于来自主机7830的读取/写入请求而读取存储的数据或者存储数据。

图11显示了示出包括至少一个根据所述实施方式的半导体封装的电子系统8710的框图。电子系统8710可以包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可以通过提供数据移动的路径的总线8715而彼此联接。

在一个实施方式中，控制器8711可以包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够与这些组件执行相同功能的逻辑器件。控制器8711或存储器8713可以包括一个或更多个根据本公开的实施方式的半导体封装。输入/输出装置8712可以包括从小键盘、键盘、显示装置、触摸屏等中选择的至少一个。存储器8713是用于存储数据的装置。存储器8713可以存储数据和/或将要由控制器8711执行的命令等。

存储器8713可以包括诸如dram的易失性存储器装置和/或诸如闪存存储器的非易失性存储器装置。例如，可以将闪存存储器安装到诸如移动终端或台式计算机的信息处理系统。闪存存储器可以构成固态盘(ssd)。在这种情况下，电子系统8710可以在闪存存储器系统中稳定地存储大量数据。

电子系统8710还可以包括接口8714，其被配置为向通信网络发送数据和从通信网络接收数据。接口8714可以是有线类型或无线类型的。例如，接口8714可以包括天线或有线收发机或无线收发机。

电子系统8710可以实现为移动系统、个人计算机、工业计算机或执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(pda)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任何一种。

如果电子系统8710表示能够执行无线通信的设备，则电子系统8710可以用于使用码分多址(cdma)、全球移动通信系统(gsm)、北美数字蜂窝(nadc)、增强型时分多址(e-tdma)、宽带码分多址(wcdma)、cdma2000、长期演进(lte)或无线宽带互联网(wibro)技术的通信系统中。

尽管已经出于例示的目的描述了各种实施方式，但对于本领域技术人员来说显而易见的是，在不脱离由所附权利要求限定的本教导的精神和范围的情况下，可以进行各种更改和变型。

相关申请的交叉引用

本申请要求2019年12月17日提交的韩国专利申请no.10-2019-0168772的优先权，其全部内容通过引用并入本文。