焊盘结构、半导体结构、半导体封装结构及其制备方法与流程

1.本发明实施例涉及半导体封装技术领域，尤其涉及一种焊盘结构、半导体结构、半导体封装结构及其制备方法。


背景技术：

2.随着集成电路技术的发展，将多个半导体单元(如晶圆或者芯片)堆叠设置，并且相邻的两个半导体单元，具体如相邻的两个晶圆或者相邻的两个芯片之间键合，以构成性能较高的半导体器件，已经成为研究的热点。
3.相关技术中，半导体器件中具有相邻的第一半导体单元和第二半导体单元，二者相向的介质层中设置有焊盘，而在键合过程中，由于热膨胀容易导致第一半导体单元和第二半导体单元产生分离，从而影响半导体器件的封装质量。


技术实现要素：

4.有鉴于此，本发明实施例提供一种焊盘结构、半导体结构、半导体封装结构及其制备方法，用于解决键合中半导体单元之间容易分离的技术问题。
5.本发明实施例提供一种焊盘结构，包括焊盘层和至少被所述焊盘层部分包覆的滞膨胀块，所述滞膨胀块经过高温回火处理。
6.如上所述的焊盘结构，其中，所述焊盘层和所述滞膨胀块之间设置有隔离层。
7.如上所述的焊盘结构，其中，所述焊盘层包括层叠设置的焊盘顶层和焊盘底层，所述焊盘顶层设置于焊盘靠近焊接面的一侧，所述焊盘底层与所述焊盘顶层为一体结构，所述焊盘底层在焊接面的投影位于所述焊盘顶层在焊接面的投影内。
8.本发明实施例还提供一种半导体封装结构，包括半导体基底，所述半导体基底上设置有如上所述的焊盘结构。
9.本发明实施例还提供一种半导体结构，包括焊盘层和滞膨胀块，所述滞膨胀块延伸至所述焊盘层内，所述滞膨胀块经过高温回火处理。
10.如上所述的半导体结构，其中，所述焊盘层和所述滞膨胀块之间设置有隔离层。
11.如上所述的半导体结构，其中，所述焊盘层包括层叠设置的焊盘顶层和焊盘底层，所述焊盘顶层设置于所述焊盘层靠近焊接面的一侧，所述焊盘底层与焊盘顶层为一体结构，所述焊盘底层在焊接面的投影位于所述焊盘顶层在焊接面的投影内。
12.本发明实施例还提供一种半导体封装结构，包括半导体基底，所述半导体基底上设置有如上所述的半导体结构。
13.本发明实施例还提供一种半导体封装结构的制备方法，
14.形成半导体基底，所述半导体基底内具有经过高温回火处理的滞膨胀块；
15.在所述半导体基底的焊接面上形成焊盘凹槽，以暴露部分所述滞膨胀块；
16.在所述焊盘凹槽内形成焊盘层。
17.如上所述的半导体封装结构的制备方法，其中，在所述半导体基底的焊接面上形
成焊盘凹槽之后还包括：
18.在所述焊盘凹槽的槽底和所述滞膨胀块上形成隔离层。
19.如上所述的半导体封装结构的制备方法，其中，所述形成焊盘凹槽包括：
20.在所述半导体基底的焊接面上形成焊盘底层槽口，以暴露部分所述滞膨胀块；
21.去除所述焊盘底层槽口远离槽底一端的的部分侧壁，以形成焊盘顶层槽口；
22.在所述焊盘底层槽口内填充焊盘底层，在所述焊盘顶层槽口内填充与焊盘底层一体设置的焊盘顶层。
23.如上所述的半导体封装结构的制备方法，其中，在所述焊盘凹槽内形成焊盘层之后还包括：
24.在所述焊盘层朝向焊接面的表面形成凹陷部。
25.本发明实施例提供的焊盘结构、半导体结构、半导体封装结构及其制备方法，焊盘层部分包覆滞膨胀块，滞膨胀块延伸至焊盘层内，滞膨胀块经过高温回火处理，被高温回火过的滞膨胀块在键合时不会发生膨胀或者膨胀量很小，并且滞膨胀块延伸至焊盘层内，可以顶替焊盘层的部分体积，在键合过程中减小了焊盘层的膨胀体积，进而减小了驱动相邻两个半导体单元之间分离的驱动力，避免了键合过程中相邻两个半导体单元之间的分离。
附图说明
26.为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
27.图1为本发明实施例提供的焊盘结构的结构示意图一；
28.图2为本发明实施例提供的焊盘结构的结构示意图二；
29.图3为本发明实施例提供的焊盘结构的结构示意图三；
30.图4为本发明实施例提供的半导体封装结构的结构示意图一；
31.图5为本发明实施例提供的半导体结构的结构示意图一；
32.图6为本发明实施例提供的半导体结构的结构示意图二；
33.图7为本发明实施例提供的半导体结构的结构示意图三；
34.图8为本发明实施例提供的半导体封装结构的结构示意图二；
35.图9为本发明实施例提供的半导体封装结构的连接示意图一；
36.图10为本发明实施例提供的半导体封装结构的制备方法的流程图；
37.图11为本发明实施例提供的半导体封装结构的制备方法中形成基底层，基底层内具有被高温回火过的滞膨胀块的示意图；
38.图12为本发明实施例提供的半导体封装结构的制备方法中减薄基底层，使部分滞膨胀块凸出于基底层的表面的示意图；
39.图13为本发明实施例提供的半导体封装结构的制备方法中在具有滞膨胀块的表面上形成介电层和介电表层的示意图；
40.图14为本发明实施例提供的半导体封装结构的制备方法中在介电表层上形成焊盘凹槽的示意图；
41.图15为本发明实施例提供的半导体封装结构的制备方法中在介电表层上形成焊盘底层槽口的示意图；
42.图16为本发明实施例提供的半导体封装结构的制备方法中形成焊盘顶层槽口的示意图；
43.图17为本发明实施例提供的半导体封装结构的制备方法中形成隔离层的示意图一；
44.图18为本发明实施例提供的半导体封装结构的制备方法中形成隔离层的示意图二；
45.图19为本发明实施例提供的半导体封装结构的制备方法中在焊盘凹槽内形成焊盘层的示意图；
46.图20为本发明实施例提供的半导体封装结构的制备方法中在焊盘凹槽内形成焊盘底层和焊盘顶层的示意图；
47.图21为本发明实施例提供的半导体封装结构的制备方法中多个半导体单元相叠加的步骤示意图一；
48.图22为本发明实施例提供的半导体封装结构的制备方法中多个半导体单元相叠加的步骤示意图二；
49.图23为本发明实施例提供的半导体封装结构的制备方法中多个半导体单元相叠加的步骤示意图三；
50.图24为本发明实施例提供的半导体封装结构的制备方法中多个半导体单元相叠加的步骤示意图四；
51.图25为本发明实施例提供的半导体封装结构的制备方法中多个半导体单元相叠加的步骤示意图五；
52.图26为本发明实施例提供的半导体封装结构的制备方法中多个半导体单元相叠加的步骤示意图六；
53.图27为本发明实施例提供的半导体封装结构的制备方法中多个半导体单元相叠加的步骤示意图七；
54.图28为本发明实施例提供的半导体封装结构的制备方法中多个半导体单元相叠加的步骤示意图八；
55.图29为本发明实施例提供的半导体封装结构的制备方法中多个半导体单元相叠加的步骤示意图九。
56.附图标记说明：
57.10：焊盘层；20：滞膨胀块；30：隔离层；40：半导体基底；50：介电包覆层；60：焊盘凹槽；70：凹陷部；80：粘结层；90：转移块；100：基体层；101：焊盘顶层；102：焊盘底层；401：基底层；402：介电层；403：介电表层；601：焊盘顶层槽口；602：焊盘底层槽口。
具体实施方式
58.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员
在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
59.在本发明中，除非另有明确的规定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸的连接，或一体成型，可以是机械连接，也可以是电连接或者彼此可通讯；可以是直接相连，也可以通过中间媒体间接连接，可以是两个元件内部的连通或者两个元件的互相作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
60.半导体器件包括层叠设置的第一半导体单元和第二半导体单元，半导体单元中包括焊盘，当需要键合时，将焊盘相对应进行高温处理，使得焊盘相键合。更具体的，如第一半导体单元朝向第二半导体单元的一侧为第一介电层，第一介电层中设置有第一焊盘；同样的，第二半导体单元朝向第一半导体单元的一侧为第二介电层，第二介电层中设置有第二焊盘。在键和过程中，理想的是第一介电层和第二介电层相接，且第一焊盘和第二焊盘相接。具体过程为先进行介电层的低温回火融合键合，而后通过高温回火实现第一焊盘与第二焊盘的混合键合，进而实现第一焊盘与第二焊盘之间的电连接，以使得第一半导体单元和第二半导体单元之间可以进行信号的传递。然而，单个半导体单元中的焊盘结构在受热膨胀时容易导致焊盘层中金属膨胀超出原始的焊盘表面；在当前或后续热制程中，焊盘层还会发生膨胀，进而撑开第一半导体单元和第二半导体单元相接的键合接触面，造成半导体单元之间的分离。此外，如果两个半导体单元的金属垫对准不良，还会导致二者键合接触面面积减小，更容易使得在后续热制程中导致键合接触面分离，从而发生脱层现象。
61.本实施例提供一种焊盘结构，通过在焊盘层内设置被高温回火的滞膨胀块，以减小焊盘层的体积；在半导体单元的键合的过程中，由于焊盘层的体积减小，对应的焊盘层的膨胀量减小，且由于滞膨胀块已经过高温回火处理，再次加热时也不会产生膨胀，因此可以在后续热处理中有效避免两相邻的半导体单元之间发生分离。
62.如图1所示，本实施例提供的焊盘结构包括焊盘层10和至少被焊盘层10部分包覆的滞膨胀块20，本实施例对焊盘层10的设置位置不做限制，焊盘层10既可以设置于晶圆上，也可以设置于芯片上。滞膨胀块20至少被焊盘层10部分包覆，滞膨胀块20位于焊盘层10远离焊接面的一侧，示例性的，滞膨胀块20可以位于焊盘层10远离焊接面一侧的中心，也可以位于焊盘层10远离焊接面一侧的边缘，可以由焊盘层10中伸出，也可以位于焊盘层10内，只需使滞膨胀块20占用部分焊盘层10体积，在后续热处理过程中使发生膨胀的焊盘体积减小即可。
63.示例性的，焊盘层10靠近焊接面的一端的面积大于焊盘层10远离焊接面一端的面积，如此设置，提高了焊盘在焊接时的接触面积，以降低两个半导体单元之间的配合精度，在一定程度上，增加了焊盘对接时所允许的对接误差，减小半导体单元的制作难度。
64.焊盘层10可以为铜、银、金、铝等金属块，本实施例对此不作限制。
65.滞膨胀块20经过高温回火处理，本实施例中，滞膨胀块20可以为金属块或者为其他的非金属块，只要滞膨胀块20被高温回火过，使得在两个相邻的半导体单元的键合过程中，滞膨胀块20不会发生膨胀或膨胀量较小即可。在滞膨胀块20为金属块的情况下，滞膨胀块20可以通过硅穿孔(through silicon via，tsv，也作硅通孔)工艺形成，滞膨胀块20的材质可以为铜或钨，当然，也可以为其它相关的集成电路材料，并不以本实施例为限。
66.焊盘结构中的焊盘层10具有经过高温回火处理的滞膨胀块20，焊盘层10部分包覆
的滞膨胀块20已经被高温回火过，因此在两半导体单元进行键合时，经过高温回火的滞膨胀块20不会发生膨胀或膨胀量很小；并且滞膨胀块20减小了焊盘层10的体积，在两半导体单元键合的过程中，也就减小了焊盘层10的膨胀体积，进而减小了驱动半导体单元分离的驱动力，避免了半导体单元之间的分离。
67.进一步地，如图2所示，焊盘层10和滞膨胀块20之间设置有隔离层30，本实施例中，隔离层30可以包括钽、氧化钽等材质。
68.进一步地，如图3所示，在滞膨胀块20为金属块，并且焊盘层10和滞膨胀块20之间设置有隔离层30的实现方式中，焊盘层10包括层叠设置的焊盘顶层101和焊盘底层102，示例性的，焊盘顶层101在焊接面上的投影可以为圆形，当然，焊盘顶层101在焊接面上的投影也可以为矩形、三角形或其他形状，同样的，焊盘底层102在焊接面上的投影可以为圆形，当然，焊盘底层102在焊接面上的投影也可以为矩形、三角形或其他形状。焊盘顶层101设置于焊盘靠近焊接面的一侧，焊盘底层102设置于焊盘远离焊接面的一侧，焊盘底层102与焊盘顶层101为一体结构，焊盘底层102在焊接面的投影位于焊盘顶层101在焊接面的投影内，也就是说，在平行于焊接面的截面中，焊盘底层102的截面面积小于焊盘顶层101的截面面积。如此设置，在滞膨胀块20将焊盘层10的体积减小的情况下，进一步减薄了焊盘层10的边缘的厚度，减小了焊盘较易分离的边缘区域的金属膨胀量，进一步降低了两个半导体单元之间发生分离的风险。
69.在一种实现方式中，滞膨胀块20延伸至焊盘底层102中，由焊盘底层102远离焊盘顶层101的一端伸入，向焊盘顶层101延伸，当然，也可以增加滞膨胀块20在焊盘底层102的伸入深度，使滞膨胀块20穿过焊盘底层102，伸入焊盘顶层101中。
70.本实施例还提供一种半导体封装结构，该半导体封装结构包括半导体基底，在半导体基底上设置有前述实施例中提供的焊盘结构，本实施例提供的半导体封装结构，在焊盘层内设置被高温回火的滞膨胀块，以减小焊盘层的体积；在半导体单元的键合的过程中，由于焊盘层的体积减小，对应的焊盘层的膨胀量减小，进而避免两相邻的半导体单元之间发生分离。
71.如图4所示，本实施例提供的半导体封装结构包括半导体基底40，半导体基底40包括远离焊接面的基底层401，其中，基底层401的材质可以包括硅、硅锗或锗中的一种或者多种，半导体基底40还包括在基底层401上依次设置的介电层402、介电表层403，其中介电层402、介电表层403的材质可以包括二氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮化硅或其他半导体相关的介电材料中的一种或多种，并不以本实施例为限。半导体基底40上设置有焊盘结构，半导体基底40上可以设置如图1所示的焊盘结构，当然，半导体基底40上还可以设置如图2或图3所示的焊盘结构。
72.焊盘结构设置于介电表层403且延伸至介电层402内，在焊盘层10包括层叠设置的焊盘顶层101和焊盘底层102的实施方式中，焊盘表层设置于介电表层403且延伸至介电层402内，焊盘底层102设置于焊盘表层远离介电表层403的一侧。
73.本实施例还提供一种半导体结构，通过延伸至焊盘层内的被高温回火的滞膨胀块减小焊盘层的体积；在半导体单元的键合的过程中，由于焊盘层的体积减小，对应的焊盘层的膨胀量减小，进而避免两相邻的半导体单元之间发生分离。
74.如图5所示，本实施例提供的半导体结构包括焊盘层10和滞膨胀块20，本实施例对
焊盘层10不做限制，焊盘层10既可以设置于晶圆上，也可以设置于芯片上。滞膨胀块20延伸至焊盘层10内，滞膨胀块20由焊盘层10远离焊接面的一侧延伸至焊盘层10内，示例性的，滞膨胀块20可以由焊盘层10远离焊接面一侧的中心延伸至焊盘层10内，也可以由焊盘层10远离焊接面一侧的其他位置甚至边缘延伸至焊盘层10内。只需使滞膨胀块20占用部分焊盘层10体积，在后续热处理过程中使发生膨胀的焊盘体积减小即可。
75.示例性的，焊盘层10靠近焊接面的一端的面积大于焊盘层10远离焊接面一端的面积，如此设置，提高了焊盘在焊接时的接触面积，以降低两个半导体单元之间的配合精度，在一定程度上，增加了焊盘对接时所允许的对接误差，减小半导体单元的制作难度。
76.焊盘层10可以为铜、银、金、铝等金属块，本实施例对此不作限制。
77.滞膨胀块20经过高温回火处理，本实施例中，滞膨胀块20可以为金属块或者为其他的非金属块，只要滞膨胀块20被高温回火过，使得在两个相邻的半导体单元的键合过程中，滞膨胀块20不会发生膨胀或膨胀量较小即可。在滞膨胀块20为金属块的情况下，滞膨胀块20可以通过硅穿孔(through silicon via，tsv，也作硅通孔)工艺形成，滞膨胀块20的材质可以为铜或钨，当然，也可以为其它相关的集成电路材料，并不以本实施例为限。
78.焊盘结构中的焊盘层10内延伸有经过高温回火处理的滞膨胀块20，由于滞膨胀块20已经被高温回火过，因此在两半导体单元进行键合时，经过高温回火的滞膨胀块20不会发生膨胀或膨胀量很小；并且滞膨胀块20减小了焊盘层10的体积，在两半导体单元键合的过程中，也就减小了焊盘层10的膨胀体积，进而减小了驱动半导体单元分离的驱动力，避免了半导体单元之间的分离。
79.进一步地，如图6所示，焊盘层10和滞膨胀块20之间设置有隔离层30，本实施例中，隔离层30可以包括钽、氧化钽等材质。
80.进一步地，如图7所示，在滞膨胀块20为金属块，并且焊盘层10和滞膨胀块20之间设置有隔离层30的实现方式中，焊盘层10包括层叠设置的焊盘顶层101和焊盘底层102，示例性的，焊盘顶层101在焊接面上的投影可以为圆形，当然，焊盘顶层101在焊接面上的投影也可以为矩形、三角形或其他形状，同样的，焊盘底层102在焊接面上的投影可以为圆形，当然，焊盘底层102在焊接面上的投影也可以为矩形、三角形或其他形状。焊盘顶层101设置于焊盘靠近焊接面的一侧，焊盘底层102设置于焊盘远离焊接面的一侧，焊盘底层102与焊盘顶层101为一体结构，焊盘底层102在焊接面的投影位于焊盘顶层101在焊接面的投影内，也就是说，在平行于焊接面的截面中，焊盘底层102的截面面积小于焊盘顶层101的截面面积。如此设置，在滞膨胀块20将焊盘层10的体积减小的情况下，进一步减薄了焊盘层10的边缘的厚度，减小了焊盘较易分离的边缘区域的金属膨胀量，进一步降低了两个半导体单元之间发生分离的风险。在一种实现方式中，滞膨胀块20延伸至焊盘底层102中，由焊盘底层102远离焊盘顶层101的一端伸入，向焊盘顶层101延伸，当然，也可以增加滞膨胀块20在焊盘底层102的伸入深度，使滞膨胀块20穿过焊盘底层102，伸入焊盘顶层101中。
81.本实施例还提供一种半导体封装结构，该半导体封装结构包括半导体基底，在半导体基底上设置有前述实施例提供的半导体结构，本实施例提供的半导体封装结构，通过延伸至焊盘层内的被高温回火的滞膨胀块减小焊盘层的体积；在半导体单元的键合的过程中，由于焊盘层的体积减小，对应的焊盘层的膨胀量减小，进而避免两相邻的半导体单元之间发生分离。
silicon via，tsv，也作硅通孔)工艺形成，滞膨胀块20的材质可以为铜或钨等，当然，也可以为其它相关的集成电路材料，并不以本实施例为限，在基底层401内通过硅穿孔工艺形成的滞膨胀块20，其表面可能包覆有一层介电包覆层50；
93.如图12所示，减薄基底层401，使部分滞膨胀块20凸出于基底层401的表面，此时滞膨胀块20的表面可能仍然包覆有一层介电包覆层50，其中减薄基底层401可以通过光刻、干法蚀刻、湿法蚀刻等方式实现；
94.如图13所示，在具有滞膨胀块20的表面上形成介电层402，介电层402覆盖滞膨胀块20，此时滞膨胀块20表面可能包覆的介电包覆层50与所形成的介电层402相融合成为一体，其中介电层402可以通过沉积等方式形成；平坦化介电层402的表面，再在介电层402上形成介电表层403修补表面，其中，介电表层403可以通过沉积等方式形成，介电层402和介电表层403的材质可以包括二氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮化硅或其他半导体相关的介电材料中的一种或多种，并不以本实施例为限。
95.继续参照图10，本实施例提供的半导体封装结构的制备方法还包括：
96.s102、在半导体基底的焊接面上形成焊盘凹槽，以暴露部分滞膨胀块。
97.如图14所示，在介电表层403上形成焊盘凹槽60，焊盘凹槽60延伸至介电层402，以暴露部分滞膨胀块20；其中焊盘凹槽60可以通过光刻、干法蚀刻、湿法蚀刻等方式形成，此时滞膨胀块20表面可能包覆的介电包覆层50随着焊盘凹槽60的形成而去除，使滞膨胀块20裸露于焊盘凹槽60中；
98.进一步地，形成焊盘凹槽60包括：
99.如图15所示，在半导体基底40的焊接面上，即介电表层403上形成焊盘底层槽口602，以暴露部分滞膨胀块20，其中焊盘底层槽口602可以通过光刻、干法蚀刻、湿法蚀刻等方式形成，此时滞膨胀块20表面可能包覆的介电包覆层50随焊盘底层槽口602的形成而去除，使滞膨胀块20裸露于焊盘底层槽口602中；
100.如图16所示，去除焊盘底层槽口602远离槽底一端的的部分侧壁，以形成焊盘顶层槽口601，焊盘顶层槽口601贯穿介电表层403朝向焊接面的表面，其中，焊盘顶层槽口601可以通过光刻、干法蚀刻、湿法蚀刻等方式形成；
101.如图17所示，在焊盘凹槽60为单个槽口的实现方式中，在焊盘凹槽60的槽底和滞膨胀块20上形成隔离层30，当然，在焊盘凹槽60的侧壁也可以形成隔离层，其中隔离层30可以通过沉积等方式形成；
102.进一步地，在焊盘凹槽60包括焊盘底层槽口602和焊盘顶层槽口601的实现方式中，如图18所示，在焊盘底层槽口602、焊盘顶层槽口601的槽底、以及滞膨胀块20上形成隔离层30，当然，在焊盘顶层槽口601的侧壁也可以形成隔离层，其中隔离层30可以通过沉积等方式形成；
103.继续参照图10，本实施例提供的半导体封装结构的制备方法还包括：
104.s103、在焊盘凹槽内形成焊盘层。
105.如图19所示，在焊盘凹槽60为单个槽口的实现方式中，在焊盘凹槽60内形成焊盘层10，其中，焊盘层10可以通过沉积等方式形成；
106.进一步地，如图20所示，在焊盘凹槽60包括焊盘底层槽口602和焊盘顶层槽口601的实现方式中，在焊盘底层槽口602内填充焊盘底层102，在焊盘顶层槽口601内填充与焊盘
底层102一体设置的焊盘顶层101，其中，焊盘底层102和焊盘顶层101可以通过沉积等方式形成；
107.在焊盘层10朝向焊接面的表面形成凹陷部70，凹陷部70可以通过平坦化表面的方式形成，其中，平坦化可以采用化学机械抛光(chemical mechanical polishing，cmp)的工艺；凹陷部70的设置，能够在后续的键合过程中容纳部分焊盘层10的膨胀，进而在一定程度上抵消部分膨胀体积，减小了驱动半导体单元分离的驱动力，避免了半导体单元之间的分离。
108.半导体器件可以包括层叠设置的多个半导体单元，相邻的半导体单元之间电连接，以实现各半导体单元之间的信号传输。值得说明的是，本实施例所制备的半导体封装结构可以为半导体器件中设置于任意半导体单元用于与其他半导体单元连接面上的结构，也就是说，通过本实施例所提供的方法，可以制备半导体器件中任意半导体单元与其他半导体单元的连接面。
109.在半导体基底40为晶圆，在半导体基底40上形成如图5所示的半导体结构的实现方式中，半导体单元即为在沿层叠方向的两个面上都设有如图5所示的半导体结构的晶圆，也就是说沿晶圆层叠方向的两个表面均设置有焊盘凹槽60，在焊盘凹槽60内均形成有焊盘层10，相应的，滞膨胀块20的一端由一个表面上的焊盘层10伸出并延伸至对应的焊盘层10内，滞膨胀块20的另一端由另一表面上的另一焊盘层10伸出并延伸至对应的另一焊盘层10内，如此设置，通过滞膨胀块20还可以实现位于半导体单元不同表面的焊盘层10之间的连接；另外，由于半导体单元的两个表面的焊盘层10内均具有部分滞膨胀块20，可以阻止半导体单元与其相邻的半导体单元之间的分离。
110.多个半导体单元相叠加的步骤如下：
111.如图21所示，取一端设有焊盘层10，且在焊盘层10中延伸有高温回火过的滞膨胀块20的半导体基底40；
112.如图22所示，修剪该半导体基底40的边缘；
113.如图23所示，将半导体基底40裸露焊盘层10的一面通过粘结层80与转移块90相连接；
114.如图24所示，减薄半导体基底40，使滞膨胀块20未伸入焊盘层10的一端裸露；
115.如图25所示，随转移块90将半导体基底40翻转，并在半导体基底40上裸露滞膨胀块20的一面形成介电层402和介电表层403(图中介电层402和介电表层403统一用半导体基底40表示)；
116.如图26所示，在形成介电层402和介电表层403的一面形成焊盘层10，使半导体基底40沿层叠方向的两个面上均设有焊盘层10，且滞膨胀块20的一端伸入其中一个焊盘层10，另一端伸入另一个焊盘层10，形成半导体单元；
117.重复上述图21-图26步骤，形成多个半导体单元；
118.取基体层100，基体层100为其中一侧设有焊盘层10的半导体基底40，使半导体基底40设有焊盘层10的一面朝上；
119.如图27所示，利用转移块90将半导体单元叠加于基体层100上，叠加时需注意使半导体单元上的焊盘层10与基体层100上的焊盘层10相对准；
120.如图28所示，取下转移块90，完成单个半导体单元的叠加；
121.在半导体单元上继续叠加半导体单元，叠加时需注意使半导体单元之间的焊盘层10相对准；
122.如图29所示，重复上述叠加步骤，完成多个半导体单元之间的叠加。
123.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。