半导体装置以及其制作方法与流程

1.本发明涉及一种半导体装置以及其制作方法，尤其是涉及一种具有多个晶体管的半导体装置以及其制作方法。


背景技术：

2.随着半导体元件技术持续发展，使用传统平面式(planar)的金属氧化物半导体(metal-oxide-semiconductor，mos)晶体管制作工艺难以持续微缩，因此，业界已提出以立体或非平面(non-planar)多栅极晶体管元件来取代平面式晶体管元件的解决途径。举例来说，双栅极(dual-gate)鳍式场效晶体管(fin field effect transistor，以下简称为finfet)元件、三栅极(tri-gate)finfet元件、以及ω(omega)式finfet元件等都已被提出。此外，近来更发展出利用纳米线作为通道的全栅极(gate-all-around，gaa)晶体管元件，作为继续提升元件集成度与元件效能的方案。然而，在gaa的设计概念下，如何经由制作工艺或/及结构上的设计来进一步提升元件密度仍是相关领域人士持续努力的方向。


技术实现要素：

3.本发明提供了一种半导体装置以及其制作方法，利用接触结构电连接两个堆叠设置的晶体管的源极/漏极结构，由此达到缩小半导体装置所占面积的效果。
4.本发明的一实施例提供一种半导体装置，其包括一基底、一第一晶体管、一第二晶体管以及一第一接触结构。第一晶体管与第二晶体管设置于基底上。第一晶体管包括多个第一半导体通道层、一第一源极/漏极结构以及一第二源极/漏极结构。多个第一半导体通道层于一垂直方向上堆叠设置且彼此互相分离。第一源极/漏极结构与第二源极/漏极结构分别设置于各第一半导体通道层于一水平方向上的相对两侧，且第一源极/漏极结构与第二源极/漏极结构分别与第一半导体通道层相连。第二晶体管包括多个第二半导体通道层、一第三源极/漏极结构以及一第四源极/漏极结构。多个第二半导体通道层设置于第一半导体通道层之上。多个第二半导体通道层于垂直方向上堆叠设置且彼此互相分离。第三源极/漏极结构与第四源极/漏极结构分别设置于各第二半导体通道层于水平方向上的相对两侧，且第三源极/漏极结构与第四源极/漏极结构分别与第二半导体通道层相连。第一接触结构于垂直方向上贯穿第三源极/漏极结构，第一源极/漏极结构通过第一接触结构而与第三源极/漏极结构电连接，且第一源极/漏极结构的一部分于垂直方向上设置于基底与第一接触结构之间。
5.本发明的一实施例提供一种半导体装置的制作方法，包括下列步骤。于一基底上形成一第一晶体管以及一第二晶体管。第一晶体管包括多个第一半导体通道层、一第一源极/漏极结构以及一第二源极/漏极结构。多个第一半导体通道层于一垂直方向上堆叠设置且彼此互相分离。第一源极/漏极结构与第二源极/漏极结构分别设置于各第一半导体通道层于一水平方向上的相对两侧，且第一源极/漏极结构与第二源极/漏极结构分别与第一半导体通道层相连。第二晶体管包括多个第二半导体通道层、一第三源极/漏极结构以及一第
四源极/漏极结构。多个第二半导体通道层设置于第一半导体通道层之上。多个第二半导体通道层于垂直方向上堆叠设置且彼此互相分离。第三源极/漏极结构与第四源极/漏极结构分别设置于各第二半导体通道层于水平方向上的相对两侧，且第三源极/漏极结构与第四源极/漏极结构分别与第二半导体通道层相连。然后，形成一第一接触结构。第一接触结构于垂直方向上贯穿第三源极/漏极结构，第一源极/漏极结构通过第一接触结构而与第三源极/漏极结构电连接，且第一源极/漏极结构的一部分于垂直方向上设置于基底与第一接触结构之间。
附图说明
6.图1为本发明第一实施例的半导体装置的示意图。
7.图2为本发明第一实施例的半导体装置的布局图案示意图。
8.图3至图12为本发明第一实施例的半导体装置的制作方法示意图，其中
9.图4为图3的状况沿另一方向的剖面示意图；
10.图5为图3之后的状况示意图；
11.图6为图5之后的状况示意图；
12.图7为图6之后的状况示意图；
13.图8为图7之后的状况示意图；
14.图9为图8之后的状况示意图；
15.图10为图9之后的状况示意图；
16.图11为图10之后的状况示意图；
17.图12为图11之后的状况示意图。
18.图13为本发明第二实施例的半导体装置的示意图。
19.图14与图15为本发明第二实施例的半导体装置的制作方法示意图，其中图15为图14之后的状况示意图。
20.图16为本发明第三实施例的半导体装置的示意图。
21.图17为本发明第三实施例的半导体装置的部分区域的剖面示意图。
22.图18为本发明第三实施例的半导体装置的布局图案示意图。
23.图19为本发明第三实施例的半导体装置的电路示意图。
24.图20为本发明第四实施例的半导体装置的示意图。
25.图21为本发明第五实施例的半导体装置的示意图。
26.图22为本发明第六实施例的半导体装置的部分区域的示意图。
27.主要元件符号说明
28.10
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基底
29.12
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牺牲材料
30.14
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第一半导体层
31.14a
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第一半导体通道层
32.16
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第二半导体层
33.16a
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第二半导体通道层
34.16b
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第三半导体通道层
35.18
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隔离结构
36.20
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虚置栅极结构
37.22
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介电层
38.24
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虚置栅极材料
39.26
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栅极盖层
40.28
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间隙壁
41.32
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间隙壁
42.34
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外延材料
43.34a
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第一源极/漏极结构
44.34b
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第二源极/漏极结构
45.35
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氧化锗层
46.36
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第一金属硅化物层
47.37
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硅锗层
48.39
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介电层
49.42
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介电层
50.44
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外延材料
51.44a
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第三源极/漏极结构
52.44b
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第四源极/漏极结构
53.44c
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第五源极/漏极结构
54.46
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第二金属硅化物层
55.52
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蚀刻停止层
56.54
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介电层
57.56
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栅极介电层
58.58
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栅极材料层
59.62
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介电层
60.91
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图案化制作工艺
61.92
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掘入制作工艺
62.93
ꢀꢀꢀ
氧化制作工艺
63.101
ꢀꢀ
半导体装置
64.102
ꢀꢀ
半导体装置
65.103
ꢀꢀ
半导体装置
66.104
ꢀꢀ
半导体装置
67.105
ꢀꢀ
半导体装置
68.106
ꢀꢀ
半导体装置
69.bl
ꢀꢀꢀ
位线
70.blb
ꢀꢀ
位线
71.ct
ꢀꢀꢀ
接触结构
72.ct1
ꢀꢀ
接触结构
73.ct2
ꢀꢀ
接触结构
74.ct3
ꢀꢀ
接触结构
75.ct4
ꢀꢀ
接触结构
76.ct5
ꢀꢀ
接触结构
77.ct6
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接触结构
78.de1
ꢀꢀ
漏极
79.de2
ꢀꢀ
漏极
80.de3
ꢀꢀ
漏极
81.de4
ꢀꢀ
漏极
82.de5
ꢀꢀ
漏极
83.de6
ꢀꢀ
漏极
84.d1
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第一方向
85.d2
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第二方向
86.d3
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第三方向
87.fs
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堆叠结构
88.ge1
ꢀꢀ
栅极
89.ge2
ꢀꢀ
栅极
90.ge3
ꢀꢀ
栅极
91.ge4
ꢀꢀ
栅极
92.ge5
ꢀꢀ
栅极
93.ge6
ꢀꢀ
栅极
94.gs1
ꢀꢀ
第一栅极结构
95.gs11 第一部分
96.gs12 第二部分
97.gs2
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第二栅极结构
98.gs21 第一部分
99.p11
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主动(有源)区图案
100.p12
ꢀꢀ
主动区图案
101.p21
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主动区图案
102.p22 主动区图案
103.p23 主动区图案
104.p24 主动区图案
105.p31 栅极图案
106.p32 栅极图案
107.p33 栅极图案
108.p34 栅极图案
109.p41 接触图案
110.p42 接触图案
111.p43 接触图案
112.p44 接触图案
113.p45 接触图案
114.p46 接触图案
115.p51 接触图案
116.p52 接触图案
117.p53 接触图案
118.p54 接触图案
119.p55 接触图案
120.p56 接触图案
121.p61 连接图案
122.p62 连接图案
123.se1 源极
124.se2 源极
125.se3 源极
126.se4 源极
127.se5 源极
128.se6 源极
129.t1
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第一晶体管
130.t2
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第二晶体管
131.t3
ꢀꢀ
第三晶体管
132.t4
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第四晶体管
133.t5
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第五晶体管
134.t6
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第六晶体管
135.tk1 厚度
136.tk2 厚度
137.tr
ꢀꢀ
沟槽
138.vs1 电压源
139.vs2 电压源
140.w1
ꢀꢀ
宽度
141.w2
ꢀꢀ
宽度
142.wl
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字符线
具体实施方式
143.以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。
144.在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。
145.用语“在
…
上”、“在
…
上方”和“在
…
之上”的含义应当以最宽方式被解读，以使得“在
…
上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含
义，并且“在
…
上方”或“在
…
之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。
146.说明书与权利要求中所使用的序数例如“第一”、“第二”等用词，是用以修饰权利要求的元件，除非特别说明，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
147.用语“蚀刻”在本文中通常用来描述用以图案化材料的制作工艺，使得在蚀刻完成后的材料的至少一部分能被留下。当“蚀刻”一材料时，该材料的至少一部分在蚀刻结束后可被保留。与此相反的是，当“移除”材料时，基本上所有的材料可在过程中被除去。然而，在一些实施例中，“移除”可被认为是一个广义的用语而包括蚀刻。
148.在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
149.请参阅图1。图1所绘示为本发明第一实施例的半导体装置的示意图。如图1所示，半导体装置101包括一基底10、一第一晶体管t1、一第二晶体管t2以及一第一接触结构(例如图1中所示的一接触结构ct1)。第一晶体管t1与第二晶体管t2设置于基底10上。第一晶体管t1包括多个第一半导体通道层14a、一第一源极/漏极结构34a以及一第二源极/漏极结构34b。多个第一半导体通道层14a于一垂直方向(例如图1中所示的一第一方向d1)上堆叠设置且彼此互相分离。第一源极/漏极结构34a与第二源极/漏极结构34b分别设置于各第一半导体通道层14a于一水平方向(例如图1中所示的一第二方向d2)上的相对两侧，且第一源极/漏极结构34a与第二源极/漏极结构34b分别与第一半导体通道层14a相连。第二晶体管t2包括多个第二半导体通道层16a、一第三源极/漏极结构44a以及一第四源极/漏极结构44b。多个第二半导体通道层16a设置于第一半导体通道层14a之上。多个第二半导体通道层16a于第一方向d1上堆叠设置且彼此互相分离。第三源极/漏极结构44a与第四源极/漏极结构44b分别设置于各第二半导体通道层16a于第二方向d2上的相对两侧，且第三源极/漏极结构44a与第四源极/漏极结构44b分别与第二半导体通道层16a相连。接触结构ct1于第一方向d1上贯穿第三源极/漏极结构44a，第一源极/漏极结构34a通过接触结构ct1而与第三源极/漏极结构44a电连接，且第一源极/漏极结构34a的一部分于第一方向d1上设置于基底10与接触结构ct1之间。
150.在一些实施例中，上述的第一方向d1可被视为基底10的厚度方向，而基底10可于第一方向d1上具有相对的一上表面与一下表面，而第一晶体管t1、第二晶体管t2以及接触结构ct1可设置于基底10的上表面的一侧，但并不以此为限。此外，与第一方向d1大体上正交的水平方向(例如图1中所示的第二方向d2与第三方向d3)可大体上与基底10的上表面或/及下表面平行，但并不以此为限。此外，在本文中所述在第一方向d1上相对较高的位置或/及部件与基底10之间在第一方向d1上的距离系大于在第一方向d1上相对较低的位置或/及部件与基底10之间在第一方向d1上的距离，各部件的下部或底部可比此部件的上部或顶部在第一方向d1上更接近基底10，在某个部件之上的另一部件可被视为在第一方向d1上相对较远离基底10，而在某个部件之下的另一部件可被视为在第一方向d1上相对较接近基底10。
151.在一些实施例中，至少部分的第一晶体管t1可于第一方向d1上设置于基底10与第二晶体管t2之间，至少部分的第一源极/漏极结构34a可于第一方向d1上设置于基底10与第三源极/漏极结构44a之间，至少部分的第二源极/漏极结构34b可于第一方向d1上设置于基底10与第四源极/漏极结构44b之间，而各第一半导体通道层14a的至少一部分可于第一方向d1上设置于基底10与第二半导体通道层16a之间。换句话说，第一晶体管t1与第二晶体管t2可于第一方向d1上至少部分重叠，第一源极/漏极结构34a与第三源极/漏极结构44a可于第一方向d1上至少部分重叠，第二源极/漏极结构34b与第四源极/漏极结构44b可于第一方向d1上至少部分重叠，而各第一半导体通道层14a与各第二半导体通道层16a可于第一方向d1上至少部分重叠。
152.在一些实施例中，半导体装置101可包括一第一栅极结构gs1设置于基底10上，而第一晶体管t1与第二晶体管t2可共用第一栅极结构gs1。举例来说，第一晶体管t1可还包括第一栅极结构gs1的一第一部分gs11，而第二晶体管t2可还包括第一栅极结构gs1的一第二部分gs12。第一栅极结构gs1的第一部分gs11可围绕各第一半导体通道层14a，第一栅极结构gs1的第二部分gs12可围绕各第二半导体通道层16a，第一栅极结构gs1的第一部分gs11与第一栅极结构gs1的第二部分gs12可直接相连，且第一栅极结构gs1的第一部分gs11可于第一方向d1上设置于第一栅极结构gs1的第二部分gs12与基底10之间。因此，第一晶体管t1与第二晶体管t2可分别被视为一全栅极(gate-all-around，gaa)晶体管结构，但并不以此为限。在一些实施例中，第一栅极结构gs1可包括一栅极介电层56以及一栅极材料层58，但并不以此为限。在第一栅极结构gs1的第一部分gs11中，栅极介电层56可设置于栅极材料层58与各第一半导体通道层14a之间，而在第一栅极结构gs1的第二部分gs12中，栅极介电层56可设置于栅极材料层58与各第二半导体通道层16a之间。
153.在一些实施例中，半导体装置101可还包括一介电层42设置于基底10上，介电层42的一部分可于第一方向d1上设置于第一源极/漏极结构34a与第三源极/漏极结构44a之间，用以分开第一源极/漏极结构34a与第三源极/漏极结构44a，而接触结构ct1可还于第一方向d1上贯穿介电层42。此外，介电层42的另一部分可于第一方向d1上设置于第二源极/漏极结构34b与第四源极/漏极结构44b之间，用以分开第二源极/漏极结构34b与第四源极/漏极结构44b。此外，在一些实施例中，半导体装置101可还包括一第一金属硅化物层36以及一第二金属硅化物层46。第一金属硅化物层36的一部分可于第一方向d1上设置于介电层42与第一源极/漏极结构34a之间，而第一金属硅化物层36的另一部分可于第一方向d1上设置于介电层42与第二源极/漏极结构34b之间，而第一金属硅化物层36可直接接触第一源极/漏极结构34a与第二源极/漏极结构34b，但并不以此为限。此外，第二金属硅化物层46可设置于第三源极/漏极结构44a与第四源极/漏极结构44b上且直接接触第三源极/漏极结构44a与第四源极/漏极结构44b，第三源极/漏极结构44a可于第一方向d1上设置于第二金属硅化物层46与基底10之间，而第四源极/漏极结构44b可于第一方向d1上设置于第二金属硅化物层46与基底10之间，但并不以此为限。在一些实施例中，接触结构ct1可直接接触第一金属硅化物层36，用以通过第一金属硅化物层36而与第一源极/漏极结构34a电连接。因此，在一些实施例中，接触结构ct1可未直接接触第一源极/漏极结构34a，而一部分的第一金属硅化物层36可于第一方向d1上设置于接触结构ct1与第一源极/漏极结构34a之间，但并不以此为限。藉由使接触结构ct1未贯穿第一源极/漏极结构34a的设计，可避免接触结构ct1或/及用
以形成接触结构ct1的相关制作工艺对于第一源极/漏极结构34a与基底10产生破坏，对于第一晶体管t1以及半导体装置整体的电表现有正面帮助。
154.在一些实施例中，半导体装置101可还包括一接触结构ct2、一接触结构ct3以及一接触结构ct4分别与第二源极/漏极结构34b、第四源极/漏极结构44b以及第一栅极结构gs1对应设置。接触结构ct2可设置于第二源极/漏极结构34b上且与第二源极/漏极结构34b电连接，接触结构ct3可设置于第四源极/漏极结构44b上且与第四源极/漏极结构44b电连接，而接触结构ct4可设置于第一栅极结构gs1上且与第一栅极结构gs1电连接。在一些实施例中，接触结构ct1、接触结构ct2、接触结构ct3以及接触结构ct4可彼此电分离，但并不以此为限。此外，第四源极/漏极结构44b于第一方向d1上可与第二源极/漏极结构34b的一部分重叠，而接触结构ct2可设置于在第一方向d1上未与第四源极/漏极结构44b重叠的第二源极/漏极结构34b的另一部分上。
155.在一些实施例中，半导体装置101可还包括一间隙壁28、一间隙壁32、一蚀刻停止层52、一介电层54以及一介电层62。间隙壁32可设置于第一栅极结构gs1的较下方部分(例如上述的第一部分gs11与一部分的第二部分gs12)的侧壁上，而间隙壁28可设置于第一栅极结构gs1的较上方部分的侧壁上。因此，在一些实施例中，间隙壁32的一部分可于第二方向d2上设置于第一栅极结构gs1与第一源极/漏极结构34a之间或于第二方向d2上设置于第一栅极结构gs1与第二源极/漏极结构34b之间，而间隙壁32的另一部分可于第二方向d2上设置于第一栅极结构gs1与第三源极/漏极结构44a之间或于第二方向d2上设置于第一栅极结构gs1与第四源极/漏极结构44b之间。此外，蚀刻停止层52可设置于间隙壁28的侧壁上、第二金属硅化物层46上、第三源极/漏极结构44a上、第四源极/漏极结构44b上以及介电层42上，介电层54可设置于蚀刻停止层52上，而介电层62可设置于介电层54以及第一栅极结构gs1上。
156.在一些实施例中，接触结构ct1可于第一方向d1上贯穿位于第一源极/漏极结构34a上的介电层62、介电层54、蚀刻停止层52、第二金属硅化物层46、第三源极/漏极结构44a以及介电层42，用以与位于第一源极/漏极结构34a上的第一金属硅化物层36接触而形成电连接；接触结构ct2可于第一方向d1上贯穿位于第二源极/漏极结构34b上的介电层62、介电层54以及蚀刻停止层52以及介电层42，用以与位于第二源极/漏极结构34b上的第一金属硅化物层36接触而形成电连接；接触结构ct3可于第一方向d1上贯穿位于第四源极/漏极结构44b上的介电层62、介电层54以及蚀刻停止层52，用以与位于第四源极/漏极结构44b上的第二金属硅化物层46接触而形成电连接；而接触结构ct4可于第一方向d1上贯穿位于第一栅极结构gs1上的介电层62，用以与第一栅极结构gs1接触而形成电连接，但并不以此为限。在一些实施例中，也可视制作工艺或/及设计需要使得接触结构贯穿对应的金属硅化物层而在未贯穿对应的源极/漏极结构的状况下部分设置于对应的源极/漏极结构中，例如接触结构ct1可于第一方向d1上更贯穿第一金属硅化物层36而在未贯穿第一源极/漏极结构34a的状况下部分设置于第一源极/漏极结构34a中，由此增加用以形成接触结构ct1的制作工艺的制作工艺容许范围(process window)。
157.请参阅图2与至图1。图2所绘示为本实施例的半导体装置101的布局图案示意图。如图1与图2所示，在一些实施例中，主动区图案p11与主动区图案p21可分别用以定义半导体装置101中不同的主动区的位置，栅极图案p31可用以定义第一栅极结构gs1或/及第一栅
极结构gs1对应的虚置栅极(dummy gate)结构(图1与图2中未绘示)的位置，而接触图案p41、接触图案p42、接触图案p43、接触图案p44则可分别用以定义接触结构ct1、接触结构ct2、接触结构ct3以及接触结构ct4的位置，但并不以此为限。举例来说，主动区图案p11可对应第一半导体通道层14a、第一源极/漏极结构34a以及第二源极/漏极结构34b在上视图中的位置，而主动区图案p21可对应第二半导体通道层16a、第三源极/漏极结构44a以及第四源极/漏极结构44b在上视图中的位置。藉由将第一晶体管t1与第二晶体管t2互相堆叠设置且部分重叠，可缩小半导体装置101所占面积，对于提升相关产品中的晶体管密度有正面帮助。
158.在一些实施例中，第一晶体管t1可为具有第一导电型态的晶体管，第二晶体管t2可为具有第二导电型态的晶体管，且第一导电型态可与第二导电型态互补(complementary)，而藉由电连接第一晶体管t1的第一源极/漏极结构34a以及第二晶体管t2的第三源极/漏极结构44a，可使半导体装置101被视为一逆变器(inverter)，但并不以此为限。举例来说，在一些实施例中，第一晶体管t1可为p型晶体管，第二晶体管可为n型晶体管，接触结构ct1可电连接至一输出端(例如一输出电压，v
output
)，接触结构ct2可电连接至一电源电压(例如v
dd
)，接触结构ct3可电连接至一接地电压(例如v
gnd
)，而接触结构ct4可电连接至一输入端(例如一输入电压，v
input
)，但并不以此为限。此外，在一些实施例中，第一晶体管t1中的多个第一半导体通道层14a的数量可不同于第二晶体管t2中的多个第二半导体通道层16a的数量，藉此分别调整第一晶体管t1与第二晶体管t2的电状况以符合设计需求，特别是当第一晶体管t1与第二晶体管t2的导电型态彼此不同时，但并不以此为限。举例来说，当第一晶体管t1为p型晶体管且第二晶体管为n型晶体管时，第一晶体管t1中的第一半导体通道层14a的数量(例如图1中所示具有三个第一半导体通道层14a)可多于第二晶体管t2中的第二半导体通道层16a的数量(例如图1中所示具有两个第二半导体通道层16a)，但并不以此为限。
159.在一些实施例中，基底10可包括半导体基底例如硅基底、外延硅基底、硅锗基底、碳化硅基底或绝缘层覆硅(silicon-on-insulator，soi)基底，但并不以此为限。第一半导体通道层14a与第二半导体通道层16a可分别包括半导体材料例如硅、硅锗或其他适合的半导体材料。在一些实施例中，可视设计需要可使各第一半导体通道层14a的材料组成与各第二半导体通道层16a的材料组成相同或不同。第一源极/漏极结构34a、第二源极/漏极结构34b、第三源极/漏极结构44a以及第四源极/漏极结构44b可分别包括外延材料例如外延硅锗(sige)、外延磷化硅(sip)或其他适合的外延材料。第一金属硅化物层36与第二金属硅化物层46可分别包括钴-金属硅化物(cobalt-silicide)、镍-金属硅化物(nickel-silicide)或其他适合的金属硅化物材料。介电层42、蚀刻停止层52、介电层54以及介电层65可分别包括氧化硅、氮化硅、氮氧化硅、低介电常数(low-k)介电材料或其他适合的绝缘材料。栅极介电层56可包括高介电常数(high-k)介电材料或其他适合的介电材料。上述的high-k介电材料可包括氧化铪(hafnium oxide，hfo
x
)、硅酸铪氧化合物(hafnium silicon oxide，hfsio4)、硅酸铪氮氧化合物(hafnium silicon oxynitride，hfsion)、氧化铝(aluminum oxide，al2o3)、氧化钽(tantalum oxide，ta2o5)、氧化锆(zirconium oxide，zro2)或其他适合的高介电常数材料。栅极材料层58可包括非金属导电材料(例如经掺杂的多晶硅)或金属导电材料，例如由功函数层以及低电阻层所堆叠而成的金属栅极结构，但并不以此为限。上
述的功函数层可包括氮化钛(titanium nitride，tin)、碳化钛(titanium carbide，tic)、氮化钽(tantalum nitride，tan)、碳化钽(tantalum carbide，tac)、碳化钨(tungsten carbide，wc)、三铝化钛(titanium tri-aluminide，tial3)、氮化铝钛(aluminum titanium nitride，tialn)或其他适合的导电功函数材料，而上述的低电阻层可包括例如钨、铝、铜、铝化钛、钛或其他适合的电阻率相对较低的材料。在一些实施例中，接触结构ct1、接触结构ct2、接触结构ct3以及接触结构ct4可分别包括阻障层(未绘示)以及位于阻障层上的导电材料(未绘示)，但并不以此为限。在一些实施例中，也可视需要以其他类型的导电结构来分别形成各接触结构。上述的阻障层可包括氮化钛、氮化钽或其他适合的阻障材料，而上述的导电材料可包括电阻率相对较低的材料例如钨、铝、铜、铝化钛、钛等，但并不以此为限。
160.请参阅图3至图12，并请一并参阅图1。图3至图12所绘示为本发明第一实施例的半导体装置的制作方法示意图，其中图4绘示了图3的状况沿另一方向的剖面示意图，图5绘示了图3之后的状况示意图，图6绘示了图5之后的状况示意图，图7绘示了图6之后的状况示意图，图8绘示了图7之后的状况示意图，图9绘示了图8之后的状况示意图，图10绘示了图9之后的状况示意图，图11绘示了图10之后的状况示意图，图12绘示了图11之后的状况示意图，而图1可被视为绘示了图12之后的状况示意图。如图1所示，本实施例的半导体装置101的制作方法可包括下列步骤。于基底10上形成第一晶体管t1以及第二晶体管t2。第一晶体管t1包括多个第一半导体通道层14a、第一源极/漏极结构34a以及第二源极/漏极结构34b。多个第一半导体通道层14a于垂直方向(例如第一方向d1)上堆叠设置且彼此互相分离。第一源极/漏极结构34a与第二源极/漏极结构34b分别设置于各第一半导体通道层14a于水平方向(例如第二方向d2)上的相对两侧，且第一源极/漏极结构34a与第二源极/漏极结构34b分别与第一半导体通道层14a相连。第二晶体管t2包括多个第二半导体通道层16a、第三源极/漏极结构44a以及第四源极/漏极结构44b。多个第二半导体通道层16a设置于第一半导体通道层14a之上。多个第二半导体通道层16a于第一方向d1上堆叠设置且彼此互相分离。第三源极/漏极结构44a与第四源极/漏极结构44b分别设置于各第二半导体通道层16a于第二方向d2上的相对两侧，且第三源极/漏极结构44a与第四源极/漏极结构44b分别与第二半导体通道层16a相连。然后，形成接触结构ct1。接触结构ct1于第一方向d1上贯穿第三源极/漏极结构44a，第一源极/漏极结构34a通过接触结构ct1而与第三源极/漏极结构44a电连接，且第一源极/漏极结构34a的一部分于第一方向d1上设置于基底10与接触结构ct1之间。
161.进一步说明，本实施例的半导体装置101的制作方法可包括但并不限于下列步骤。首先，如图3与图4所示，于基底10上形成一堆叠结构fs，且堆叠结构fs包括多个第一半导体层14、多个第二半导体层16以及一牺牲材料12。多个第一半导体层14可于第一方向d1上互相堆叠设置，多个第二半导体层16可设置于多个第一半导体层14之上且可于第一方向d1上互相堆叠设置，而牺牲材料12可部分设置于多个第一半导体层14之间、部分设置于多个第二半导体层16之间且部分设置于多个第一半导体层14与多个第二半导体层16之间。换句话说，牺牲材料12与第一半导体层14可于堆叠结构fs中的下部交替堆叠设置，而牺牲材料12与第二半导体层16可于堆叠结构fs中的上部交替堆叠设置，但并不以此为限。在一些实施例中，可于基底10上形成多个堆叠结构fs，各堆叠结构fs可大体上沿第二方向d2延伸，而相邻的堆叠结构fs之间的基底10中可设置有隔离结构18，但并不以此为限。隔离结构18可包括单层或多层的绝缘材料例如氧化物绝缘材料(例如氧化硅、聚硅氮烷)或其他适合的绝缘
材料。
162.在一些实施例中，牺牲材料12的材料组成可不同于第一半导体层14与第二半导体层16的材料组成，藉此形成所需的蚀刻选择比。举例来说，在一些实施例中，第一半导体层14与第二半导体层16的材料可为硅半导体材料，而牺牲材料12的材料可为硅锗(sige)，藉此构成超晶格(superlattice)外延结构，但并不以此为限。在一些实施例中，亦可视设计需要使用其他不同的材料搭配组合来形成堆叠结构fs。此外，在一些实施例中，可先于基底10上全面性地形成互相堆叠的牺牲材料12、第一半导体层14与第二半导体层16，然后再对牺牲材料12、第一半导体层14与第二半导体层16进行图案化制作工艺而形成多个互相分离的堆叠结构fs，但并不以此为限。然后，如图3与图5所示，可于堆叠结构fs上形成一虚置栅极结构20，并对形成有虚置栅极结构20的堆叠结构fs进行一图案化制作工艺91。在一些实施例中，图案化制作工艺91可包括蚀刻制作工艺或其他适合的图案化方法。各第一半导体层14的一部分可被图案化制作工艺91图案化而成为多个第一半导体通道层14a中的一个，且各第二半导体层16的一部分可被图案化制作工艺91图案化而成为多个第二半导体通道层16a中的一个。在一些实施例中，堆叠结构fs中的各第一半导体层14可被图案化制作工艺91图案化而成为第一半导体通道层14a，而堆叠结构fs中的各第二半导体层16可被图案化制作工艺91图案化而成为第二半导体通道层16a，但并不以此为限。
163.在一些实施例中，虚置栅极结构20可包括一介电层22、一虚置栅极材料24以及一栅极盖层26，而间隙壁28可形成于虚置栅极结构20的侧壁上。介电层22可包括氧化物或其他适合的介电材料，虚置栅极材料24可包括多晶硅、非晶硅或其他适合的材料，而栅极盖层26可包括氮化物、氮氧化物或其他适合的绝缘材料，但并不以此为限。在一些实施例中，可利用虚置栅极结构20以及间隙壁28当作遮罩对堆叠结构fs进行图案化制作工艺91，故形成的各第一半导体通道层14a与各第二半导体通道层16a于第一方向d1上的投影形状或/及投影面积可大体上相同，但并不以此为限。值得说明的是，本实施例的第一半导体通道层14a与第二半导体通道层16a的形成方法可包括但并不限于上述图3至图5所示的步骤。在一些实施例中，亦可视制作工艺或/及设计需要以其他适合的方法形成第一半导体通道层14a与第二半导体通道层16a。
164.接着，如图5至图6所示，可对牺牲材料12进行一掘入(recessing)制作工艺，用以使牺牲材料12于第二方向d2上的长度变短而进一步暴露出各第一半导体通道层14a与各第二半导体通道层16a的一部分。上述的掘入制作工艺可包括对牺牲材料12、第一半导体通道层14a以及第二半导体通道层16a具有高蚀刻选择比的蚀刻制作工艺，藉此降低对于第一半导体通道层14a以及第二半导体通道层16a的负面影响，但并不以此为限。然后，如图6至图7所示，可于牺牲材料12的侧壁上形成间隙壁32，并于间隙壁32形成之后在基底10上形成外延材料34。在一些实施例中，可自基底10、各第一半导体通道层14a的边缘或/及各第二半导体通道层16a的边缘进行外延成长制作工艺而形成外延材料34，故外延材料34可与各第一半导体通道层14a以及各第二半导体通道层16a相连，但并不以此为限。然后，如图7至图8所示，可对外延材料34进行一掘入制作工艺92，用以移除外延材料34的一部分并部分暴露出各第二半导体通道层16a且以保留于基底10上的外延材料34形成第一源极/漏极结构34a与第二源极/漏极结构34b。换句话说，外延材料34的至少一部分可被掘入制作工艺92蚀刻而成为第一源极/漏极结构34a与第二源极/漏极结构34b，但并不以此为限。值得说明的是，本
实施例的第一源极/漏极结构34a与第二源极/漏极结构34b的形成方法可包括但并不限于上述图6至图8所示的步骤。在一些实施例中，也可视制作工艺或/及设计需要以其他适合的方法形成第一源极/漏极结构34a与第二源极/漏极结构34b，例如可控制外延材料34的形成大小以直接形成第一源极/漏极结构34a与第二源极/漏极结构34b而无需进行上述的掘入制作工艺92，但并不以此为限。
165.然后，如图9所示，可于第一源极/漏极结构34a与第二源极/漏极结构34b上分别形成第一金属硅化物层36。之后，如图9至图10所示，在一些实施例中，可于第一金属硅化物层36形成之后，在第一源极/漏极结构34a以及第二源极/漏极结构34b上形成介电层42，故第一金属硅化物层36的一部分可位于第一源极/漏极结构34a与介电层42之间，而第一金属硅化物层36的另一部分可位于第二源极/漏极结构34b与介电层42之间，但并不以此为限。然后，在介电层42上形成第三源极/漏极结构44a与第四源极/漏极结构44b。在一些实施例中，可自各第二半导体通道层16a被暴露出的边缘进行外延成长制作工艺而形成外延材料44，故外延材料44可与各第二半导体通道层16a直接相连，而利用控制外延材料44的形成状况(例如控制形成外延材料44的制作工艺时间)则可于各第二半导体通道层16a于第二方向d2上的相对两端形成所需的第三源极/漏极结构44a与第四源极/漏极结构44b。在一些实施例中，亦可将部分的第四源极/漏极结构44b移除，用以使部分的第二源极/漏极结构34b在第一方向d1上未与第四源极/漏极结构44b重叠，藉此形成对应第二源极/漏极结构34b的接触结构的所需空间，但并不以此为限。然后，可在第三源极/漏极结构44a与第四源极/漏极结构44b上分别形成第二金属硅化物层46。值得说明的是，本实施例的第三源极/漏极结构44a与第四源极/漏极结构44b的形成方法可包括但并不限于上述图9与图10所示的步骤。在一些实施例中，也可视制作工艺或/及设计需要以其他适合的方法形成第三源极/漏极结构44a与第四源极/漏极结构44b。
166.如图10至图12以及图1所示，在一些实施例中，可通过以栅极介电层56以及栅极材料层58取代虚置栅极结构20以及牺牲材料12而形成第一栅极结构gs1。进一步说明，如图10至图11所示，于第二金属硅化物层46形成之后，可形成蚀刻停止层52与介电层54，并利用一平坦化制作工艺移除栅极盖层26、部分的介电层54以及部分的蚀刻停止层52，用以暴露出虚置栅极结构20。上述的平坦化制作工艺可包括化学机械研磨(chemical mechanical polishing，cmp)制作工艺、回蚀刻制作工艺或其他适合的平坦化方法。在上述的平坦化制作工艺之后，可将暴露出的虚置栅极结构20以及牺牲材料12移除而形成沟槽tr。沟槽tr可在水平方向上被间隙壁28以及间隙壁32围绕，且各第一半导体通道层14a与各第二半导体通道层16a可部分位于沟槽tr中。之后，如图12所示，可依序形成栅极介电层56以及栅极材料层58，且栅极介电层56以及栅极材料层58可部分填入沟槽tr中。然后，如图12与图1所示，可利用另一个平坦化制作工艺将沟槽tr以外的栅极介电层56以及栅极材料层58移除而于沟槽tr中形成第一栅极结构gs1。值得说明的是，本实施例的第一栅极结构gs1的形成方法可包括但并不限于上述图10至图12以及图1所示的步骤。在一些实施例中，亦可视制作工艺或/及设计需要以其他适合的方法形成第一栅极结构gs1。
167.然后，如图1所示，可于第一栅极结构gs1形成之后，形成介电层62、接触结构ct1、接触结构ct2、接触结构ct3以及接触结构ct4，从而形成如图1所示的半导体装置101。藉由本实施例的制作方法，可形成互相堆叠设置且部分重叠的第一晶体管t1与第二晶体管t2，
并利用贯穿第三源极/漏极结构44a的接触结构ct1电连接第三源极/漏极结构44a与第一源极/漏极结构34a，藉此可达到缩小半导体装置101所占面积的效果。
168.下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件系以相同的标号进行标示，以利于各实施例间互相对照。
169.请参阅图13。图13所绘示为本发明第二实施例的半导体装置102的示意图。如图13所示，半导体装置102可包括一介电层39以及一硅锗层37设置于基底10上。介电层39可包括氧化物介电材料或其他适合的介电材料。介电层39的一部分可于第一方向d1上设置于第一源极/漏极结构34a与第三源极/漏极结构44a之间，用以分开第一源极/漏极结构34a与第三源极/漏极结构44a，而介电层39的另一部分可于第一方向d1上设置于第二源极/漏极结构34b与第四源极/漏极结构44b之间，用以分开第二源极/漏极结构34b与第四源极/漏极结构44b。此外，硅锗层37的一部分可于第一方向d1上设置于介电层39与第一源极/漏极结构34a之间，而硅锗层37的另一部分可于第一方向d1上设置于介电层39与第二源极/漏极结构34b之间，且硅锗层37可直接接触第一源极/漏极结构34a与第二源极/漏极结构34b，但并不以此为限。在一些实施例中，硅锗层37中的锗原子比(atomic ratio)可高于第一源极/漏极结构34a中的锗原子比以及第二源极/漏极结构34b中的锗原子比，用以加强在第一晶体管t1中对于第一半导体通道层14a产生的应力效果，故硅锗层37可用以提升第一晶体管t1的电表现，但并不以此为限。在一些实施例中，接触结构ct1可于第一方向d1上贯穿位于第一源极/漏极结构34a上的介电层62、介电层54、蚀刻停止层52、第二金属硅化物层46、第三源极/漏极结构44a、介电层39以及硅锗层37，用以与第一源极/漏极结构34a结触而形成电连接，而接触结构ct2可于第一方向d1上贯穿位于第二源极/漏极结构34b上的介电层62、介电层54、蚀刻停止层52、介电层39以及硅锗层37，用以与第二源极/漏极结构34b结触而形成电连接，但并不以此为限。
170.请参阅图13至图15。图14与图15所绘示为本发明第二实施例的半导体装置102的制作方法示意图，其中图15绘示了图14之后的状况示意图，而图13可被视为绘示了图15之后的状况示意图。在一些实施例中，介电层39以及硅锗层37的形成方法可包括但并不限于下列步骤。如图14至图15所示，可于第一源极/漏极结构34a以及第二源极/漏极结构34b上形成一氧化锗层35。在形成氧化锗层35之后，可对对氧化锗层35进行一氧化制作工艺93，而氧化锗层35的一上部可通过氧化制作工艺93而被转变为介电层39。此外，当第一源极/漏极结构34a与第二源极/漏极结构34b的材料包括硅(例如外延硅锗)时，氧化锗层35的一下部以及第一源极/漏极结构34a的一部分可通过氧化制作工艺93而被转变为位于介电层39与第一源极/漏极结构34a之间的硅锗层37，而氧化锗层35的另一下部以及第二源极/漏极结构34b的一部分可通过氧化制作工艺93而被转变为位于介电层39与第二源极/漏极结构34b之间的硅锗层37，但并不以此为限。在一些实施例中，氧化制作工艺93可被视为一浓缩退火(condensation annealing)制作工艺，用以使第一源极/漏极结构34a以及第二源极/漏极结构34b中的硅向上扩散而形成由氧化硅所组成的介电层39，并使氧化锗层35中的锗向下扩散而形成锗浓度较高的硅锗层37，但并不以此为限。此外，在氧化制作工艺93之后，可将剩余的氧化锗层35(例如形成在栅极盖层26上、间隙壁28上、间隙壁32的侧壁上以及第二半导体通道层16a的侧壁上的氧化锗层35)移除，避免氧化锗层35影响后续用以形成第三源
极/漏极结构44a与第四源极/漏极结构44b(如图13所示)的制作工艺进行。
171.请参阅图16。图16所绘示为本发明第三实施例的半导体装置103的示意图。如图16所示，半导体装置103可还包括多个第三半导体通道层16b以及一第五源极/漏极结构44c，而多个第三半导体通道层16b以及第五源极/漏极结构44c设置于基底10上。多个第三半导体通道层16b可于第一方向d1上堆叠设置，而第三源极/漏极结构44a可于第二方向d2上设置于多个第二半导体通道层16a中的一个与多个第三半导体通道层16b中的一个之间。此外，多个第三半导体通道层16b可于第二方向d2上设置于第五源极/漏极结构44c与第三源极/漏极结构44a之间，且多个第三半导体通道层16b、第五源极/漏极结构44c以及第三源极/漏极结构44a可形成一第三晶体管t3的一部分。换句话说，第三源极/漏极结构44a可被第二晶体管t2以及第三晶体管t3共用，藉此缩小半导体装置103所占面积，但并不以此为限。
172.在一些实施例中，半导体装置103可还包括一第二栅极结构gs2、一接触结构ct5以及一接触结构ct6。在一些实施例中，第二栅极结构gs2可与第一栅极结构gs1以相同制作工艺一并形成，故第二栅极结构gs2亦可包括栅极介电层56与栅极材料层58，第二栅极结构gs2可围绕各第三半导体通道层16b，而间隙壁28与间隙壁32还可分别设置于第二栅极结构gs2的侧壁上，但并不以此为限。此外，部分的第二金属硅化物层46可形成于第五源极/漏极结构44c上，接触结构ct6可于第一方向d1上贯穿位于第二栅极结构gs2上的介电层62而与第二栅极结构gs2结触并形成电连接，而接触结构ct5可于第一方向d1上贯穿位于第五源极/漏极结构44c上的介电层62、介电层54以及蚀刻停止层52，用以与第二金属硅化物层46接触并通过第二金属硅化物层46而与第五源极/漏极结构44c形成电连接，但并不以此为限。在一些实施例中，接触结构ct5以及接触结构ct6可与上述的接触结构ct1、接触结构ct2、接触结构ct3以及接触结构ct4以相同制作工艺一并形成而具有相同的材料组成，但并不以此为限。
173.请参阅图16至图19。图17所绘示为本实施例的半导体装置的部分区域的剖面示意图，图18所绘示为本实施例的半导体装置的布局图案示意图，而图19所绘示为本实施例的半导体装置的电路示意图。如图16与图19所示，在一些实施例中，上述的第一晶体管t1可为一静态随机存取存储器(static random access memory，sram)结构中的一上拉(pull-up)晶体管而为一p型晶体管，第二晶体管t2可为此静态随机存取存储器结构中的一下拉(pull-down)晶体管而为一n型晶体管，且第三晶体管t3可为此静态随机存取存储器结构中的一通栅(passing gate)晶体管而为一n型晶体管，但并不以此为限。此外，本实施例的半导体装置可还包括一第四晶体管t4、一第五晶体管t5以及一第六晶体管t6，第四晶体管t4可为此静态随机存取存储器结构中的另一上拉晶体管而为一p型晶体管，第五晶体管t5可为此静态随机存取存储器结构中的另一下拉晶体管而为一n型晶体管，且第六晶体管t6可为此静态随机存取存储器结构中的另一通栅晶体管而为一n型晶体管，但并不以此为限。
174.在一些实施例中，第一晶体管t1的源极se1(例如第二源极/漏极结构34b)可电连接至一电压源vs1，第一晶体管t1的漏极de1(例如第一源极/漏极结构34a)可与第二晶体管t2的漏极de2(例如第三源极/漏极结构44a)电连接，第一晶体管t1的栅极ge1(例如第一栅极结构gs1的第一部分gs11)可与第二晶体管t2的栅极ge2(例如第一栅极结构gs1的第二部分gs12)电连接，而第二晶体管t2的源极se2(例如第四源极/漏极结构44b)则可电连接至一
电压源vs2。此外，第三晶体管t3的漏极de3(例如第三源极/漏极结构44a)可与第一晶体管t1的漏极de1以及第二晶体管t2的漏极de2电连接，而第三晶体管t3的栅极ge3(例如第二栅极结构gs2的第一部分gs21)与源极se3(例如第五源极/漏极结构44c)可分别电连接至一字符线wl与一位线bl。相似地，第四晶体管t4的源极se4可电连接至电压源vs1，第四晶体管t4的漏极de4可与第五晶体管t5的漏极de5电连接，第四晶体管t4的栅极ge4可与第五晶体管t5的栅极ge5电连接，而第五晶体管t5的源极se5可电连接至电压源vs2。此外，第六晶体管t6的漏极de6可与第四晶体管t4的漏极de4以及第五晶体管t5的漏极de5电连接，而第六晶体管t6的栅极ge6与源极se6可分别电连接至字符线wl与另一位线blb。此外，在一些实施例中，电压源vs1可为一电源电压(例如v
dd
)，而电压源vs2可为一接地电压(例如v
gnd
)，且本实施例的静态随机存取存储器结构可被视为一六晶体管静态随机存取存储器(six-transistor sram，6t-sram)单元结构，但并不以此为限。
175.在一些实施例中，第四晶体管t4、第五晶体管t5以及第六晶体管t6可分别与上述的第一晶体管t1、第二晶体管t2以及第三晶体管t3大体上对称设置，而第四晶体管t4的剖面结构可与图16中所示的第一晶体管t1剖面结构相似，第五晶体管t5的剖面结构可与图16中所示的第二晶体管t2的剖面结构相似，而第六晶体管t6的剖面结构可与图16中所示的第三晶体管t3的剖面结构相似，但并不以此为限。如图16以及图18所示，在一些实施例中，主动区图案p11、主动区图案p12、主动区图案p21、主动区图案p22、主动区图案p23以及主动区图案p24可分别用以定义本实施例的半导体装置中不同的主动区的位置。举例来说，主动区图案p11可对应第一晶体管t1的第一半导体通道层14a、第一源极/漏极结构34a以及第二源极/漏极结构34b在上视图中的位置，主动区图案p12可对应第四晶体管t4中的半导体通道层(未绘示)以及源极/漏极结构(例如源极se4与漏极de4)在上视图中的位置，主动区图案p21可对应第二晶体管t2的第二半导体通道层16a、第三源极/漏极结构44a以及第四源极/漏极结构44b在上视图中的位置，主动区图案p22可对应第三晶体管t3的第三半导体通道层16b、第三源极/漏极结构44a以及第五源极/漏极结构44c在上视图中的位置，主动区图案p23可对应第五晶体管t5中的半导体通道层(未绘示)以及源极/漏极结构(例如源极se5与漏极de5)在上视图中的位置，而主动区图案p24可对应第六晶体管t6中的半导体通道层(未绘示)以及源极/漏极结构(例如源极se6与漏极de6)在上视图中的位置，但并不以此为限。
176.此外，栅极图案p31可用以定义第一栅极结构gs1或/及第一栅极结构gs1对应的虚置栅极结构(例如图10中所示的虚置栅极结构20)的位置，栅极图案p32可用以定义第二栅极结构gs2或/及第二栅极结构gs2对应的虚置栅极结构(未绘示)的位置，栅极图案p33可用以定义对应第四晶体管t4与第五晶体管t5的栅极结构(例如栅极ge4与栅极ge5)或/及此栅极结构对应的虚置栅极结构(未绘示)的位置，而栅极图案p34可用以定义对应第六晶体管t6的栅极结构(例如栅极ge6)或/及此栅极结构对应的虚置栅极结构(未绘示)的位置。此外，接触图案p41、接触图案p42、接触图案p43、接触图案p44、接触图案p45与接触图案p46可分别用以定义接触结构ct1、接触结构ct2、接触结构ct3、接触结构ct4、接触结构ct5以及接触结构ct6的位置，而接触图案p51、接触图案p52、接触图案p53、接触图案p54、接触图案p55与接触图案p56可分别用以定义对应第四晶体管t4的漏极de4与第五晶体管t5的漏极de5的接触结构(未绘示)、对应第四晶体管t4的源极se4的接触结构(未绘示)、对应第五晶体管t5的源极se5的接触结构(未绘示)、对应第四晶体管t4与第五晶体管t5共用的栅极结构的接
触结构(未绘示)、对应第六晶体管t6的源极se6的接触结构(未绘示)以及对应第六晶体管t6的栅极ge6的接触结构(未绘示)的位置。此外，连接图案p61可用以定义电连接第一晶体管t1的漏极de1与第四晶体管t4的栅极ge4的连接结构(未绘示)的位置，而连接图案p62可用以定义电连接第四晶体管t4的漏极de4与第一晶体管t1的栅极ge1的连接结构(未绘示)的位置，但并不以此为限。通过将第一晶体管t1与第二晶体管t2互相堆叠设置且部分重叠且将第四晶体管t4与第五晶体管t5互相堆叠设置且部分重叠，可缩小静态随机存取存储器单元结构所占面积，对于提升相关产品中的存储器单元密度有正面帮助。
177.如图16至图18所示，在一些实施例中，各第一半导体通道层14a的宽度w1可大体上与各第二半导体通道层16a的宽度w2相等，但并不以此为限。各第一半导体通道层14a的宽度w1可被视为各第一半导体通道层14a于第三方向d3上的长度，各第二半导体通道层16a的宽度w2可被视为各第二半导体通道层16a于第三方向d3上的长度，而第三方向d3可大体上与第二方向d2正交，但并不以此为限。此外，图17中的外延材料34可对应第四晶体管t4的漏极，图17中的外延材料44可对应第五晶体管t5的漏极，而图17中的接触结构ct则可被视为用以电连接第四晶体管t4的漏极与第五晶体管t5的漏极的接触结构，但并不以此为限。在一些实施例中，由于外延材料的材料组成差异，外延材料34的剖面形状可不同于外延材料44的剖面形状，但并不以此为限。
178.请参阅图20。图20所绘示为本发明第四实施例的半导体装置104的示意图。如图20所示，在半导体装置104中，各第一半导体通道层14a于第一方向d1上的厚度tk1可不同于各第二半导体通道层16a于第一方向d1上的厚度tk2，藉此分别调整第一晶体管t1中被第一栅极结构gs1围绕的第一半导体通道层14a的表面积以及第二晶体管t2中被第一栅极结构gs1围绕的第二半导体通道层16a的表面积，进而使得第一晶体管t1与第二晶体管t2的电可符合设计需求，特别是当第一晶体管t1与第二晶体管t2的导电型态彼此不同时，但并不以此为限。举例来说，各第一半导体通道层14a的厚度tk1可大于各第二半导体通道层16a的厚度tk2，且第一晶体管t1中的多个第一半导体通道层14a的数量可等于第二晶体管t2中的多个第二半导体通道层16a的数量，但并不以此为限。在一些实施例中，亦可视设计需要而使各第一半导体通道层14a的厚度tk1不同于各第二半导体通道层16a的厚度tk2，且使第一晶体管t1中的多个第一半导体通道层14a的数量不同于第二晶体管t2中的多个第二半导体通道层16a的数量。
179.请参阅图21。图21所绘示为本发明第五实施例的半导体装置105的示意图。如图21所示，在半导体装置105中，第一晶体管t1中的多个第一半导体通道层14a的数量可等于第二晶体管t2中的多个第二半导体通道层16a的数量，各第一半导体通道层14a的厚度可大体上等于各第二半导体通道层16a的厚度，但各第一半导体通道层14a的材料组成可不同于各第二半导体通道层16a的材料组成，藉此分别调整第一晶体管t1与第二晶体管t2的电状况以符合设计需求，特别是当第一晶体管t1与第二晶体管t2的导电型态彼此不同时，但并不以此为限。
180.请参阅图22。图22所绘示为本发明第六实施例的半导体装置106的部分区域的示意图。如图22所示，在半导体装置106中，各第一半导体通道层14a的宽度w1可不同于各第二半导体通道层16a的宽度w2，藉此分别调整第一晶体管t1与第二晶体管t2的电状况以符合设计需求，特别是当第一晶体管t1与第二晶体管t2的导电型态彼此不同时，但并不以此为
限。举例来说，各第一半导体通道层14a的宽度w1可大于各第二半导体通道层16a的宽度w2，藉此使得第一晶体管t1中被第一栅极结构gs1围绕的第一半导体通道层14a的表面积大于第二晶体管t2中被第一栅极结构gs1围绕的第二半导体通道层16a的表面积。此外，在各第一半导体通道层14a的宽度w1不同于各第二半导体通道层16a的宽度w2的状况下，第一晶体管t1中的多个第一半导体通道层14a的数量亦可视制作工艺或/及设计需要而与第二晶体管t2中的多个第二半导体通道层16a的数量相同或不同。
181.综上所述，在本发明的半导体装置以及其制作方法中，可将两个晶体管互相堆叠设置且部分重叠，并利用贯穿上方晶体管的源极/漏极结构的接触结构电连接此堆叠设置的两个晶体管的源极/漏极结构，藉此缩小半导体装置所占面积，进而可提升相关产品中的晶体管密度或/及半导体元件(例如存储器单元)的密度。
182.以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。