半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，mosfet的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，sce)更容易发生。
3.因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面mosfet向具有更高功效的三维立体式晶体管过渡。
4.其中，垂直堆叠组成的互补场效应晶体管(complementary fet，cfet)是一种具革命性的三维立体式的晶体管。在cfet结构中，彼此垂直堆叠的pmos晶体管和nmos晶体管构成互补器件，从而可以节省面积、提高晶体管集成密度，并因此带来功耗和性价比上的好处。


技术实现要素：

5.本发明实施例解决的问题是提供一种半导体结构及其形成方法，实现第一器件的电性引出。
6.为解决上述问题，本发明实施例提供一种半导体结构，包括：第一器件结构，包括第一衬底、以及形成于所述第一衬底上的第一器件，所述第一器件包括位于所述第一衬底上的第一沟道层结构、横跨所述第一沟道层结构的第一器件栅极结构、以及位于所述第一器件栅极结构两侧的所述第一沟道层结构内的第一源漏掺杂区，所述第一器件结构中靠近所述第一器件栅极结构顶部的面为正面；位于所述第一器件结构的正面的第二器件结构，包括位于所述第一器件结构上的第二衬底、以及形成于所述第二衬底上的第二器件，所述第二器件包括位于所述第二衬底上的第二沟道层结构、横跨所述第二沟道层结构的第二器件栅极结构、以及位于所述第二器件栅极结构两侧的所述第二沟道层结构内的第二源漏掺杂区；其中，所述第二沟道层结构和所述第一沟道层结构在所述第一衬底上的投影非垂直相交。
7.相应的，本发明实施例还提供一种半导体结构的形成方法，包括：形成第一器件结构，包括第一衬底、以及形成于所述第一衬底上的第一器件，所述第一器件包括位于所述第一衬底上的第一沟道层结构、横跨所述第一沟道层结构的第一器件栅极结构、以及位于所述第一器件栅极结构两侧的所述第一沟道层结构内的第一源漏掺杂区，所述第一器件结构中靠近所述第一器件栅极结构顶部的面为正面；在所述第一器件结构的正面上设置第二衬底；在所述第一器件结构的正面上设置第二衬底后，在所述第二衬底上形成第二沟道层结构，所述第二沟道层结构和所述第一沟道层结构在所述第一衬底上的投影非垂直相交；在
所述第二衬底上形成第二器件栅极结构和第二源漏掺杂区，所述第二器件栅极结构横跨所述第二沟道层结构，所述第二源漏掺杂区位于所述第二器件栅极结构两侧的所述第二沟道层结构内，所述第二源漏掺杂区、第二器件栅极结构和第二沟道层结构用于形成第二器件，所述第二器件和第二衬底用于构成第二器件结构。
8.与现有技术相比，本发明实施例的技术方案具有以下优点：
9.本发明实施例提供一种半导体结构，所述半导体结构包括第一器件结构、以及位于所述第一器件结构的正面的第二器件结构，第一器件结构包括第一器件，第一器件包括第一沟道层结构和横跨第一沟道层结构的第一器件栅极结构，第二器件结构包括第二器件，第二器件包括第二沟道层结构和横跨第二沟道层结构的第二器件栅极结构，第二沟道层结构和第一沟道层结构在第一衬底上的投影非垂直相交，第二器件栅极结构和第一器件栅极结构在第一衬底上的投影也相应非垂直相交，因此，当形成与第一器件中的第一源漏掺杂区相连的源漏插塞，或者，形成与第一器件中的第一器件结构相连的栅极插塞时，能够降低源漏插塞或栅极插塞的形成工艺受到第二器件的阻挡的概率，从而易于实现第一器件的电性引出，而且，第一器件和第二器件相互独立，第一器件和第二器件之间仍能够实现电隔离。
附图说明
10.图1是一种半导体结构的立体图；
11.图2是本发明半导体结构一实施例的立体图；
12.图3是图2所示半导体结构对应的俯视图；
13.图4是图2所示半导体结构在第二器件露出的位置处且沿第一沟道层结构延伸方向的剖面图；
14.图5是图2所示半导体结构中第二器件结构沿第二沟道层结构延伸方向的剖面图；
15.图6至图16本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
16.由背景技术可知，cfet器件结构包括彼此垂直堆叠的pmos晶体管和nmos晶体管。但是，目前难以将cfet器件结构中的下层晶体管的电性引出。
17.现结合一种半导体结构，分析难以将cfet器件结构中的下层晶体管的电性引出的原因。
18.结合参考图1，示出了一种半导体结构的立体图。
19.所述半导体结构包括：第一器件结构10，包括第一衬底11、以及形成于第一衬底10上的第一器件(未标示)，第一器件包括位于第一衬底11上的第一沟道层结构12、横跨第一沟道层结构12的第一器件栅极结构13、以及位于第一器件栅极结构13两侧的第一沟道层结构12内的第一源漏掺杂区(图未示)，第一器件结构10中靠近第一器件栅极结构13顶部的面为正面(未标示)；键合于第一器件结构10的正面的第二器件结构20，包括键合于第一器件结构10上的第二衬底21、以及形成于第二衬底21上的第二器件(未标示)，第二器件包括位于第二衬底21上的第二沟道层结构22、包围第二沟道层结构22的第二器件栅极结构23、以及位于第二器件栅极结构23两侧的第二沟道层结构22内的第二源漏掺杂区(图未示)。
20.第一源漏掺杂区和第二源漏掺杂区独立形成，且第二沟道层结构22和第一沟道层结构12相平行，第二器件栅极结构23和第一器件栅极结构13也相平行。具体地，从第二器件结构20指向第一器件结构10的方向上，第二沟道层结构22完全遮挡第一沟道层结构12，第二器件栅极结构23完全遮挡第一器件栅极结构13。例如，第一沟道层结构12在第一衬底11上的投影位于第二沟道层结构22在基底11上的投影内，第二器件栅极结构23和第一器件栅极结构13在基底11上的投影相重合。
21.所述半导体结构需同时实现第一器件和第二器件之间的垂直集成和电隔离。但由于第二沟道层结构22完全遮挡第一沟道层结构12，第二器件栅极结构23完全遮挡第一器件栅极结构13，从而导致第一器件中的栅极插塞和源漏插塞均被第二器件阻挡，第一器件的电性难以被引出。
22.为了解决所述技术问题，本发明实施例提供一种半导体结构，在所述半导体结构中，第二沟道层结构和第一沟道层结构在第一衬底上的投影非垂直相交，第二器件栅极结构和第一器件栅极结构在第一衬底上的投影也相应非垂直相交，因此，当形成与第一器件中的第一源漏掺杂区相连的源漏插塞，或者，形成与第一器件中的第一器件结构相连的栅极插塞时，能够降低源漏插塞或栅极插塞的形成工艺受到第二器件的阻挡的概率，从而易于实现第一器件的电性引出，而且，第一器件和第二器件相互独立，第一器件和第二器件之间仍能够实现电隔离。
23.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
24.结合参考图2至图5，图2是本发明半导体结构一实施例的立体图，图3是图2所示半导体结构对应的俯视图，图4是图2所示半导体结构在第二器件露出的位置处且沿第一沟道层结构延伸方向的剖面图，图5是图2所示半导体结构中第二器件结构沿第二沟道层结构延伸方向的剖面图。
25.所述半导体结构包括：第一器件结构100，包括第一衬底110、以及形成于第一衬底110上的第一器件150，第一器件150包括位于第一衬底110上的第一沟道层结构120、横跨第一沟道层结构120的第一器件栅极结构130、以及位于第一器件栅极结构130两侧的第一沟道层结构120内的第一源漏掺杂区140，第一器件结构100中靠近第一器件栅极结构130顶部的面为正面101；位于第一器件结构100的正面101的第二器件结构300，包括位于第一器件结构100上的第二衬底310、以及形成于第二衬底310上的第二器件350，第二器件350包括位于第二衬底310上的第二沟道层结构320、横跨第二沟道层结构320的第二器件栅极结构330、以及位于第二器件栅极结构330两侧的第二沟道层结构320内的第二源漏掺杂区340；其中，第二沟道层结构320和第一沟道层结构120在第一衬底110上的投影非垂直相交。
26.在半导体结构中，通常通过与第一源漏掺杂区140相连的源漏插塞将第一源漏掺杂区140的电性引出，通过与第一器件栅极结构130相连的栅极插塞将第一器件栅极结构130的电性引出。本实施例通过使第二沟道层结构320和第一沟道层结构120在第一衬底110上的投影非垂直相交，从而降低第二器件350完全遮挡第一器件150的概率，在形成与第一源漏掺杂区140相连的源漏插塞时，或者，在形成与第一器件栅极结构130相连的栅极插塞时，能够降低源漏插塞或栅极插塞的形成工艺受到第二器件350的阻挡的概率，从而易于实现第一器件150的电性引出，且第一器件150和第二器件350之间仍相互独立，第一器件150
和第二器件350之间仍能够实现电隔离。
27.本实施例中，所述半导体结构为互补场效应晶体管(complementary fet，cfet)，因此，在cfet结构中，第一器件150和第二器件350垂直堆叠，从而可以节省面积、提高晶体管集成密度，并因此带来功耗和性价比上的好处。
28.具体地，第一器件150和第二器件350的沟道导电类型不同，从而使彼此垂直堆叠的第一器件150和第二器件350构成互补器件。
29.本实施例中，第一器件150为nmos器件，第二器件350为pmos器件。在另一些实施例中，第一器件为pmos器件，第二器件为nmos器件。
30.需要说明的是，在其他实施例中，根据器件设计的需求，第一器件和第二器件的沟道导电类型也可以相同，但器件性能类型不同。例如，第一器件和第二器件的阈值电压不同。
31.作为一种示例，第一器件150和第二器件350均为全包围栅极器件。在其他实施例中，第一器件还可以为鳍式场效应晶体管，第二器件还可以为鳍式场效应晶体管，且第一器件和第二器件的结构类型还可以不同。例如，第一器件为鳍式场效应晶体管，第二器件为全包围栅极器件。
32.本实施例中，第一器件结构100包括第一衬底110、以及形成于第一衬底110上的第一器件150。
33.第一衬底110用于为第一器件150的形成提供工艺平台。
34.本实施例中，第一衬底110为体衬底(bulk substrate)。作为一种示例，第一衬底的材料为硅。另一些实施例中，第一衬底还可以为其他材料类型的衬底。例如，第一衬底的材料可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，第一衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
35.作为一种示例，第一器件结构100还包括：凸出于第一衬底110的第一鳍部111、以及位于第一鳍部111露出的第一衬底110上的第一隔离层112，第一隔离层112顶部和第一鳍部111顶部相齐平。
36.本实施例中，第一鳍部111的材料与第一衬底110的材料相同。
37.第一隔离层112用于作为浅沟槽隔离结构(shallow trench isolation，sti)，用于隔离相邻晶体管。第一隔离层112的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，第一隔离层112的材料为氮化硅。
38.本实施例中，第一器件150包括第一沟道层结构120、横跨第一沟道层结构120的第一器件栅极结构130、以及位于第一器件栅极结构130两侧的第一沟道层结构120内的第一源漏掺杂区140。
39.第一沟道层结构120用于提供第一器件150的沟道。
40.本实施例中，第一沟道层结构120与第一衬底110间隔设置。具体地，第一沟道层结构120与第一鳍部111间隔设置。
41.第一沟道层结构120包括一个或多个在第一衬底110表面法线方向上间隔设置的第一沟道层125。作为一种示例，第一沟道层结构120包括一个第一沟道层125。
42.本实施例中，第一器件150为nmos器件，因此，第一沟道层结构120用于提供nmos器件的沟道，第一沟道层结构120的材料为硅。在其他实施例中，当第一器件为pmos器件时，第
一沟道层结构相应用于提供pmos器件的沟道，第一沟道层结构的材料相应为锗或锗化硅。
43.需要说明的是，在其他实施例中，当第一器件为鳍式场效应晶体管时，第一沟道层结构即为凸出于第一衬底的第一鳍部。相应的，第一隔离层覆盖第一鳍部的部分侧壁，第一隔离层的顶部低于第一鳍部的顶部。
44.结合参考图3，图3是图2所示半导体结构对应的俯视图。其中，为了示意第一器件150和第二器件350的相对位置关系，图3仅示出了第一沟道层结构120、第一器件栅极结构130、第二沟道层结构320和第二器件栅极结构330。
45.本实施例中，在平行于第一衬底110表面的方向上，第一沟道层结构120的数量为多个，且多个第一沟道层结构120平行排列设置，相邻第一沟道层结构120之间具有第一节距(pitch)p1。其中，第一节距p1为第一沟道层结构120的线宽与相邻第一沟道层结构120的间距之和。
46.所述第一器件栅极结构130位于第一隔离层112上，所述第一器件栅极结构130与第一沟道层结构120正交，且正交的第一器件栅极结构130和第一沟道层结构120、以及位于该第一器件栅极结构130两侧的第一源漏掺杂区140用于构成一个第一器件150。
47.第一器件栅极结构130用于控制第一器件150的沟道的开启和关断。
48.本实施例中，第一器件栅极结构130为金属栅极(metal gate，mg)结构。通过采用金属栅极结构，从而减小半导体器件的漏电流。相应的，第一器件栅极结构130包括第一高k栅介质层(图未示)、位于第一高k栅介质层上的第一功函数层(图未示)、以及位于第一功函数层上的第一栅电极层(图未示)。
49.第一高k栅介质层的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述第一高k栅介质层的材料可以选自hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。作为一种示例，所述第一高k栅介质层的材料为hfo2。
50.第一功函数层用于调节第一器件150的阈值电压。本实施例中，所述第一器件150为nmos器件，所述第一功函数层相应为n型功函数层，n型功函数层的材料包括tial、mo、mon、aln和tialc中的一种或几种。
51.第一栅电极层用于将第一器件栅极结构130的电性引出。本实施例中，所述第一栅电极层的材料为al、cu、ag、au、pt、ni、ti或w。
52.第一源漏掺杂区140作为第一器件150的源区或漏区。本实施例中，第一源漏掺杂区140包括掺杂有第一型离子的第一外延层，所述第一型的导电类型与第一器件150的沟道导电类型相同。
53.具体地，第一器件150为nmos器件，因此，第一外延层的材料为si或sic，第一型离子为n型离子，n型离子包括p离子、as离子或sb离子。作为一种示例，第一源漏掺杂区140的材料为sip。
54.结合参考图4，本实施例中，第一器件结构100还包括：第一层间介质层160，位于第一器件栅极结构130侧部的第一衬底110上，第一层间介质层160覆盖第一器件栅极结构130的侧壁。
55.第一层间介质层160用于隔离相邻第一器件150。第一层间介质层160的材料为绝缘材料，其材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种
或多种。本实施例中，第一层间介质层160的材料为氧化硅。
56.本实施例中，第一层间介质层160的顶部和第一器件栅极结构130的顶部相齐平。
57.继续参考图4，本实施例中，所述半导体结构还包括：底部源漏插塞210，贯穿第一源漏掺杂区140上方的第一层间介质层160，并与第一源漏掺杂区140相连。
58.通过所述底部源漏插塞210，将第一源漏掺杂区140的电性引出。
59.本实施例中，与第一源漏掺杂区140相连的源漏插塞作为第一源漏插塞，底部源漏插塞210作为第一源漏插塞的一部分。
60.第一器件结构100上堆叠有第二器件结构300，相应的，第一源漏插塞贯穿第一源漏掺杂区140上方的第二器件结构300和第一层间介质层160。通过在第一器件结构100中设置底部源漏插塞210，在所述半导体结构的形成过程中，能够通过两次插塞形成工艺形成第一源漏插塞，也就是说，在第一器件结构100上堆叠第二器件结构300后，形成贯穿第二器件结构300且与底部源漏插塞210相连的顶部源漏插塞即可，顶部源漏插塞和底部源漏插塞用于构成第一源漏插塞，从而降低了单次插塞形成工艺的刻蚀深度，从而有利于提高第一源漏插塞的形貌质量和尺寸精度。
61.本实施例中，所述底部源漏插塞210和第一层间介质层160的顶部相齐平。本实施例中，底部源漏插塞210的材料为铜。铜的电阻率较低，有利于改善后段rc的信号延迟，提高芯片的处理速度，同时还有利于降低底部源漏插塞210的电阻，相应降低了功耗。在其他实施例中，底部源漏插塞的材料还可以为钨或钴等导电材料。
62.本实施例中，所述第一器件结构100中靠近第一器件栅极结构130顶部的面为正面101，第二器件结构300位于第一器件结构100的正面101，即第一器件150和第二器件350位于第一衬底110的同一侧，相应的，能够在第一衬底110的同一侧实现互连线的布局，有利于降低电路复杂度、降低半导体结构的厚度。而且，与第一器件和第二器件堆叠在同一衬底上的方案相比，第一器件150形成于第一衬底110上，第二器件350形成于第二衬底310上，第一器件150和第二器件350并未共用同一器件栅极结构，使得第一器件150和第二器件350之间相互独立，第一器件150和第二器件350之间仍能够实现电隔离，这相应提高了形成第一器件150和第二器件350时的工艺灵活性，易于使第一器件150和第二器件350满足各自的性能需求。
63.本实施例中，第二器件结构300键合于第一器件结构100的正面101。通过采用键合的方式，在所述半导体结构的形成过程中，能够直接将成品的第二衬底310与第一器件结构100相结合，从而降低工艺复杂度，且工艺可行性较高。
64.具体地，所述半导体结构还包括：键合层200，位于第一器件结构100的正面101和第二衬底310之间。通过键合层200，便于实现第二衬底310和第一器件结构100的键合，且键合强度较高。
65.本实施例中，键合层200的材料包括氧化硅。通过采用氧化硅，能够采用熔融键合(fusion bonding)的方式实现第二衬底310和第一器件结构100的键合，有利于提高键合效率、以及第一器件结构100和第二器件结构300之间的键合强度；而且，还有利于进一步提高第一器件150和第二器件350之间的电隔离效果；此外，通过采用氧化硅，使得键合温度较低，从而减小对第一器件150的性能的影响。
66.具体地，所述键合层200包括两层堆叠的子键合层，其中，一层子键合层位于第一
器件结构100的正面101，另一层子键合层位于第二衬底310朝向第一器件结构100的表面，从而通过两层子键合层的键合，实现第二衬底310和第一器件结构100的键合。例如，所述两层子键合层的材料均为氧化硅，从而实现氧化硅-氧化硅熔融键合。
67.本实施例中，第二器件结构300包括第二衬底310、以及形成于第二衬底310上的第二器件350。
68.第二衬底310用于为第二器件350的形成提供工艺平台。
69.本实施例中，所述第二衬底310是经过减薄处理后的衬底，所述第二衬底310的厚度较小，从而使得第二衬底310的厚度满足性能需求。
70.对第二衬底310的具体描述，可参考前述对第一衬底110的相应描述，在此不再赘述。
71.作为一种示例，第二器件结构300还包括：凸出于第二衬底310的第二鳍部311、以及位于第二鳍部311露出的第二衬底310上的第二隔离层312，第二隔离层312顶部和第二鳍部311顶部相齐平。
72.对第二鳍部311和第二隔离层312的具体描述，可分别参考前述对第一鳍部111和第一隔离层112的相应描述，在此不再赘述。
73.本实施例中，第二器件350包括位于第二衬底310上的第二沟道层结构320、横跨第二沟道层结构320的第二器件栅极结构330、以及位于第二器件栅极结构330两侧的第二沟道层结构320内的第二源漏掺杂区340。
74.第二沟道层结构320用于提供第二器件350的沟道。
75.本实施例中，第二沟道层结构320与第二衬底310间隔设置。具体地，第二沟道层结构320与第二鳍部311间隔设置。
76.第二沟道层结构320包括一个或多个在第二衬底310表面法线方向上间隔设置的第二沟道层325。作为一种示例，第二沟道层结构320包括一个第二沟道层325。
77.本实施例中，第二器件350为pmos器件，因此，第二沟道层结构320用于提供pmos器件的沟道，第二沟道层结构320的材料为锗或锗化硅。通过采用锗或锗化硅，有利于改善pmos晶体管的负偏压温度不稳定性(negative bias temperature instability，nbti)问题，从而提高pmos晶体管的性能。在其他实施例中，当第二器件为nmos器件时，第二沟道层结构相应用于提供nmos器件的沟道，第二沟道层结构的材料相应可以为硅。
78.需要说明的是，在其他实施例中，第二器件也可以为鳍式场效应晶体管，第二沟道层结构即为凸出于第二衬底的第二鳍部。相应的，第二隔离层覆盖第二鳍部的部分侧壁，第二隔离层的顶部低于第二鳍部的顶部。
79.本实施例中，第二沟道层结构320和第一沟道层结构120在第一衬底110上的投影非垂直相交，这相应使得第二器件栅极结构330和第一器件栅极结构130在第一衬底110上的投影也非垂直相交，而且，第一源漏掺杂区140位于第一器件栅极结构130两侧的第一沟道层结构120内，第二源漏掺杂区340位于第一器件栅极结构330两侧的第二沟道层结构320内，因此，第二器件350完全遮挡第一器件150的概率较低，以便于能够将第一器件150的电性引出。
80.具体地，第二沟道层结构320和第一沟道层结构120在第一衬底110上的投影非垂直相交，使得第二沟道层结构320在第一衬底110上的投影能够露出部分第一沟道层结构
120在第一衬底110上的投影。
81.相应的，与第一源漏掺杂区140相连的源漏插塞(即第一源漏插塞)能够设置于第二器件350露出的区域中，并贯穿第一源漏掺杂区140顶部上方的第二器件结构300和第一层间介质层160。同理，与第一器件栅极结构130顶部相连的栅极插塞也能够设置于第二器件350露出的区域中，并贯穿第一器件栅极结构130顶部上方的第二器件结构300。
82.需要说明的是，第二沟道层结构320和第一沟道层结构120在第一衬底110上的投影的夹角过大或者过小，均容易增大第二器件350对第一器件150的遮挡区域，从而增大将第一器件150的电性引出的难度。为此，本实施例中，第二沟道层结构320和第一沟道层结构120在第一衬底110上的投影的夹角为5度至85度，使得第二沟道层结构320在第一衬底110上的投影能够露出部分第一沟道层结构120在第一衬底110上的投影。
83.作为一种示例，所述夹角为45度，从而尽可能地减小第二器件350对第一器件150的遮挡区域，为形成与第一源漏掺杂区140相连的源漏插塞、以及与第一器件栅极结构130相连的栅极插塞提供足够的工艺窗口。
84.继续参考图3，本实施例中，在第二器件结构300中，在平行于第二衬底310表面的方向上，第二沟道层结构320的数量为多个，且多个第二沟道层结构320平行排列设置，相邻第二沟道层结构320之间具有第二节距p2。其中，第二节距p2为第二沟道层结构320的线宽(width)与相邻第二沟道层结构320的间距(space)之和。
85.本实施例中，第二节距p2和第一节距p1不相等，即第二节距p2小于第一节距p1，或者，第二节距p2大于第一节距p1。通过使第二节距p2和第一节距p1不相等，从而进一步减小第二器件350对第一器件150的遮挡区域。
86.需要说明的是，第二节距p2和第一节距p1的差值的绝对值不宜过小，也不宜过大。如果该差值的绝对值过小，则所述第二节距p2和第一节距p1过于接近，容易增大第二器件350对第一器件150的遮挡区域，甚至，容易导致第二器件350完全遮挡第一器件150的概率，从而增大将第一器件150的电性引出的工艺难度；如果该差值的绝对值过大，则容易出现第二节距p2过大或第一节距p1过大的问题，从而导致半导体结构的整体面积过大，而且，增大节距，相应会导致源漏掺杂区所对应外延层的体积增大，相应的，差值的绝对值过大，则容易导致第一源漏掺杂区140和第二源漏掺杂区340所对应外延层的体积差异过大，从而容易导致第一器件150和第二器件350的性能发生不匹配(mismatch)的问题。为此，本实施例中，第二节距p2和第一节距p1的差值的绝对值为1纳米至5纳米。例如，第二节距p2和第一节距p1的差值的绝对值为2纳米、3纳米或4纳米。
87.所述第二器件栅极结构330位于第二隔离层312上，所述第二器件栅极结构330与第二沟道层结构320正交，且正交的第二器件栅极结构330和第二沟道层结构320、以及位于该第二器件栅极结构330两侧的第二源漏掺杂区340用于构成一个第二器件350。
88.第二器件栅极结构330用于控制第二器件350的沟道的开启和关断。
89.本实施例中，第二器件栅极结构330为金属栅极结构，第二器件栅极结构330包括第二高k栅介质层(图未示)、位于第二高k栅介质层上的第二功函数层(图未示)、以及位于第二功函数层上的第二栅电极层(图未示)。
90.对第二高k栅介质层和第二栅电极层的具体描述，可分别参考前述对第一高k栅介质层和第一栅电极层的相应描述，在此不再赘述。
91.第二功函数层用于调节第二器件350的阈值电压。本实施例中，第二器件350为pmos器件，第二功函数层相应为p型功函数层，p型功函数层的材料包括tin、tan、tasin、taaln和tialn中的一种或几种。
92.第二源漏掺杂区340作为第二器件350的源区或漏区。本实施例中，第二源漏掺杂区340包括掺杂有第二型离子的第二外延层，所述第二型的导电类型与第二器件350的沟道导电类型相同。
93.具体地，第二器件350为pmos器件，因此，第二外延层的材料为si或sige，第二型离子为p型离子，p型离子包括b离子、ga离子或in离子。作为一种示例，第二源漏掺杂区340的材料为sigeb。
94.结合参考图4和图5，本实施例中，第二器件结构300还包括：第二层间介质层360，位于第二器件栅极结构330侧部的第二衬底310上，第二层间介质层360覆盖第二器件栅极结构330的侧壁。
95.第二层间介质层360用于隔离相邻第二器件350。本实施例中，第二层间介质层360的材料为氧化硅，第二层间介质层360的顶部和第二器件栅极结构330的顶部相齐平。对第二层间介质层360的具体描述，可参考前述对第一层间介质层160的相应描述，在此不再赘述。
96.如图4所示，所述半导体结构还包括：顶部源漏插塞220，贯穿第一源漏掺杂区140上方的第二层间介质层360和第二衬底310，并与底部源漏插塞210相连，顶部源漏插塞220和底部源漏插塞210用于构成第一源漏插塞230。
97.顶部源漏插塞220通过底部源漏插塞210与第一源漏掺杂区140实现电连接，因此，第一源漏插塞230用于将第一源漏掺杂区140的电性引出。
98.本实施例中，顶部源漏插塞220的顶部和第二层间介质层360的顶部相齐平，顶部源漏插塞220的材料为铜。
99.需要说明的是，在其他实施例中，顶部源漏插塞和底部源漏插塞也可以为一体结构，从而提高形成第一源漏插塞时的对准精度。
100.如图5所示，所述半导体结构还包括：第二源漏插塞240，贯穿第二源漏掺杂区340上方的第二层间介质层360，并与第二源漏掺杂区340相连。
101.第二源漏插塞240用于将第二源漏掺杂区340的电性引出。本实施例中，第二源漏插塞240的顶部和第二层间介质层360的顶部相齐平，第二源漏插塞240的材料为铜。对顶部源漏插塞220和第二源漏插塞240的具体描述，可参考前述对底部源漏插塞210的相应描述，在此不再赘述。
102.相应的，本发明还提供一种半导体结构的形成方法。
103.图6至图16本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
104.结合参考图6和图7，图7是图6的俯视图，形成第一器件结构400，包括第一衬底410、以及形成于第一衬底410上的第一器件450，第一器件450包括位于第一衬底410上的第一沟道层结构420、横跨第一沟道层结构420的第一器件栅极结构430、以及位于第一器件栅极结构430两侧的第一沟道层结构420内的第一源漏掺杂区440，第一器件结构400中靠近所述第一器件栅极结构430顶部的面为正面401。
105.其中，为了便于图示，图7仅示意出了第一沟道层结构420和第一器件栅极结构430
的相对位置关系。
106.本实施例中，所述形成方法用于形成互补场效应晶体管(complementary fet，cfet)，因此，后续在所述第一器件结构400上方形成具有第二器件的第二器件结构，从而使得第一器件450和第二器件垂直堆叠，进而节省面积、提高晶体管集成密度，并因此带来功耗和性价比上的好处。
107.第一衬底410用于为第一器件450的形成提供工艺平台。作为一种示例，所形成的第一器件450为全包围栅极晶体管。
108.本实施例中，第一衬底410为体衬底(bulk substrate)。作为一种示例，第一衬底的材料为硅。
109.另一些实施例中，第一衬底还可以为其他材料类型的衬底。例如，第一衬底的材料可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，第一衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
110.本实施例中，第一衬底410上还形成有第一鳍部411、以及位于第一鳍部411露出的第一衬底410上的第一隔离层412，第一隔离层412顶部和第一鳍部411顶部相齐平。对第一衬底410、第一鳍部411和第一隔离层412的具体描述，可参考前述实施例的相应描述，在此不再赘述。
111.本实施例中，第一器件450包括第一沟道层结构420、横跨第一沟道层结构420的第一器件栅极结构430、以及位于第一器件栅极结构430两侧的第一沟道层结构420内的第一源漏掺杂区440。
112.具体地，结合参考图7，所述第一器件栅极结构430与第一沟道层结构420正交，且正交的第一器件栅极结构430和第一沟道层结构420、以及位于该第一器件栅极结构430两侧的第一源漏掺杂区440用于构成一个第一器件450。
113.第一沟道层结构420用于提供第一器件450的沟道。
114.本实施例中，第一沟道层结构420与第一衬底410间隔设置。具体地，第一沟道层结构420与第一鳍部411间隔设置。
115.第一沟道层结构420包括一个或多个在第一衬底410表面法线方向上间隔设置的第一沟道层425。作为一种示例，第一沟道层结构420包括一个第一沟道层425。
116.本实施例中，第一器件450为nmos器件，因此，第一沟道层结构420用于提供nmos器件的沟道，第一沟道层结构420的材料为硅。
117.在其他实施例中，当第一器件为pmos器件时，第一沟道层结构相应用于提供pmos器件的沟道，第一沟道层结构的材料相应可以为锗或锗化硅。
118.继续参考图7，本实施例中，在平行于第一衬底410表面的方向上，第一沟道层结构420的数量为多个，且多个第一沟道层结构420平行排列设置，相邻第一沟道层结构420之间具有第一节距p1。
119.所述第一器件栅极结构430位于第一隔离层412上，所述第一器件栅极结构430用于控制第一器件450的沟道的开启和关断。
120.本实施例中，第一器件栅极结构430为金属栅极结构，第一器件栅极结构430包括第一高k栅介质层(图未示)、位于第一高k栅介质层上的第一功函数层(图未示)、以及位于第一功函数层上的第一栅电极层(图未示)。
121.对第一高k栅介质层、第一功函数层和第一栅电极层的具体描述，可参考前述实施例的相应描述，在此不再赘述。
122.本实施例中，第一源漏掺杂区440包括掺杂有第一型离子的第一外延层，所述第一型的导电类型与第一器件450的沟道导电类型相同。具体地，第一器件450为nmos器件，因此，第一外延层的材料为si或sic，第一型离子为n型离子，n型离子包括p离子、as离子或sb离子。
123.本实施例中，第一器件结构400还包括：第一层间介质层460，位于第一器件栅极结构430侧部的第一衬底410上，第一层间介质层460覆盖第一器件栅极结构430的侧壁。
124.第一层间介质层460用于隔离相邻第一器件450。第一层间介质层460的材料为绝缘材料，其材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，第一层间介质层460的材料为氧化硅。
125.本实施例中，第一层间介质层460的顶部和第一器件栅极结构430的顶部相齐平。
126.本实施例中，第一器件栅极结构430采用后形成高k栅介质层后形成栅电极层(high k last metal gate last)的工艺形成，因此，在形成第一器件栅极结构430之前，第一器件栅极结构430的位置由第一伪栅结构(dummy gate)占据。
127.具体地，形成第一器件结构400的步骤包括：在第一衬底410上形成一个或者多个堆叠的第一沟道叠层，每一个第一沟道叠层包括第一牺牲层(图未示)和位于第一牺牲层上的第一沟道层425；形成横跨第一沟道叠层的第一伪栅结构，第一伪栅结构覆盖第一沟道叠层的部分顶部和部分侧壁；在第一伪栅结构两侧的第一沟道叠层内形成第一源漏掺杂区440；在第一伪栅结构侧部的第一衬底410上形成第一层间介质层460，第一层间介质层460覆盖第一源漏掺杂区440；去除第一伪栅结构，在第一层间介质层460中形成第一栅极开口(图未示)；去除第一栅极开口露出的牺牲层，形成与第一栅极开口相连通的第一通槽(图未示)；在第一栅极开口和第一通槽中形成第一器件栅极结构430，第一器件栅极结构430包围第一沟道层425。
128.因此，本实施例中，最底部的第一沟道层425与第一鳍部411间隔设置。
129.本实施例中，在形成第一源漏掺杂区440之前，形成第一器件结构400的步骤还包括：在第一伪栅结构的侧壁形成第一侧墙(未标示)，第一侧墙用于保护第一伪栅结构的侧壁，还用于作为形成第一源漏掺杂区440时的掩膜。作为一种示例，第一侧墙的材料为氮化硅。
130.本实施例中，形成第一源漏掺杂区440之前，形成第一器件结构400的步骤还包括：以第一侧墙为掩膜，刻蚀第一伪栅结构两侧的第一沟道叠层，在第一沟道叠层内形成凹槽，凹槽露出第一牺牲层和第一沟道层425的侧壁；相应的，形成第一源漏掺杂区440的步骤包括：采用外延工艺，在凹槽中形成第一外延层，且在外延的过程中，原位自掺杂第一型离子，掺杂有第一型离子的第一外延层作为第一源漏掺杂区440。
131.需要说明的是，在形成凹槽后，形成第一源漏掺杂区440之前，形成第一器件结构400的步骤还包括：沿垂直于伪栅结构侧壁的方向，横向刻蚀凹槽露出的部分第一牺牲层，使剩余的第一牺牲层侧壁相对于第一沟道层425的侧壁向内缩进，形成沟槽，沟槽由相邻的第一沟道层425和剩余第一牺牲层围成，或者由最靠近第一衬底410的第一沟道层425、第一衬底410以及剩余第一牺牲层围成；在沟槽中形成第一内侧墙(inner spacer)(未标示)。
132.通过第一内侧墙，有利于减小第一器件栅极结构430和第一源漏插塞之间的寄生电容，从而提升器件性能。其中，第一源漏插塞指的是与第一源漏掺杂区440电连接的接触插塞。
133.需要说明的是，在其他实施例中，第一器件也可以为鳍式场效应晶体管，相应的，第一沟道层结构即为凸出于第一衬底的第一鳍部。相应的，第一隔离层覆盖第一鳍部的部分侧壁，第一隔离层的顶部低于第一鳍部的顶部。
134.其中，当第一器件为鳍式场效应晶体管时，形成第一伪栅结构的步骤中，第一伪栅结构横跨第一鳍部，且覆盖第一鳍部的部分顶部和部分侧壁，第一器件栅极结构相应仅形成于第一栅极开口中。形成鳍式场效应晶体管的步骤与形成全包围栅极晶体管的步骤相类似，本实施例在此不再说明。
135.结合参考图8，所述形成方法还包括：形成贯穿第一源漏掺杂区440上方的第一层间介质层460的底部源漏插塞510，底部源漏插塞510与第一源漏掺杂区440相连。
136.所述底部源漏插塞510用于将第一源漏掺杂区440的电性引出。具体地，底部源漏插塞510用于作为第一源漏插塞的一部分。
137.后续在第一器件结构400上堆叠第二器件结构，且通过第一源漏插塞将第一源漏掺杂区440的电性引出，相应的，第一源漏插塞贯穿第一源漏掺杂区440上方的第二器件结构和第一层间介质层460。因此，通过先形成底部源漏插塞510，后续在第一器件结构400上堆叠第二器件结构后，仅需形成贯穿第二器件结构且与底部源漏插塞510相连的顶部源漏插塞，顶部源漏插塞和底部源漏插塞用于构成第一源漏插塞，通过两次插塞形成工艺形成第一源漏插塞，以降低单次插塞形成工艺的刻蚀深度，这有利于提高每次刻蚀工艺的可控性，进而有利于提高第一源漏插塞的形貌质量和尺寸精度。
138.具体地，刻蚀第一源漏掺杂区440上方的第一层间介质层460，形成露出第一源漏掺杂区440的接触孔；在接触孔中填充导电材料；对导电材料进行平坦化处理，使剩余导电材料顶部与第一层间介质层460顶部相齐平，平坦化处理后的剩余导电材料作为底部源漏插塞510。
139.本实施例中，所述底部源漏插塞510的材料为铜。在其他实施例中，底部源漏插塞的材料还可以为钨或钴等导电材料。
140.形成第一器件结构400后，第一器件结构400中靠近所述第一器件栅极结构430顶部的面为正面401。作为一种示例，所述正面401露出所述第一器件栅极结构430顶部。
141.所述正面401用于为后续第二器件结构的形成提供工艺平台。
142.参考图9，在第一器件结构400的正面401上设置第二衬底610。
143.第二衬底610用于为后续形成第二器件提供工艺平台。
144.而且，第二衬底610作为第二器件结构的一部分，通过在第一器件结构400的正面401上设置第二衬底610，从而能够将第二器件结构堆叠于第一器件结构400的正面401。
145.与在同一衬底上形成堆叠的第一器件和第二器件的方案相比，本实施例在形成第一器件结构400后，在第一器件结构400的正面401上设置第二衬底610，从而能够分别在第一衬底410上制备第一器件450，在第二衬底610上制备第二器件，第一器件450和第二器件并未共用同一器件栅极结构，使得第一器件450和第二器件之间相互独立，第一器件450和第二器件之间仍能够实现电隔离，这相应提高了形成第一器件450和第二器件时的工艺灵
活性，易于使第一器件450和第二器件满足各自的性能需求。而且，后续在第二衬底610上形成第二器件后，第一器件450和第二器件位于第一衬底410的同一侧，相应的，后续能够在第一衬底410的同一侧实现互连线的布局，有利于降低电路复杂度、降低半导体结构的厚度。
146.对第二衬底610的具体描述，可结合参考对第一衬底410的相关描述，在此不再赘述。
147.本实施例中，在第一器件结构400的正面401上形成第二衬底610的步骤包括：提供第二衬底610；将所述第二衬底610键合至第一器件结构400的正面401。
148.通过采用键合的方式，能够直接将成品的第二衬底310与第一器件结构100相结合，从而降低工艺复杂度，且工艺可行性较高。
149.本实施例中，利用键合层500将所述第二衬底610键合至第一器件结构400的正面401。通过采用键合层500，便于实现第二衬底610和第一器件结构400的键合，且键合强度较高。
150.本实施例中，键合层500的材料包括氧化硅。通过采用氧化硅，能够采用熔融键合(fusion bonding)的方式实现第二衬底610和第一器件结构400的键合，有利于提高键合效率、以及第二衬底610和第一器件结构400之间的键合强度；而且，还有利于进一步提高第一器件450和第二器件之间的电隔离效果；此外，通过采用氧化硅，使得键合温度较低，从而减小对第一器件450的性能的影响。
151.本实施例中，所述第二衬底610包括用于与所述第一器件结构400相键合的待键合面601，在所述第一器件结构400的正面401形成第一子键合层(未标示)，在所述待键合面601形成第二子键合层(未标示)之后，使所述第一子键合层和第二子键合层相键合，从而实现第二衬底610和第一器件结构400的键合。相应的，所述第一子键合层和第二子键合层构成叠层结构的键合层500。
152.本实施例中，第一子键合层和第二子键合层的材料均为氧化硅，从而实现氧化硅-氧化硅熔融键合。
153.本实施例中，采用沉积工艺(例如，化学气相沉积工艺)，形成所述第一子键合层和第二子键合层。
154.本实施例中，所述第二衬底610中背向待键合面601的面上还形成有沟道材料层605。所述沟道材料层605用于形成第二沟道层结构。
155.本实施例中，后续所形成的第二器件为pmos器件，因此，所述沟道材料层605的材料为锗或锗化硅。在其他实施例中，当第二器件为nmos器件时，沟道材料层的材料相应可以为硅。
156.具体地，第二衬底610上形成有一个或者多个堆叠的沟道材料叠层(图未示)，每一个沟道材料叠层包括牺牲材料层(图未示)和位于牺牲材料层上的沟道材料层605。作为一种示例，沟道材料叠层的数量为一个。
157.所述牺牲材料层用于形成第二牺牲层，所述沟道材料层605用于形成第二沟道层。
158.因此，在实际形成过程中，第二衬底610和沟道材料层605之间还形成有牺牲材料层。需要说明的是，本实施例未在图10中示意出牺牲材料层。
159.本实施例中，所述沟道材料层605的材料为锗或锗化硅，所述牺牲材料层的材料相应为硅。牺牲材料层和沟道材料层605之间的刻蚀选择比较高，从而减小后续去除第二牺牲
层的工艺对第二沟道层的损伤。在其他实施例中，当沟道材料层的材料为硅时，牺牲材料层的材料相应为sige。
160.还需要说明的是，第二衬底610表面还形成有鳍部材料层(图未示)，鳍部材料层用于形成第二鳍部。作为一种示例，第二衬底610和鳍部材料层为一体结构。
161.在其他实施例中，当所形成的第二器件为鳍式场效应晶体管时，沟道材料层即为鳍部材料层，鳍部材料层直接形成于第二衬底上。具体地，鳍部材料层和第二衬底可以为一体结构。
162.此外，本实施例中，所述形成方法还包括：对所述第二衬底610进行减薄处理。
163.所述第二衬底610由裸晶圆(bare wafer)提供，裸晶圆的厚度通常较大，因此，通过对第二衬底610进行减薄处理，使得所述第二衬底610的最终厚度能够满足第二器件的性能需求。例如，提高器件的散热效果、且有利于后续封装制程的进行、减小封装后所获得封装结构的整体厚度。
164.其中，可以在将所述第二衬底610键合至第一器件结构400的正面401之前，进行所述减薄处理，也可以在将所述第二衬底610键合至第一器件结构400的正面401之后，进行所述减薄处理。
165.作为一种示例，将所述第二衬底610键合至第一器件结构400的正面401之后，对所述第二衬底610背向所述待键合面601的面进行减薄处理。
166.本实施例中，所述第二衬底610和鳍部材料层为一体结构，且鳍部材料层具有预设厚度，相应的，对所述鳍部材料层的顶面进行减薄处理，且在减薄处理后，使得鳍部材料层厚度达到预设厚度的同时，第二衬底610的厚度也满足工艺需求。
167.具体地，可以采用研磨的方式进行所述减薄处理。
168.在另一些实施例中，也可以采用中性掺杂离子(例如氧离子和氮离子中的一种或两种)在裸晶圆内形成停止区，从而使所述停止区用于定义减薄处理的停止位置。
169.在其他实施例中，当所述第二衬底为绝缘体上的硅衬底或者绝缘体上的锗衬底时，还可以在将所述第二衬底键合至第一器件结构的面之前，对所述第二衬底的待键合面进行减薄处理，并停止于所述绝缘体层的底部。
170.结合参考图10，图10为俯视图，在第一器件结构400(如图9所示)的正面401(如图9所示)上设置第二衬底610(如图9所示)后，在第二衬底610上形成第二沟道层结构620，第二沟道层结构620和第一沟道层结构420在第一衬底410上的投影非垂直相交。
171.其中，第一沟道层结构420的轮廓用虚线框表示，且为了便于图示，仅示意出了第一沟道层结构420、第二沟道层结构620和第二衬底610。
172.第二沟道层结构620用于提供第二器件的沟道。
173.本实施例中，第二沟道层结构620与第二衬底610间隔设置。
174.具体地，形成第二沟道层结构620的步骤包括：图形化沟道材料叠层，将牺牲材料层图形化为第二牺牲层(图未示)，将沟道材料层605图形化为第二沟道层625。因此，图形化沟道材料叠层后，形成一个或者多个堆叠的第二沟道叠层，每一个第二沟道叠层包括第二牺牲层(图未示)以及位于第二牺牲层上的第二沟道层625。
175.本实施例中，沿第二衬底610的表面法线方向上，沟道材料叠层的数量为一个，第二沟道叠层的数量相应为一个，因此，第二沟道层625即为第二沟道层结构620。
176.在其他实施例中，沿第二衬底的表面法线方向上，当沟道材料叠层的数量为多个时，第二沟道叠层的数量相应为多个，第二沟道层结构相应包括多个在第二衬底表面法线方向上间隔设置的第二沟道层。其中，相邻第二沟道层之间通过第二牺牲层相隔离。
177.本实施例中，图形化沟道材料叠层的过程中，还图形化鳍部材料层，形成位于第二衬底610顶部和第二沟道层结构620底部之间的第二鳍部(图未示)。相应的，第二沟道层结构620和第二鳍部间隔设置。
178.需要说明的是，第二鳍部位于第二沟道层结构620的下方，因此，图10中未示出所述第二鳍部。
179.在其他实施例中，当所形成的第二器件为鳍式场效应晶体管时，所述沟道材料层为鳍部材料层，所述第二沟道层结构相应为凸出于第二衬底的第二鳍部。
180.需要说明的是，形成第二沟道层结构620后，所述形成方法还包括：在第二沟道层结构620露出的第二衬底610上形成第二隔离层(图未示)。本实施例中，第二隔离层的顶部和第二鳍部的顶部相齐平。
181.需要说明的是，图10中未示出所述第二隔离层。
182.本实施例中，第二沟道层结构620和第一沟道层结构420在第一衬底410上的投影非垂直相交。
183.后续形成横跨第二沟道层结构620的第二器件栅极结构，并在第二器件栅极结构两侧的第二沟道层结构620内形成第二源漏掺杂区，正交的第二器件栅极结构和第二沟道层结构620、以及位于该第二器件栅极结构两侧的第二源漏掺杂区用于构成一个第二器件，第二器件和第二衬底用于构成第二器件结构。由于第一器件栅极结构430和第一沟道层结构420在第一衬底410上的投影正交，第二器件栅极结构和第二沟道层结构620在第二衬底610上的投影也正交，这相应使得第二器件栅极结构和第一器件栅极结构430在第一衬底410上的投影也非垂直相交，因此，第二器件完全遮挡第一器件450的概率较低，以便于能够将第一器件450的电性引出。
184.具体地，第二沟道层结构620和第一沟道层结构420在第一衬底410上的投影非垂直相交，使得第二沟道层结构620在第一衬底410上的投影能够露出部分第一沟道层结构420在第一衬底410上的投影。
185.相应的，后续形成电连接第一源漏掺杂区440的源漏插塞时，所述源漏插塞能够形成于第二器件露出的区域中，并贯穿第一源漏掺杂区440顶部上方的第二器件结构和第一层间介质层460。同理，当形成与第一器件栅极结构430顶部相连的栅极插塞时，所述栅极插塞也能够设置于第二器件露出的区域中，并贯穿第一器件栅极结构430顶部上方的第二器件结构。
186.需要说明的是，第二沟道层结构620和第一沟道层结构420在第一衬底410上的投影的夹角过大或者过小，均容易增大第二器件对第一器件450的遮挡区域，从而增大将第一器件450的电性引出的难度。为此，本实施例中，第二沟道层结构620和第一沟道层结构420在第一衬底410上的投影的夹角为5度至85度。
187.作为一种示例，所述夹角为45度，从而尽可能地减小第二器件对第一器件450的遮挡区域，为形成与第一源漏掺杂区440相连的源漏插塞、以及与第一器件栅极结构430相连的栅极插塞提供足够的工艺窗口。
188.本实施例中，在平行于第二衬底610表面的方向上，第二沟道层结构620的数量为多个，且多个第二沟道层结构620平行排列设置，相邻第二沟道层结构620之间具有第二节距p2。其中，第二节距p2为第二沟道层结构620的线宽与相邻第二沟道层结构620的间距之和。
189.本实施例中，第二节距p2和第一节距p1不相等，通过使第二节距p2和第一节距p1不相等，从而进一步减小第二器件对第一器件450的遮挡区域。
190.需要说明的是，第二节距p2和第一节距p1的差值的绝对值不宜过小，也不宜过大。如果该差值的绝对值过小，则所述第二节距p2和第一节距p1过于接近，容易增大第二器件对第一器件450的遮挡区域，甚至，容易导致第二器件完全遮挡第一器件450的概率，从而增大将第一器件450的电性引出的工艺难度；如果该差值的绝对值过大，则容易出现第二节距p2过大或第一节距p1过大的问题，从而导致半导体结构的整体面积过大，而且，增大节距，相应会导致源漏掺杂区所对应外延层的体积增大，相应的，差值的绝对值过大，则容易导致第一源漏掺杂区440和第二源漏掺杂区所对应外延层的体积差异过大，从而容易导致第一器件450和第二器件的性能发生不匹配(mismatch)的问题。为此，本实施例中，第二节距p2和第一节距p1的差值的绝对值为1纳米至5纳米。
191.结合参考图11至图14，在第二衬底610上形成第二器件栅极结构630和第二源漏掺杂区640，第二器件栅极结构630横跨第二沟道层结构620，第二源漏掺杂区640位于第二器件栅极结构630两侧的第二沟道层结构620内，第二源漏掺杂区640、第二器件栅极结构630和第二沟道层结构620用于形成第二器件650，第二器件650和第二衬底610用于构成第二器件结构600。
192.其中，图11是立体图，图12是图11的俯视图，图13是图11在第二器件600露出的位置处且沿第一沟道层结构425延伸方向的剖面图，图14是图11中第二器件结构600沿第二沟道层结构625延伸方向的剖面图。且为了示意第一器件450和第二器件650的相对位置关系，图12仅示出了第一沟道层结构420、第一器件栅极结构430、第二沟道层结构620和第二器件栅极结构630。
193.正交的第二器件栅极结构630和第二沟道层结构620、以及位于该第二器件栅极结构630两侧的第二源漏掺杂区640用于构成一个第二器件650。
194.通过在第二衬底610上形成第二器件栅极结构630和第二源漏掺杂区640，从而形成堆叠于第一器件450上方的第二器件650。具体地，第二器件栅极结构630形成于第二隔离层412上。
195.第二器件栅极结构630用于控制第二器件650的沟道的开启和关断。
196.本实施例中，第二器件栅极结构630为金属栅极结构。相应的，第二器件栅极结构630包括第二高k栅介质层(图未示)、位于第二高k栅介质层上的第二功函数层(图未示)、以及位于第二功函数层上的第二栅电极层(图未示)。对第二高k栅介质层和第二栅电极层的具体描述，可分别参考前述对第一高k栅介质层和第一栅电极层的相应描述，在此不再赘述。
197.第二功函数层用于调节第二器件650的阈值电压。本实施例中，第二器件650为pmos器件，第二功函数层相应为p型功函数层，p型功函数层的材料包括tin、tan、tasin、taaln和tialn中的一种或几种。本实施例中，第二源漏掺杂区640包括掺杂有第二型离子的
第二外延层。具体地，第二器件650为pmos器件，因此，第二外延层的材料为si或sige，，第二型离子为p型离子，p型离子包括b离子、ga离子或in离子。
198.本实施例中，所述半导体结构的形成方法还包括：在第二衬底610上形成第二层间介质层660，第二层间介质层660位于第二器件栅极结构630侧部的第二衬底610上，且覆盖第二器件栅极结构630的侧壁，第二层间介质层660、第二器件650和第二衬底610用于构成第二器件结构600。
199.第二层间介质层660用于隔离相邻第二器件650。本实施例中，第二层间介质层660和第二器件栅极结构630的顶部相齐平。对第二层间介质层660的具体地描述，可参考前述对第一层间介质层460的相应描述，在此不再赘述。
200.本实施例中，第二器件栅极结构630采用后形成高k栅介质层后形成栅电极层的工艺形成，因此，在形成第二器件栅极结构630之前，第二器件栅极结构630的位置由第二伪栅结构占据。
201.具体地，形成第二器件结构600的步骤包括：形成第二沟道叠层后，形成横跨第二沟道叠层的第二伪栅结构，第二伪栅结构覆盖第二沟道叠层的部分顶部和部分侧壁；在第二伪栅结构两侧的第二沟道叠层内形成第二源漏掺杂区640；在第二伪栅结构侧部的第二衬底610上形成第二层间介质层660，第二层间介质层660覆盖第二源漏掺杂区640；去除第二伪栅结构，在第二层间介质层660中形成第二栅极开口(图未示)；去除第二栅极开口露出的第二牺牲层，形成与第二栅极开口相连通的第二槽(图未示)；在第二栅极开口和第二沟槽中形成第二器件栅极结构630，第二器件栅极结构430包围第二沟道层425。
202.因此，本实施例中，最底部的第二沟道层425与第二鳍部411间隔设置。
203.本实施例中，第二器件栅极结构430的侧壁还形成有第二侧墙(未标示)，位于第二沟道层625下方的第二器件栅极结构430和第二源漏掺杂区640之间还形成有第二内侧墙。
204.需要说明的是，对第二源漏掺杂区640、第二侧墙和第二内侧墙及其形成方法的具体描述，可分别参考前述对第一源漏掺杂区440、第一侧墙和第一内侧墙的相关描述，在此不再赘述。
205.结合参考图15，图15是基于图13的剖视图，形成第二器件结构600后，所述形成方法还包括：形成贯穿第一源漏掺杂区440上方的第二层间介质层660和第二衬底610的顶部源漏插塞520，顶部源漏插塞520与底部源漏插塞510相连，顶部源漏插塞520和底部源漏插塞510用于构成第一源漏插塞530。
206.所述顶部源漏插塞520通过底部源漏插塞510与第一源漏掺杂区440实现电连接，因此，第一源漏插塞530用于将第一源漏掺杂区440的电性引出。
207.本实施例中，顶部源漏插塞520的顶部和第二层间介质层660的顶部相齐平，顶部源漏插塞520的材料为铜。具体地，通过刻蚀、沉积和平坦化工艺，形成顶部源漏插塞520。顶部源漏插塞520的形成方法与底部源漏插塞510的形成方法相类似，本实施例在此不再赘述。
208.结合参考图16，图16是基于图14的剖视图，形成第二器件结构600后，所述形成方法还包括：形成贯穿第二源漏掺杂区640上方的第二层间介质层660的第二源漏插塞540，第二源漏插塞540与第二源漏掺杂区640相连。
209.所述第二源漏插塞540用于将第二源漏掺杂区640的电性引出。
210.本实施例中，第二源漏插塞540的顶部和第二层间介质层660的顶部相齐平，第二源漏插塞540的材料为铜。具体地，通过刻蚀、沉积和平坦化工艺，形成所述第二源漏插塞540。第二源漏插塞540的形成方法与底部源漏插塞510的形成方法相类似，本实施例在此不再赘述。
211.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。