半导体功率及其制作方法与流程

[0001]
本申请涉及半导体功率制作技术领域，具体而言，涉及一种半导体器件及其制作方法。


背景技术：

[0002]
半导体功率器件(比如，mos器件)以高反击穿电压、高可靠性、低成本被市场广泛使用。随着应用领域的增加，超高压产品(比如，1000v、1200v、1500v甚至1700v)的市场需求越来越大。
[0003]
采用传统的分压环终端技术会增加平面半导体功率器件的成本，会降低平面半导体功率器件的竞争优势。有鉴于此，设计一种能够降低平面半导体功率器件制作成本，且耐高压的半导体功率器件，成为本领域技术人员急需解决的技术问题。


技术实现要素：

[0004]
为了克服上述技术背景中所提及的技术问题，本申请实施例提供一种半导体功率器件及其制作方法。
[0005]
本申请的第一方面，提供一种半导体功率器件制作方法，所述方法包括：
[0006]
提供一衬底；
[0007]
在所述衬底的上表面形成多个相互间隔的扩散窗口，并基于所述扩散窗口对所述衬底进行掺杂形成vld终端，其中，多个扩散窗口的宽度从所述衬底上表面的一端往所述衬底上表面的另一端依次减小；
[0008]
在所述衬底上表面的两端形成源区窗口，并在所述源区窗口对应的衬底区域形成jfet区；
[0009]
在所述衬底上方形成多晶硅层，并通过对所述多晶硅层进行刻蚀得到多个离散的多晶硅图形；
[0010]
对所述源区窗口中未被所述多晶硅图形覆盖的区域进行n+离子注入，并进行推结处理，形成n+区；
[0011]
在所述衬底上方形成绝缘层，并在所述绝缘层上形成多个场板接触孔，其中，所述场板接触孔位于相邻的多晶硅图形之间对应的区域；
[0012]
对所述源区窗口中未被所述多晶硅图形覆盖的区域所对应的衬底进行刻蚀，形成电极接触缺口；
[0013]
在所述绝缘层远离衬底一侧沉积金属层，并通过刻蚀所述金属层形成至少位于所述源区窗口的电极及位于所述场板接触孔上的场板，其中，所述电极中的源极和漏极通过所述电极接触缺口与所述jfet区连接，所述电极中的栅极与一多晶硅图形连接。
[0014]
在本申请的一种可能实施例中，所述在所述衬底的上表面形成多个相互间隔的扩散窗口，并基于所述扩散窗口对所述衬底进行掺杂形成vld终端的步骤，包括：
[0015]
在所述衬底的上表面生长厚度为0.3um-0.5um的氧化层；
[0016]
通过刻蚀所述氧化层，形成多个相互间隔的扩散窗口；
[0017]
在60kev-90kev的注入功率下，通过所述扩散窗口，向所述衬底注入剂量为5e12-8e12的硼，并在1000℃-1100℃的温度下进行推结和氧化处理，在所述衬底形成掺杂厚度从所述衬底一端向另一端逐渐变小的vld终端，并在所述衬底上表面形成厚度为1.5um-2.0um的氧化层。
[0018]
在本申请的一种可能实施例中，所述在所述衬底的两端形成源区窗口，并在所述源区窗口对应的衬底区域形成jfet区的步骤，包括：
[0019]
在所述衬底的两端形成源区窗口；
[0020]
在100kev的注入功率下，通过所述源区窗口，向所述衬底注入剂量为2.2e12的磷；
[0021]
在1000℃的温度下，进行118-138分钟的通干氧扩散，在所述源区窗口对应的衬底表面形成厚度为0.09um-0.1um的栅极氧化层；
[0022]
在1150℃的温度及氮气环境下，推结处理300分钟在所述源区窗口对应的衬底区域形成jfet区。
[0023]
在本申请的一种可能实施例中，所述在所述衬底上方形成多晶硅层，并通过对所述多晶硅层进行刻蚀得到多个离散的多晶硅图形的步骤，包括：
[0024]
在所述衬底上方沉积厚度为0.6um-0.8um的多晶硅层，并通过三氯氧磷进行激活；
[0025]
对所述多晶硅层进行刻蚀，得到多个离散的多晶硅图形。
[0026]
在本申请的一种可能实施例中，在通过对所述多晶硅层进行刻蚀得到多个离散的多晶硅图形的步骤之后，所述方法还包括对源区窗口对应的衬底进行杂质补偿的步骤，该步骤包括：
[0027]
在80kev的注入功率下，对所述源区窗口中未被所述多晶硅图形覆盖的部分区域对应的衬底注入剂量为3-5e13的硼；
[0028]
在60kev的注入功率下，对所述源区窗口中未被所述多晶硅图形覆盖的部分区域对应的衬底注入剂量为7-9e14的硼；
[0029]
在1150℃的温度下，经过30分钟推结处理，完成对所述源区窗口对应的衬底在不同深度的杂质补偿。
[0030]
在本申请的一种可能实施例中，所述对所述源区窗口中未被所述多晶硅图形覆盖的区域进行n+离子注入，并进行推结处理，形成n+区的步骤，包括：
[0031]
对所述衬底表面的氧化层厚度进行处理，使得所述源区窗口未被所述多晶硅图形覆盖的区域的氧化层厚度控制在0.05um以内；
[0032]
在120kev的注入功率下，对所述衬底注入剂量为2-5e15的砷，将砷注入到所述源区窗口未被所述多晶硅图形覆盖的区域；
[0033]
在600℃的温度及氮气环境下，推结处理120分钟在所述源区窗口未被所述多晶硅图形覆盖的区域形成n+区。
[0034]
在本申请的一种可能实施例中，所述在所述绝缘层远离衬底一侧沉积金属层，并通过刻蚀所述金属层形成至少位于所述源区窗口的电极及位于所述场板接触孔上的场板的步骤，包括：
[0035]
在所述绝缘层远离衬底一侧沉积厚度为0.32um的铝金属层；
[0036]
对所述铝金属层进行刻蚀形成至少位于所述源区窗口的电极及位于所述场板接
触孔上的场板；
[0037]
在温度450℃的温度，及氮气和氢气的混合气体环境下，对所述电极和场板进行处理形成合金。
[0038]
本申请的第二方面，还提供一种半导体功率器件，包括：
[0039]
衬底；
[0040]
位于所述衬底的掺杂区，所述掺杂区包括，掺杂厚度从所述衬底一端向另一端逐渐变小的vld终端、位于所述衬底两端的jfet区，及位于所述jfet区上的n+区；
[0041]
位于所述vld终端对应衬底上表面的氧化层；
[0042]
位于所述氧化层及所述jfet区上的多晶硅图形；
[0043]
覆盖在所述多晶硅图形上的绝缘层，所述绝缘层上设置有多个场板接触孔，其中，所述场板接触孔位于相邻的多晶硅图形之间；
[0044]
位于所述衬底两端且分别伸入所述衬底的源极和漏极，及靠近所述源极，与一多晶硅图形连接的栅极；以及位于所述场板接触孔上方的场板。
[0045]
在本申请的一种可能实施例中，所述多晶硅图形的厚度为0.6um-0.8um，所述多晶硅图形中的多晶硅方阻目标值为8.5-10.5ω/
□
。
[0046]
在本申请的一种可能实施例中，所述绝缘层包括覆盖在所述多晶硅图形上的氧化层，及覆盖在该氧化层上的硼磷硅玻璃层，其中，覆盖在所述多晶硅图形上的氧化层的厚度为0.2um，所述硼磷硅玻璃层的厚度为0.8um。
[0047]
本申请实施例提供的半导体功率器件及其制作方法，通过多个相互间隔的扩散窗口对衬底进行一次性杂质注入，在衬底形成包括掺杂浓度渐变掺杂区的横向变掺杂(variable lateral doping，vld)终端，并在vld终端上制作包括多晶硅图形和金属场板的复合场板。采用vld终端相比分压环终端，可以缩短场板所在区域的面积，增加源区的面积，使半导体功率器件的功率容量更大(耐高压)，热阻更低，另外采用多晶硅图形和金属场板的复合场板可以提高电压稳定性，提高半导体功率器件的可靠性。
附图说明
[0048]
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
[0049]
图1为本申请实施例提供的半导体功率器件的剖面结构示意图；
[0050]
图2为本申请实施例提供的半导体功率器件制作方法的流程图；
[0051]
图3-图11为本申请实施例提供的制作图1中的半导体功率器件的制作工艺示意图。
具体实施方式
[0052]
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
[0053]
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0054]
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
[0055]
在本申请的描述中，需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性，附图中各个部件的位置关系及尺寸比例仅仅只是示意，并不表示产品的实际位置和实际尺寸比例。
[0056]
为了解决背景技术中提及的技术问题，发明人创新性地设计以下的半导体功率器件及其制作方法。
[0057]
请参照图1，图1示出了本申请实施例提供的半导体功率器件10的结构剖面示意图。
[0058]
半导体功率器件10可以包括：衬底110、掺杂区、氧化层120、多晶硅图形150、绝缘层170、源极181、栅极182、漏极183及场板190。
[0059]
在本实施例中，掺杂区可以包括掺杂厚度从衬底110的一端向另一端逐渐变小的vld终端130、位于衬底110两端的jfet区140，及位于jfet区上的n+区160。其中，位于衬底110一端的jfet区140位于vld终端130上。
[0060]
氧化层120位于衬底110的上表面与vld终端130对应，多个多晶硅图形150位于氧化层120和jfet区140上，多个多晶硅图形150在氧化层120和jfet区140上离散分布。
[0061]
绝缘层170覆盖在多晶硅图形150上，绝缘层170上设置有多个场板接触孔，其中，场板接触孔位于相邻的多晶硅图形150之间。
[0062]
源极181和漏极183分别延伸至衬底110两端的jfet区140中，栅极182靠近源极181且与一多晶硅图形150连接；场板190位于场板接触孔上方。在本实施例中，源极181包括延伸至衬底110一端的jfet区140的金属电极和一个位于场板接触孔上方的金属电极，栅极182位于组成源极181的两个金属电极之间。在本实施例中，金属电极可以采用金属铝制作而成。
[0063]
本实施例提供的半导体功率器件10在衬底110中形成掺杂浓度渐变的vld终端130，并在vld终端130上制作包括多晶硅图形150和场板190的复合场板。与分压环终端技术相比，可以缩短场板190所在区域的面积，增加源区的面积，使半导体功率器件的功率容量更大(耐高压)，热阻更低，另外采用多晶硅图形150和场板190的复合场板可以提高电压稳定性，提高半导体功率器件10的可靠性。
[0064]
在本实施例中，多晶硅图形150的厚度可以为0.6um-0.8um，多晶硅图形150中的多晶硅方阻目标值可以为8.5-10.5ω/
□
。
[0065]
在本实施例中，绝缘层170可以包括覆盖在多晶硅图形150上的氧化层(图中未示出)，及覆盖在该氧化层上的硼磷硅玻璃层(图中未示出)，其中，覆盖在多晶硅图形150上的氧化层的厚度可以为0.2um，硼磷硅玻璃层的厚度可以为0.8um。
[0066]
请参照图2，图2示出了本申请实施例提供的半导体功率器件制作方法的流程图，该制作方法包括以下步骤：
[0067]
步骤s201，提供一衬底110。
[0068]
在本实施例中，衬底110可以选用电阻率60-70ω
·
cm硅质抛光材料片。
[0069]
步骤202，请参照图3、图4及图5，在衬底110的上表面形成多个相互间隔的扩散窗口，并基于扩散窗口对衬底110进行掺杂。
[0070]
多个扩散窗口的宽度从衬底110上表面的一端向衬底110上表面的另一端依次减小。
[0071]
在本实施例中，步骤s202可以通过以下方式实现。
[0072]
首先，在衬底110的上表面生长一层厚度为0.3um-0.5um的初始氧化层120
’
。
[0073]
接着，通过刻蚀初始氧化层120
’
，形成多个相互间隔的扩散窗口。
[0074]
可选地，先在初始氧化层120
’
上涂覆一光刻胶层，通过带有扩散窗口图案的掩膜板光刻该光刻胶层，在光刻胶层上形成扩散窗口图案；然后，采用腐蚀液对初始氧化层120
’
进行腐蚀，将光刻胶层上的图案转移到初始氧化层120
’
上，得到多个相互间隔的扩散窗口。
[0075]
最后，在60kev-90kev的注入功率下，通过扩散窗口，向衬底110注入剂量为5e12-8e12的硼，并在1000℃-1100℃的温度下进行推结和氧化处理，在衬底110形成掺杂厚度从所述衬底一端向另一端逐渐变小的vld终端130，并在衬底110上表面形成厚度为1.5um-2.0um的氧化层120。
[0076]
在本实施例中，上述掺杂方式可以大大的降低场限环结构中离主结最远位置处的尖峰电场，使得电场分布更加均匀，采用结深的掺杂改善曲率效应，可以有效提高击穿电压。另外，上述结构相比普通的场板和场限环结构，它能够在相同的击穿电压条件下使半导体功率器件的尺寸更小，可以节省制作成本。另外，氧化层120可以起到隔离vld终端130的作用，防止在高电压下vld终端130结构内与表面形成击穿。
[0077]
步骤s203，在衬底110上表面的两端形成源区窗口，并在源区窗口对应的衬底区域形成jfet区140。
[0078]
在本实施例中，步骤s203可以通过以下方式实现。
[0079]
首先，请参照图6，在衬底110的上方涂覆光刻胶层，通过光刻将位于衬底110两端上方的光刻胶去除，再通过腐蚀液腐蚀，将未被光刻胶覆盖的氧化层120去除，在衬底110的两端形成源区窗口。
[0080]
接着，在100kev的注入功率下，通过源区窗口，向衬底注入剂量为2.2e12的磷。
[0081]
再接着，在1000℃的温度下，进行118-138分钟的通干氧扩散，在源区窗口对应的衬底110表面形成厚度为0.09um-0.1um的栅极氧化层(图中未示出)。
[0082]
最后，请参照图7，在1150℃的温度及氮气环境下，推结处理300分钟在源区窗口对应的衬底110区域形成jfet区140。
[0083]
步骤s204，请参照图8，在衬底110上方形成多晶硅层，并通过对多晶硅层进行刻蚀得到多个离散的多晶硅图形150。
[0084]
首先，在衬底110上方沉积厚度为0.6um-0.8um的多晶硅层，并通过三氯氧磷进行激活；
[0085]
然后，对多晶硅层进行刻蚀，在源区窗口和vld终端130上得到多个离散的多晶硅
图形150。
[0086]
可选地，在多晶硅层上涂覆光刻胶层，通过光刻、干法刻蚀得到位于源区窗口和vld终端130上的多晶硅图形150。
[0087]
在本实施例中，在步骤s204之后，该半导体功率器件制作方法还可以包括对源区窗口对应的衬底进行杂质补偿的步骤，通过采用不同注入功率及注入剂量对衬底110的不同深度进行杂质补偿，以改变源区窗口对应衬底在不同深度的离子分布情况。
[0088]
具体地，进行杂质补偿的步骤可以采用以下方式实现。
[0089]
首先，在80kev的注入功率下，对源区窗口中未被多晶硅图形150覆盖的部分区域对应的衬底110注入剂量为3-5e13的硼；
[0090]
接着，在60kev的注入功率下，对源区窗口中未被多晶硅图形150覆盖的部分区域对应的衬底110注入剂量为7-9e14的硼；
[0091]
最后，在1150℃的温度下，经过30分钟推结处理，完成对源区窗口对应的衬底110在不同深度的杂质补偿。
[0092]
步骤s205，请参照图9，对源区窗口中未被多晶硅图形150覆盖的区域进行n+离子注入，并进行推结处理，形成n+区。
[0093]
在本实施例中，步骤s205可以通过以下方式实现。
[0094]
首先，对衬底110表面的氧化层厚度进行处理，使得源区窗口未被多晶硅图形150覆盖的区域的氧化层厚度控制在0.05um以内；
[0095]
接着，在120kev的注入功率下，对衬底110注入剂量为2-5e15的砷，将砷注入到源区窗口未被多晶硅图形150覆盖的区域；
[0096]
最后，在600℃的温度及氮气环境下，推结处理120分钟在源区窗口未被多晶硅图形150覆盖的区域形成n+区。
[0097]
步骤s206，请参照图10，在衬底110上方形成绝缘层170，并在所述绝缘层170上形成多个场板接触孔171，其中，场板接触孔171位于相邻的多晶硅图形之间对应的区域。
[0098]
在本实施例中，绝缘层170包括覆盖在多晶硅图形150上的氧化层(图中未示出)，及覆盖在该氧化层上的硼磷硅玻璃层(图中未示出)。
[0099]
可选地，步骤s206可以采用以下方式实现。
[0100]
首先，在衬底110上方沉淀0.2um的氧化层；
[0101]
然后，在0.2um的氧化层上沉淀0.8um的硼磷硅玻璃层；
[0102]
最后，在950℃-1000℃的温度下，进行20分钟回流形成绝缘层170。
[0103]
步骤s207，请参照图11，对源区窗口中未被多晶硅图形150覆盖的区域所对应的衬底110进行刻蚀，形成电极接触缺口1101。
[0104]
步骤s208，请再次参照图1，在所述绝缘层远离衬底110一侧沉积金属层，并通过刻蚀金属层形成至少位于所述源区窗口的电极及位于场板接触孔171上的场板，其中，电极中的源极181和漏极183通过电极接触缺口1101与jfet区140连接，电极中的栅极182与一多晶硅图形150连接。
[0105]
在本实施例中，步骤s208可以通过以下方式实现。
[0106]
首先，在绝缘层170远离衬底110一侧沉积厚度为0.32um的铝金属层；
[0107]
接着，对铝金属层进行刻蚀形成至少位于源区窗口的电极(源极181、栅极182及漏
极183)及位于场板接触孔上的场板190。
[0108]
在温度450℃的温度，及氮气和氢气的混合气体环境下，对电极和场板190进行处理形成合金。
[0109]
综上所述，本申请实施例提供的半导体功率器件及其制作方法，通过多个相互间隔的扩散窗口对衬底进行一次性杂质注入，在衬底形成包括掺杂浓度渐变掺杂区的vld终端，并在vld终端上制作包括多晶硅图形和金属场板的复合场板。采用vld终端相比分压环终端，可以缩短场板所在区域的面积，增加源区的面积，使半导体功率器件的功率容量更大(耐高压)，热阻更低，另外采用多晶硅图形和金属场板的复合场板可以提高电压稳定性，提高半导体功率器件的可靠性。
[0110]
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。