半导体结构的形成方法与流程

1.本技术实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。


背景技术：

2.在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)的沟道长度也相应不断缩短。
3.因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如纳米线晶体管。纳米线晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，纳米线晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
4.为了进一步提高半导体结构的集成度，提出了forksheet晶体管，其是finfet和纳米线晶体管之后的选择，其因复杂的双边鳍状结构用介电墙(wall)隔开，介电墙的均一性对于半导体器件性能的提高至关重要。


技术实现要素：

5.本技术实施例解决的问题是提供一种半导体结构的形成方法，用于提高介电墙的均一性，优化半导体结构的电学性能。
6.为解决上述问题，本技术实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括分立的器件区，所述器件区包括相间隔的第一区域和第二区域，所述基底包括初始衬底以及位于所述初始衬底上的多个堆叠材料层，所述堆叠材料层包括交替叠布的牺牲材料层和沟道材料层，且所述堆叠材料层最底部为牺牲材料层；在所述第一区域和第二区域的所述堆叠材料层上形成分立的掩膜层；所述器件区中，在所述第一区域的掩膜层和第二区域的掩膜层之间形成牺牲掩膜层，所述牺牲掩膜层的耐刻蚀度小于所述掩膜层的耐刻蚀度；以所述掩膜层和牺牲掩膜层为掩膜刻蚀所述堆叠材料层和部分厚度的所述初始衬底，在所述第一区域和第二区域之间形成器件开口，形成所述器件开口的步骤包括：去除所述牺牲掩膜层；以所述沟道材料层的顶部为刻蚀停止位置，以掩膜层为掩膜刻蚀所述牺牲材料层；以所述牺牲材料层的顶部为刻蚀停止位置，以掩膜层为掩膜刻蚀所述沟道材料层；在所述器件开口中形成介电墙。
7.与现有技术相比，本技术实施例的技术方案具有以下优点：
8.本发明实施例所提供的半导体结构的形成方法中，所述基底包括分立的器件区，所述器件区包括相间隔的第一区域和第二区域，在所述第一区域和第二区域的所述堆叠材料层上形成掩膜层的步骤中，各个所述掩膜层的均一性较高，相应的所述第一区域和第二区域的掩膜层和堆叠材料层围成的区域的均一性较高，在所述第一区域的掩膜层和第二区域的掩膜层之间形成的牺牲掩膜层的均一性较高，因为所述牺牲掩膜层的耐刻蚀度小于所述掩膜层的耐刻蚀度，以所述掩膜层和牺牲掩膜层为掩膜刻蚀所述堆叠材料层，形成器件
开口的步骤中，多个所述牺牲掩膜层的被去除速率的均一性较好，且易同时去除被去除，而且，在形成器件开口的过程中，以所述沟道材料层的顶部为刻蚀停止位置，以掩膜层为掩膜刻蚀所述牺牲材料层；以所述牺牲材料层的顶部为刻蚀停止位置，以掩膜层为掩膜刻蚀所述沟道材料层；所述沟道材料层和牺牲材料层的顶部均起到暂时刻蚀停止作用，进而可以使得因各器件区刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题较小，有利于使得器件开口的均一性较高，从而在所述器件开口中形成的介电墙的均一性较高，所述介电墙能够较好的电隔离后续形成在第一区域和第二区域的半导体结构，降低后续形成在第一区域和第二区域的半导体结构之间漏电流的概率，有利于提高半导体结构的电学性能和电学性能的均一性。
9.可选方案中，所述基底还包括位于所述器件区之间的隔离区；形成所述器件开口的步骤中，还在隔离区形成隔离开口，所述隔离开口为刻蚀所述掩膜层和牺牲掩膜层之间的所述堆叠材料层和初始衬底形成的，所述器件开口为刻蚀所述牺牲掩膜层、牺牲掩膜层底部的所述堆叠材料层和初始衬底形成的，也就是说，所述隔离区刻蚀的膜层的厚度小于器件区刻蚀的膜层的厚度，且因为所述隔离区的横向尺寸大于所述第一区域和第二区域之间间隔的横向尺寸，因此，与器件区相比，所述隔离区的反应副产物易快速被去除，减小反应副产物对刻蚀过程的阻碍，综上，有利于使得因此所述隔离开口的深度大于器件开口的深度，从而形成在隔离开口中的隔离结构能够更好的电隔离器件区。
附图说明
10.图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
11.图5至图17是本技术实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
12.由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
13.参考图1至图4，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
14.如图1所示，提供基底，所述基底包括器件区和隔离区a，所述器件区包括相间隔第一区域i和第二区域ii，所述基底包括初始衬底100以及位于所述初始衬底100上的多个堆叠材料层101，所述堆叠材料层101包括多个牺牲材料层1011、位于所述牺牲材料层1011上的沟道材料层1012；在所述堆叠材料层101上形成掩膜材料层102；在所述掩膜材料层102上形成核心层103；在所述核心层103以及所述核心层103露出的所述掩膜材料层102上保形覆盖侧墙材料层104。如图2所示，采用无掩膜干法刻蚀工艺去除所述核心层103顶部的所述侧墙材料层104，剩余的所述侧墙材料层104作为侧墙层105；形成所述侧墙层105后，去除所述核心层103。如图3所示，以所述侧墙层105为掩膜刻蚀所述掩膜材料层102，形成掩膜层106。如图4所示，以所述掩膜层106为掩膜刻蚀所述堆叠材料层101和部分厚度的所述初始衬底100，分别形成衬底107、位于所述衬底107上的鳍部108和位于所述鳍部108上的堆叠结构109，所述衬底107、鳍部108以及堆叠结构109围成开口，位于所述第一区域i和第二区域ii之间的所述开口作为器件开口110，位于所述隔离区a中的所述开口作为隔离开口113。
15.所述隔离区a用于电隔离各个所述器件区，为了使得隔离区a电隔离器件区的效果较好，形成器件开口110的过程中，在隔离区a中的形成的隔离开口113的深度大于所述器件开口110的深度。因此，去除所述核心层103顶部的所述侧墙材料层104，形成所述侧墙层105的步骤中，没有过刻蚀处理，在所述第一区域i和第二区域ii之间的所述掩膜材料层102上预留部分厚度的所述侧墙材料层104作为侧墙阻挡层111(如图2所示)，形成侧墙层105的工艺控制性差，导致各个所述侧墙阻挡层111的厚度易不一致，相应的，在以侧墙层105为掩膜刻蚀所述掩膜材料层102，形成掩膜层106的过程中，一些器件区a的所述第一区域i和第二区域ii之间的所述掩膜层106完全被去除，一些器件区a的所述第一区域i和第二区域ii之间的所述掩膜层106仍存在残留，导致第一区域i和第二区域ii之间的掩膜层106的厚度均一性较差，从而在以掩膜层106为掩膜刻蚀所述堆叠材料层101，形成的器件开口110的深度均一性较差。后续在所述鳍部108之间的所述器件开口110中形成隔离层，因为所述器件开口110的深浅不一，导致所述隔离层不能很好的电隔离相邻的鳍部108，后续形成在第一区域i的鳍部108和第二区域的鳍部108之间易存在漏电流。
16.为了解决技术问题，所述基底包括分立的器件区，所述器件区包括相间隔的第一区域和第二区域，在所述第一区域和第二区域的所述堆叠材料层上形成掩膜层的步骤中，各个所述掩膜层的均一性较高，相应的所述第一区域和第二区域的掩膜层和堆叠材料层围成的区域的均一性较高，在所述第一区域的掩膜层和第二区域的掩膜层之间形成的牺牲掩膜层的均一性较高，因为所述牺牲掩膜层的耐刻蚀度小于所述掩膜层的耐刻蚀度，以所述掩膜层和牺牲掩膜层为掩膜刻蚀所述堆叠材料层，形成器件开口的步骤中，多个所述牺牲掩膜层的被去除速率的均一性较好，且易同时去除被去除，而且，在形成器件开口的过程中，以所述沟道材料层的顶部为刻蚀停止位置，以掩膜层为掩膜刻蚀所述牺牲材料层；以所述牺牲材料层的顶部为刻蚀停止位置，以掩膜层为掩膜刻蚀所述沟道材料层；所述沟道材料层和牺牲材料层的顶部均起到暂时刻蚀停止作用，进而可以使得因各器件区刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题较小，有利于使得器件开口的均一性较高，从而在所述器件开口中形成的介电墙的均一性较高，所述介电墙能够较好的电隔离后续形成在第一区域和第二区域的半导体结构，降低后续形成在第一区域和第二区域的半导体结构之间漏电流的概率，有利于提高半导体结构的电学性能和电学性能的均一性。
17.为使本技术实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本技术实施例的具体实施例做详细的说明。
18.图5至图17是本技术实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
19.参考图5，提供基底，基底包括分立的器件区，器件区包括相间隔的第一区域i和第二区域ii，基底包括初始衬底200以及位于初始衬底200上的多个堆叠材料层201，堆叠材料层201包括交替叠布的牺牲材料层2011和沟道材料层2012，且堆叠材料层201最底部为牺牲材料层2011。
20.基底为后续形成半导体结构提供工艺平台。本实施例中，第一区域i用于形成第一型晶体管，第二区域ii用于形成第二型晶体管，第一型晶体管和第二型晶体管的导电类型不同。具体的，第一型晶体管为pmos(positive channel metal oxide semiconductor)，第二型晶体管为nmos(negative channel metal oxide semiconductor)。其他实施例中，第
一晶体管还可以为nmos，第二晶体管还可以pmos。
21.初始衬底200用于为后续形成叉型栅极晶体管(forksheet)提供工艺平台。
22.本实施例中，初始衬底200为硅衬底。在其他实施例中，初始衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，初始衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
23.堆叠材料层201为后续形成堆叠结构做准备。具体的，沟道材料层2012为后续形成沟道层做准备，牺牲材料层2011为后续形成牺牲层做准备。
24.本实施例中，沟道材料层2012的材料包括硅；牺牲材料层2011的材料包括锗化硅。其他实施例中，沟道材料层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，牺牲材料层的材料相应还可以为硅。
25.需要说明的是，堆叠材料层201的最底部为牺牲材料层2011，牺牲材料层2011为后续形成栅极结构占据空间位置，在半导体结构工作时，使得最底部的沟道层能够被栅极结构包围，最底部的沟道层能够更好的被栅极结构控制，有利于优化半导体结构的电学性能。
26.本实施例中，提供基底的步骤中，将堆叠材料层201中顶部的三个膜层从上到下依次作为第一膜层、第二膜层和第三膜层。具体的，第一膜层为牺牲材料层2011，第二膜层为沟道材料层2012，第三膜层为牺牲材料层2011。其他实施例中，第一膜层还可以为沟道材料层，第二膜层为牺牲材料层，第三膜层为沟道材料层。
27.将最顶部的牺牲材料层2011作为顶部牺牲材料层207，顶部牺牲材料层207的厚度大于牺牲材料层2011的厚度。顶部牺牲材料层207为后续形成的栅极结构占据空间位置，使得后续形成在最顶部的沟道层上的栅极结构的厚度较大，更易达到工艺需求，在半导体结构工作时，最顶部的沟道层能够更好的被栅极结构控制，有利于优化半导体结构的电学性能。
28.需要说明的是，提供基底的步骤中，基底还包括位于器件区之间的隔离区a，隔离区a位于器件区之间，用于电隔离相邻器件区。
29.以平行于衬底表面，且垂直于器件区和隔离区a交界线的方向为横向，隔离区a的横向尺寸大于第一区域i和第二区域ii之间的横向间隔。
30.后续在第一区域i和第二区域ii的堆叠材料层201上形成分立的掩膜层，器件区中，在第一区域的掩膜层和第二区域的掩膜层之间形成牺牲掩膜层，牺牲掩膜层的耐刻蚀度小于掩膜层的耐刻蚀度；以掩膜层和牺牲掩膜层为掩膜刻蚀堆叠材料层和部分厚度的初始衬底，在第一区域i和第二区域ii之间形成器件开口，在隔离器a中形成隔离开口。隔离开口为刻蚀掩膜层和牺牲掩膜层之间的堆叠材料层和初始衬底形成的，器件开口为刻蚀牺牲掩膜层、牺牲掩膜层底部的堆叠材料层和初始衬底形成的，也就是说，隔离区a刻蚀的膜层的厚度小于器件区刻蚀的膜层的厚度，且因为隔离区a的横向尺寸大于第一区域i和第二区域ii之间间隔的横向尺寸，与器件区相比，隔离区a的反应副产物易快速被去除，减小反应副产物对刻蚀过程的阻碍，综上，有利于使得因此隔离开口的深度大于器件开口的深度，从而形成在隔离开口中的隔离结构能够更好的电隔离器件区。
31.参考图6至图8，在第一区域i和第二区域ii的堆叠材料层201上分立掩膜层202(如图8所示)。
32.掩膜层202作为后续刻蚀堆叠材料层201和部分厚度的初始衬底200，形成器件开
口的掩膜。
33.本实施例中，掩膜层202为叠层结构。具体的，掩膜层202的材料包括：掩膜层包括第一掩膜分层2021、位于第一掩膜分层2021上的第二掩膜分层2022以及位于第二掩膜分层2022上的第三掩膜分层2023。
34.具体的，第一掩膜分层2021包括氧化硅层；第二掩膜分层2022包括氮化硅层；第三掩膜分层2023包括氧化硅层。
35.具体的，在第一区域i和第二区域ii的堆叠材料层201上形成掩膜层202的步骤包括：
36.如图6所示，在堆叠材料层201上形成掩膜材料层203；
37.本实施例中，掩膜材料层203包括第一掩膜材料分层2031、位于第一掩膜材料分层2031上的第二掩膜材料分层2032以及位于第二掩膜材料分层2032上的第三掩膜材料分层2033。
38.继续参考图6，在掩膜材料层203上形成核心层204。
39.核心层204为后续形成侧墙层提供工艺空间。具体的，核心层204的材料包括：无定形硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，核心层204的材料包括氮化硅。
40.继续参考图6，在核心层204以及核心层204露出的掩膜材料层203上保形覆盖侧墙材料层205。
41.侧墙材料层205为形成侧墙层做准备。具体的，侧墙材料层205保形覆盖在核心层204上和核心层204露出的掩膜材料层203上。
42.具体的，侧墙材料层205的材料包括：无定形硅。无定形硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成侧墙材料层205的工艺难度和工艺成本。
43.参考图7，以掩膜材料层203的顶部为去除停止位置，去除核心层204顶部以及掩膜材料层203表面的侧墙材料层205，剩余的位于核心层204侧壁上的侧墙材料层205作为侧墙层206。侧墙层206作为后续刻蚀掩膜材料层203，形成掩膜层做准备。
44.本实施例中，采用无掩膜干法刻蚀工艺去除核心层204顶部以及掩膜材料层203表面的侧墙材料层205。
45.半导体结构的形成方法还包括：形成侧墙层206后，去除核心层204。去除核心层204，为后续以侧墙层206为掩膜刻蚀掩膜材料层203，形成掩膜层做准备。
46.如图8所示，以侧墙层206为掩膜刻蚀掩膜材料层203，形成掩膜层202。掩膜层202作为后续刻蚀堆叠材料层201的刻蚀掩膜。
47.本实施例中，以侧墙层206为掩膜采用干法刻蚀工艺刻蚀掩膜材料层203，形成掩膜层202。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，能够获得相当准确的图形转换，有利于使掩膜层202的形貌满足工艺需求，且还有利于提高掩膜材料层203的去除效率。且干法刻蚀工艺的过程中，能够以堆叠材料层201的顶部为刻蚀停止位置降低对其他膜层结构的损伤。在干法刻蚀工艺过程中，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀第一掩膜分层2021、第二掩膜分层2022以及第三掩膜分层2023，简化了工艺步骤。
48.需要说明的是，在第一区域i和第二区域ii的堆叠材料层201上形成掩膜层202的步骤中，掩膜层202是在一步刻蚀中形成的，各个掩膜层202的均一性较高，相应的第一区域i和第二区域ii的掩膜层202和堆叠材料层201围成的区域的均一性较高。
49.半导体结构的形成方法还包括：形成掩膜层202后，去除侧墙层206。
50.去除侧墙层206，为后续以掩膜层202为掩膜刻蚀堆叠材料层201，形成堆叠结构做准备。形成掩膜层202的步骤中，各个侧墙层206的厚度均一性通常较差，去除均一性较差的侧墙层206，采用均一性较好的掩膜层202作为刻蚀堆叠材料层201的刻蚀掩膜，有利于提高堆叠结构的均一性，相应有利于提高后续形成在第一区域i和第二区域ii的器件开口的均一性。本实施例中，采用湿法刻蚀工艺去除侧墙层206。
51.参考图9和图10，器件区中，在第一区域i的掩膜层202和第二区域ii的掩膜层202之间形成牺牲掩膜层208，牺牲掩膜层208的耐刻蚀度小于掩膜层202的耐刻蚀度。后续过程中，牺牲掩膜层208和掩膜层202一同作为刻蚀堆叠材料层201的刻蚀掩膜。
52.因为第一区域i和第二区域ii的掩膜层202和堆叠材料层201围成的区域的均一性较高，相应的，在第一区域i和第二区域ii的掩膜层202之间形成牺牲掩膜层208的均一性较高。
53.后续以牺牲掩膜层208为掩膜刻蚀堆叠材料层201的步骤中，牺牲掩膜层208和顶部牺牲材料层207的被刻蚀速率不宜过大也不宜过小。若刻蚀选择比过大，牺牲掩膜层208过早的被消耗，牺牲掩膜层208不能很好的起到掩膜的作用，在刻蚀隔离区a的顶部牺牲材料层207的过程中，第一区域i和第二区域ii之间的顶部牺牲材料层207也被刻蚀去除，后续刻蚀堆叠材料层201和部分厚度的初始衬底200，在器件区形成器件开口，易导致形成在器件开口的深度过大，后续在器件开口中形成介电墙，相应的介电墙易存在孔隙，此外，器件开口的深度过大，介电墙对形成的鳍部和堆叠结构的应力较大，堆叠结构易弯曲或倾斜。若刻蚀选择比过小，牺牲掩膜层208不易被去除，相应的第一区域和第二区域ii的掩膜层202之间的顶部牺牲材料层207不易被去除，易导致器件开口的深度过小，后续形成在器件开口中的介电墙不能很好的电隔离第一区域i和第二区域ii中的鳍部、堆叠结构，第一区域i和第二区域ii的鳍部之间易存在漏电流的情况。本实施例中，牺牲掩膜层208与顶部牺牲材料层207的刻蚀选择比为1至15。
54.本实施例中，牺牲掩膜层208的材料与牺牲材料层2011的材料相同，也就是说，牺牲掩膜层208的材料与顶部牺牲材料层207的材料相同。牺牲掩膜层208的材料包括锗化硅。相应的，后续以掩膜层202为掩膜刻蚀顶部的牺牲材料层207的步骤中，掩膜层202和顶部的牺牲材料层207的被去除速率相同。
55.具体的，器件区中，在第一区域i的掩膜层202和第二区域ii的掩膜层202之间形成牺牲掩膜层208步骤包括：在掩膜层202和掩膜层202露出的堆叠材料层201上形成牺牲掩膜材料层209；去除掩膜层202顶部、堆叠材料层201表面的牺牲掩膜材料层209；剩余的位于第一区域i的掩膜层202和第二区域ii的掩膜层202之间的牺牲掩膜材料层209作为牺牲掩膜层208。
56.本实施例中，采用原子层沉积工艺形成牺牲掩膜材料层209。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高牺牲掩膜材料层209的厚度均一性，使牺牲掩膜材料层209的能够保形覆盖在掩膜层202的侧壁、掩膜层202顶部以及堆叠材料层201表面；此
外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了牺牲掩膜材料层209的保形覆盖能力。在其他实施例中，还可以采用化学气相沉积工艺形成牺牲掩膜材料层。
57.需要说明的是，形成牺牲掩膜材料层209的步骤中，牺牲掩膜材料层209厚度的两倍，大于第一区域i的掩膜层202和第二区域ii的掩膜层202之间的横向间隔。从而，器件区中，第一区域i和第二区域ii之间能够被牺牲掩膜材料层209填满，有利于提高牺牲掩膜层208的形成质量。
58.具体的，采用各向同性刻蚀工艺去除掩膜层202顶部、堆叠材料层201表面的牺牲掩膜材料层209。在采用各向同性刻蚀工艺刻蚀牺牲掩膜材料层209的过程中，掩膜层202顶部、侧壁以及堆叠材料层201表面的牺牲掩膜材料层209暴露的区域过多，容易被去除，而掩膜层202之间牺牲掩膜材料层209仅顶部被暴露，在各向同性刻蚀工艺的过程中，难以被去除，被留存下来，构成牺牲掩膜层208。
59.需要说明的是，形成牺牲掩膜层208的步骤中，还去除掩膜层202中靠近隔离区a的侧壁上的牺牲掩膜材料层209。
60.本实施例中，各向同性的刻蚀工艺包括各向同性的干法刻蚀工艺，相应的刻蚀气体包括hcl。其他实施例中，各向同性的干法刻蚀工艺还可以采用湿法刻蚀工艺，相应的刻蚀溶液包括氯化氢溶液。
61.参考图11至图16，以掩膜层202和牺牲掩膜层202为掩膜刻蚀堆叠材料层201和部分厚度的初始衬底200，在第一区域i和第二区域ii之间形成器件开口303(如图14所示)，形成器件开口303的步骤包括：去除牺牲掩膜层202；以沟道材料层2012的顶部为刻蚀停止位置，以掩膜层202为掩膜刻蚀牺牲材料层2011；以牺牲材料层2011的顶部为刻蚀停止位置，以掩膜层202为掩膜刻蚀沟道材料层2012。
62.基底包括分立的器件区，器件区包括相间隔的第一区域i和第二区域ii，在第一区域i和第二区域ii的堆叠材料层201上形成掩膜层202的步骤中，各个掩膜层202的均一性较高，相应的第一区域i和第二区域ii的掩膜层202和堆叠材料层201围成的区域的均一性较高，在第一区域i的掩膜层202和第二区域ii的掩膜层202之间形成的牺牲掩膜层202的均一性较高，因为牺牲掩膜层202的耐刻蚀度小于掩膜层202的耐刻蚀度，以掩膜层202和牺牲掩膜层202为掩膜刻蚀堆叠材料层201，形成器件开口303的步骤中，多个牺牲掩膜层202的被去除速率的均一性较好，且易同时去除被去除，而且，在形成器件开口303的过程中，以沟道材料层2012的顶部为刻蚀停止位置，以掩膜层202为掩膜刻蚀牺牲材料层2011；以牺牲材料层2011的顶部为刻蚀停止位置，以掩膜层202为掩膜刻蚀沟道材料层2012；沟道材料层2012和牺牲材料层2011的顶部均起到暂时刻蚀停止作用，进而可以使得因各器件区刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题较小，有利于使得器件开口303的均一性较高，从而在器件开口303中形成的介电墙的均一性较高，介电墙能够较好的电隔离后续形成在第一区域i和第二区域ii的半导体结构，降低后续形成在第一区域i和第二区域ii的半导体结构之间漏电流的概率，有利于提高半导体结构的电学性能和电学性能的均一性。
63.具体的，以掩膜层202和牺牲掩膜层208为掩膜刻蚀堆叠材料层201和部分厚度的初始衬底200的步骤中，分别形成堆叠结构302，以及衬底300和位于衬底300上的鳍部301，衬底300、鳍部301以及堆叠结构302围成开口，位于器件区的开口作为器件开口303。
64.本实施例中，以掩膜层202为掩膜采用干法刻蚀工艺刻蚀堆叠材料层201和部分厚
度的初始衬底200，形成器件开口303。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，能够获得相当准确的图形转换，有利于使堆叠结构302的形貌满足工艺需求，且还有利于提高堆叠材料层201的去除效率。通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀牺牲材料层2011和沟道材料层2012，简化了工艺步骤。且刻蚀牺牲材料层2011的步骤中，能够以沟道材料层2012的顶部为刻蚀停止位置，刻蚀沟道材料层2012的过程中，能够以牺牲材料层2011的顶部为刻蚀停止位置，能够使得器件开口303的形成质量较好。
65.以掩膜层202和牺牲掩膜层208为掩膜刻蚀堆叠材料层201和部分厚度的初始衬底200，形成器件开口303的步骤包括：以器件区的初始衬底200的顶部为刻蚀停止位置，以掩膜层202为掩膜刻蚀器件区的最底部的牺牲材料层2011，将剩余的沟道材料层2012作为沟道层3022，将剩余的牺牲材料层2011作为牺牲层3021，将沟道层3022和牺牲层3021作为堆叠结构302；形成堆叠结构302后，以掩膜层202为掩膜刻蚀初始衬底200，形成器件开口303。
66.形成器件开口303的过程中，以初始衬底200的顶部为刻蚀停止位置起到暂时刻蚀停止作用，进而可以使得因各器件区刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题较小，有利于使得器件开口303的均一性较高，从而在器件开口303中形成的介电墙的均一性较高，介电墙能够较好的电隔离后续形成在第一区域i和第二区域ii的半导体结构，降低后续形成在第一区域i和第二区域ii的半导体结构之间漏电流的概率，有利于提高半导体结构的电学性能和电学性能的均一性。
67.本实施例中，剩余的沟道材料层2012作为沟道层3022，剩余的牺牲材料层2011作为牺牲层3021。
68.半导体结构的形成方法中，以掩膜层202和牺牲掩膜层202为掩膜刻蚀堆叠材料层201和部分厚度的初始衬底200，形成器件开口303的步骤中，以掩膜层202和牺牲掩膜层202为掩膜刻蚀堆叠材料层201和部分厚度的初始衬底200，形成隔离开口212，隔离开口212的深度大于器件开口303的深度，从而形成在隔离开口212中的隔离结构能够更好的电隔离器件区。
69.后续在隔离开口212中形成隔离结构，隔离结构用于电隔离相邻的器件区。
70.本实施例中，形成隔离开口212的步骤包括：
71.如图11和图12所示，隔离区a中，以第二膜层的顶部为刻蚀停止位置，刻蚀第一膜层的步骤中，第一区域i和第二区域ii之间的第一膜层被刻蚀部分厚度。本实施例中，第一膜层的材料为牺牲材料层2011，指代顶部牺牲材料层207，第二膜层的材料为沟道材料层2012。相应的，以沟道材料层2012的顶部为刻蚀停止位置，刻蚀顶部牺牲材料层207的步骤中，第一区域i和第二区域ii之间的顶部牺牲材料层207被刻蚀部分厚度。
72.如图12所示，隔离区a中，以第三膜层的顶部为刻蚀停止位置，以掩膜层202为掩膜刻蚀第二膜层。
73.隔离区a中的顶部牺牲材料层207被去除时，第一区域i和第二区域ii之间顶部牺牲材料层207仍留存部分厚度，且因为沟道材料层2012和牺牲材料层2011具有刻蚀选择比，因此在刻蚀隔离区a的第二膜层时，也就是，刻蚀沟道材料层2012的过程中，第一区域i和第二区域ii之间的顶部牺牲材料层207的被刻蚀难度较大，相应的，器件区的顶部牺牲材料层207有留存。
74.如图13所示，隔离区a中，刻蚀去除第三膜层的步骤中，第一区域i和第二区域ii之
间的第一膜层被去除，在隔离区a中形成第一开口210，在器件区中形成第二开口213。也就是第一区域i和第二区域ii之间的顶部牺牲材料层207被去除。从而刻蚀去除隔离区a的第三膜层的步骤中，第一开口210比第二开口213深尺寸d，d为一个牺牲材料层2011和沟道材料层2012的厚度之和，后续继续以掩膜层202为掩膜刻蚀堆叠材料层201和初始衬底200，第一开口210和第二开口213的深度相差d，有利于使后续形成的隔离开口的深度大于器件开口的深度。
75.相应的，如图14所示，以器件区最底部的沟道材料层2012为刻蚀停止层，刻蚀牺牲材料层2011的过程中，以隔离区a的初始衬底200的顶部为刻蚀停止位置，刻蚀隔离区a最底部的牺牲材料层2012。隔离区a中形成有第三开口214，第一区域i和第二区域ii之间形成有第四开口215。
76.刻蚀隔离区a最底部的牺牲材料层2012的步骤中，以隔离区a的顶部为刻蚀停止位置，有利于使各个隔离区a中的第三开口214的不易出现刻蚀不足或过刻蚀的问题，使得各个第三开口214的形貌均一性较高，有利于使得后续形成的隔离开口的均一性较高。且因为第一开口210(如图13所示)和第二开口213(如图13所示)的深度相差d，且因为在刻蚀堆叠材料层201的过程中，不断的以沟道材料层2012和牺牲材料层2011的顶部为刻蚀停止位置。因此，第三开口214比第四开口215的深尺寸d，有利于使后续形成的隔离开口的深度大于器件开口的深度，从而形成在隔离开口中的隔离结构能够更好的电隔离器件区。
77.如图15所示，以掩膜层202为掩膜刻蚀器件区最底部的沟道材料层2012和牺牲材料层2011的步骤中，以初始衬底200的顶部为刻蚀停止位置，在第一区域i和第二区域ii之间形成第五开口216。
78.形成第五开口216的过程中，以初始衬底200的顶部为刻蚀停止位置，不易出现刻蚀不足或过刻蚀的问题，使得各个第五开口216的形貌均一性较高，有利于使得后续形成的器件开口的均一性较高，从而在器件开口303中形成的介电墙的均一性较高，介电墙能够较好的电隔离后续形成在第一区域i和第二区域ii的半导体结构，降低后续形成在第一区域i和第二区域ii的半导体结构之间漏电流的概率，有利于提高半导体结构的电学性能和电学性能的均一性。
79.需要说明的是，形成第五开口216的过程中，还以掩膜层202为掩膜刻蚀隔离区a中的初始衬底200。具体的，形成第五开口216的步骤中，剩余的沟道材料层2012作为沟道层3022，剩余的牺牲层2011作为牺牲层3021，堆叠的沟道层3022和牺牲层3021作为堆叠结构302。
80.如图16所示，以掩膜层202为掩膜刻蚀初始衬底200，形成器件开口303和隔离开口212。
81.形成的隔离开口212的深度大于器件开口303的深度，从而形成在隔离开口212中的隔离结构能够更好的电隔离器件区。
82.其他实施例中，半导体结构的形成方法中，提供基底的步骤中，第一膜层为沟道材料层。
83.相应的，以掩膜层和牺牲掩膜层为掩膜刻蚀堆叠材料层，形成堆叠结构的步骤包括：以牺牲材料层的顶部为刻蚀停止位置，以掩膜层和牺牲掩膜层为掩膜刻蚀最顶部的沟道材料层，沟道材料层的被刻蚀速率大于牺牲掩膜层的被刻蚀速率；以沟道材料层的顶部
为刻蚀停止位置，以掩膜层和牺牲掩膜层为掩膜刻蚀最顶部的牺牲材料层，刻蚀最顶部的牺牲材料层的过程中，去除牺牲掩膜层；以牺牲材料层的顶部为刻蚀停止位置，以掩膜层为掩膜刻蚀沟道材料层；以沟道材料层的顶部为刻蚀停止位置，以掩膜层为掩膜刻蚀牺牲材料层。以初始衬底的顶部为刻蚀停止位置，以掩膜层为掩膜刻蚀最底部的牺牲材料层。
84.半导体结构的形成方法还包括：形成隔离开口212和器件开口303后，去除掩膜层202。
85.去除掩膜层202增大后续形成介电墙的工艺窗口。
86.如图17所示，半导体结构的形成方法还包括：在器件开口303中，形成介电墙304。介电墙304用于电隔离第一区域i和第二区域ii，使得后续第一区域i的半导体结构和第二区域ii的半导体结构之间不易漏电，提高半导体结构的电学性能。
87.在器件开口303中形成介电墙304的步骤中，介电墙304包括位于鳍部301之间底部介电墙3041，以及位于堆叠结构302之间的顶部介电墙3042，底部介电墙3041的应力小于顶部介电墙3042的应力。
88.底部介电墙3041的应力小于顶部介电墙3042的应力，从而鳍部301和堆叠结构302构成的叠层结构受到的应力较小，使得叠层结构不易弯曲或者倾斜，有利于提高半导体结构的电学性能。
89.本实施例中，底部介电墙3041包括氧化硅。氧化硅的应力较小，使得底部介电墙3041对鳍部301的应力较小，鳍部301不易产生弯曲或倾斜，相应的鳍部301和堆叠结构302构成的叠层结构的不易弯曲或倾斜，具有较好的形貌，且氧化硅是工艺常用的介电材料，具有形成工艺简单，成本低等特点。
90.具体的，顶部介电墙3042的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，顶部介电墙3042的材料包括氮化硅。
91.形成介电墙304的步骤包括：形成覆盖器件开口303和隔离开口212的隔离材料层(图中未示出)；回刻蚀部分厚度的隔离材料层，剩余的位于第一区域i和第二区域ii之间的隔离材料层作为底部介电墙3041，底部介电墙3041的顶面低于或齐平于鳍部301的顶壁；形成底部介电墙3041后，形成保形覆盖剩余的隔离开口212和剩余的器件开口303的介电材料层；去除露出器件开口303的剩余的介电材料层，位于器件开口303中的介电材料层，作为顶部介电墙3042。
92.需要说明的是，在所述器件开口303中形成介电墙304的步骤中，在所述隔离开口212中形成隔离结构305。具体的，回刻蚀部分厚度的隔离材料层，形成底部介电墙3041的步骤中，剩余的位于隔离开口212中的隔离材料层作为隔离结构305。
93.本实施例中，隔离材料层采用流动性化学气相沉积工艺(flowable chemical vapor deposition，fcvd)形成。
94.本实施例中，采用干法刻蚀工艺回刻蚀部分厚度的隔离材料层，剩余的隔离材料层作为底部介电墙3041。干法刻蚀工艺具有各向异性的刻蚀特性。本实施例中，采用原子层沉积工艺形成介电材料层。在其他实施例中，还可以采用化学气相沉积工艺形成介电材料层。
95.具体的，采用各向同性的刻蚀工艺去除露出器件开口303的介电材料层。在采用各
向同性刻蚀工艺去除露出器件开口303的介电材料层的过程中，堆叠结构302侧壁和顶部的介电材料层暴露的区域过多，容易被去除，而器件开口303中的介电材料层仅顶部被暴露，在各向同性刻蚀工艺的过程中，难以被去除，容易被留存下来，构成顶部介电墙3042。
96.本实施例中，各向同性的刻蚀工艺包括湿法刻蚀工艺。介电材料层的材料为氮化硅，相应的湿法刻蚀溶液包括磷酸。
97.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。