形成互连结构的方法与流程

1.本揭露是关于一种形成互连结构的方法。


背景技术：

2.半导体集成电路(ic)产业已经历指数成长。集成电路材料及设计的技术进步已经产生多个集成电路世代，其中每个世代相较于前一个世代具有更小更复杂的电路。在集成电路发展的过程中，随着几何尺寸(例如，可以使用制程创造的最小元件(或线))的减小，功能密度(例如，每一晶片面积的互连装置的数量)已经广泛地提升。尺寸减小的过程通常通过提高制造效率及减低相关的成本来提供好处。
3.上述的尺寸缩减也增加加工和制造集成电路的复杂度，且为了实现这些进步，则需要相似程度的集成电路加工和制造的发展。举例来说，随着多层互连(mli)特征变得越来越小型化与ic特征尺寸不断缩小，mli特征的互连展示出越来越高的接触电阻，这给效能、良率以及成本带来了挑战。在先进ic技术节点中观察到，互连所表现的高接触电阻会显著地延迟信号有效率地传至ic元件(例如晶体管)与从ic元件传递的时间，从而使ic元件的效能并无任何改善。因此，互连仍然面临许多挑战需解决。


技术实现要素：

4.一种形成互连结构的方法，包含形成通道；形成第一阻障层以至少覆盖通道的顶面与侧壁；形成第一介电层于第一阻障层上；执行第一平坦化制程以去除第一介电层的一部分与第一阻障层的一部分，从而暴露通道顶面；形成第二介电层于第一介电层上，其中第二介电层具有暴露通道顶面的开口；形成阻挡层于通道顶面上；形成第二阻障层于第二介电层上；去除阻挡层以暴露通道顶面以及形成导电特征于开口中，其中导电特征接触通道顶面。
附图说明
5.当结合随附诸图阅读时，得自以下详细描述最佳地理解本揭露的一实施例。应强调，根据工业上的标准实务，各种特征并未按比例绘制且仅用于说明目的。事实上，为了论述清楚，可任意地增大或减小各种特征的尺寸。
6.图1、图2、图4至图5、图6a以及图7至图13绘示根据一实施例的一种形成半导体元件的方法的剖面图；
7.图3a至图3f绘示根据不同实施例的通道的剖面图；
8.图6b与图6c绘示根据不同实施例的于图6a中的结构的放大剖面图。
9.【符号说明】
10.1:半导体元件
11.10:通道开口
12.12:沟槽或开口
13.100:基底
14.102:元件区域
15.104:介电层
16.104t:顶面
17.106:阻障层
18.108:导电特征,导电体
19.108t1:顶面,暴露表面
20.108t2:顶面
21.110:遮罩图案
22.111:接触界面
23.112:通道
24.112a:底部
25.112b:顶部
26.112c:角
27.112s:侧壁
28.112t:顶面
29.112w1:底部宽度
30.112w2:顶部宽度
31.113:接触界面
32.114:阻障材料
33.115:凹槽
34.116:介电材料
35.120:互连结构
36.124:阻障层
37.124t:顶面
38.126:介电层
39.126t:顶面
40.128:介电层
41.128t:顶面
42.130:阻挡层,自组装单分子层,sam
43.130h:头部基
44.130t:尾部基
45.132:阻障层
46.134:晶种材料
47.136:导电材料
48.140:导电特征
49.144:晶种层
50.146:导电层
51.212:通道
52.212s:锥形侧壁
53.212w1:底部宽度
54.212w2:顶部宽度
55.312:通道
56.312s:v形侧壁
57.312w1:底部宽度
58.312w2:顶部宽度
59.412:通道
60.412a:下部
61.412b:上部
62.512:通道
63.512a:下部
64.512b:上部
65.612:通道
66.612a:下部
67.612b:上部
68.d1:方向
具体实施方式
69.以下揭示的实施例内容提供了用于实施所提供的标的的不同特征的许多不同实施例，或实例。下文描述了元件和布置的特定实例以简化本案。当然，该等实例仅为实例且并不意欲作为限制。例如，在以下描述中的第一特征在第二特征之上或上方的形式可包含其中第一特征与第二特征直接接触形成的实施例，且亦可包含其中可于第一特征与第二特征之间形成额外特征，以使得第一特征与第二特征可不直接接触的实施例。此外，本案可在各个实例中重复元件符号及/或字母。此重复是用于简便和清晰的目的，且其本身不指定所论述的各个实施例及/或配置之间的关系。
70.此外，诸如“在
……
下方”、“在
……
之下”、“下部”、“在
……
之上”、“上部”等等空间相对术语可在本文中为了便于描述的目的而使用，以描述如附图中所示的一个元件或特征与另一元件或特征的关系。空间相对术语意欲涵盖除了附图中所示的定向之外的在使用或操作中的装置的不同定向。装置可经其他方式定向(旋转90度或以其他定向)并且本文所使用的空间相对描述词可同样相应地解释。
71.可通过任何合适方法图案化鳍片。例如，可使用一种或多种光刻制程图案化鳍片，其制程包含双图案化或多图案化制程。通常，双图案化或多图案化制程将光刻与自校准过程相结合，从而使图案产生间距，其间距小于使用单次直接光刻制程所获得的间距。例如，在一实施例中，于基底上方形成牺牲层并使用光刻制程图案化牺牲层。间距通过自校准过程形成于图案化的牺牲层旁。然后去除牺牲层，接着可使用剩余的间距以图案化鳍片。
72.ic制程流程通常分为三类，为产线前端(feol)、产线中端(meol)以及产线后端(beol)。feol通常包含与制造ic元件(例如晶体管)相关的制程。举例来说，feol制程可包含形成隔离特征、栅极结构以及源极和漏极特征(通常称为源极/漏极特征)。meol通常包含与
制造ic元件导电特征(或导电区域)的接触的相关制程，例如，与栅极结构和/或源极/漏极特征的接触。beol通常包含与制造多层互连(mli)特征相关的制程，其中多层互连特征互连由feol和meol所制造的ic特征(分别称为feol与meol特征或结构)，从而实现ic元件的操作。
73.随着ic技术朝着更小的技术节点发展，beol制程面临重大挑战。例如，先进ic技术节点要求更小的mli特征，该要求显著地缩小mli特征的互连临界尺寸(例如，互连导线和/或通道的宽度和/或高度)。缩小的临界尺寸导致互连电阻显著增加，这使ic元件性能下降(例如，增加了电阻电容(rc)的延迟)。常规的双嵌结构包含导电特征、通道和阻障层。导电特征设置于通道上。阻障层被沿导电特征与通道的侧壁以及通道底面排列。阻障层设置于通道底面与其下方的互连结构特征(例如元件级接触或导线)之间增加了它们之间的接触电阻，从而降低元件性能。
74.根据一些实施例，通道通过化学镀制程所形成以及与其下方的导电特征直接接触。即为，通道和其下方的导电特征之间的接触面不含任何阻障材料，从而减小了通道和其下方的导电特征之间的接触电阻。此外，在形成上阻障层期间，通道的顶面被阻挡层所覆盖。在去除阻挡层之后，接着形成的其上方的导电特征可与通道顶面直接接触，从而进一步减小了通道和其上方的导电特征之间的接触电阻。在此种情况下，包含连接至其上方与其下方的导电特征的通道的互连结构可具有更好的rc性能，以有效率地传输信号。
75.图1、图2、图4至图5以及图7至图13绘示根据一实施方式的一种形成半导体元件的方法的剖面图。图3a至图3f绘示根据不同实施例的通道的剖面图。图6b与图6c绘示根据不同实施例的于图6a中的结构的放大剖面图。
76.请参照图1，提供初始结构以包含基底100、元件区域102、介电层104、阻障层106以及导电特征108。在一些实施例中，基底100为半导体基底，例如块状半导体、绝缘层上半导体(soi)基底、或其相似物。基底100可为掺杂型(例如，使用p型或n型掺杂剂)或非掺杂型。基底100可为晶片，例如硅晶片。通常，soi基底为于绝缘层上形成的半导体材料层。绝缘层例如为掩埋式氧化(box)层、氧化硅层、或其相似物。绝缘层被设置于通常为硅或玻璃的基底上。也可使用例如多层基底或梯度基底的其他基底。在一些实施例中，基底100包含元素半导体，例如硅或锗、化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟与锑化铟、合金半导体，例如硅锗、gaasp、alinas、algaas、gainas、gainp与gainasp或上述材料的组合。
77.在一些实施例中，元件区域102通过产线前端(feol)制程设置于基底100上。元件区域102可包含各种元件。在一些替代实施例中，元件包含主动式元件、被动式元件或上述元件的组合。在一些其他实施例中，元件包含集成电路元件。这些元件例如为晶体管、电容器、电阻、二极管、光电二极管、熔丝装置或其他类似元件。在一实施例中，元件区域102包含栅极结构、源极和漏极区域以及例如浅沟槽隔离(sti)结构的隔离结构(未于图中示出)。在元件区域102中，例如晶体管、记忆体或其类似物的各种n型金属氧化物半导体(nmos)和/或p型金属氧化物半导体(pmos)元件可被形成与被互连以执行一个或多个功能。其他元件，例如电容器、电阻、二极管、光电二极管、熔丝装置也可形成于基底100上。这些元件的功能可包含记忆体、处理器、感应器、放大器、功率分配、输入/输出电路或其类似物。
78.介电层104可被设置于元件区域102上，以使得元件区域102可设置于基底100和介
电层104之间。在一些实施例中，介电层104包含氧化硅、氮化硅、氧氮化硅、磷硅玻璃(psg)、硼磷硅玻璃(bpsg)、旋涂玻璃(sog)、氟化硅玻璃(fsg)、碳掺杂氧化硅(例如sicoh)、聚酰亚胺和/或上述材料的组合。在一些其他实施例中，介电层104包含低k介电材料。低k介电材料的范例包含black(加州santa clara应用材料)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、双苯并环丁烯(bcb)、闪焰、(密西根州米德兰陶氏化学公司)、氢倍半硅氧烷(hsq)或氟化氧化硅(siof)和/或上述材料的组合。在替代实施例中，介电层104包含一种或多种介电材料。在一些实施例中，介电层104通过fcvd、pecvd、hdpcvd、sacvd、旋涂、溅射或其他合适方法形成合适厚度。
79.阻障层106与导电特征108可被嵌于介电层104中。如图1所示，阻障层106沿导电特征108的侧壁和底面排列。导电特征108可包含晶种层与在晶种层上的导电层。晶种层可为金属层，其可为单层或包含由不同材料所形成的多子层的复合层。举例来说，晶种层为钛/铜复合层。导电层通过电镀制程所形成，并且可包含金属，例如铝、铜、钨、钴、钯、铂、镍、其他低电阻金属成分、上述材料的合金或上述材料的组合。阻障层106可将导电特征108与介电层104分离，并防止导电特征108的金属原子(例如，铜、钴、钨或铝原子)扩散至介电层104中。阻障层106可包含ti、tin、ta、tan、上述材料的合金或上述材料的组合。在一些实施例中，阻障层106与导电特征108通过单镶嵌制程所形成，该制程包含执行光刻和蚀刻制程以在介电层104中形成沟槽、排列具有阻障材料的沟槽、用导电材料填充沟槽以及执行平坦化制程以去除过量的导电与阻障材料，以使得阻障层106、导电特征108以及介电层104具有基本平坦的表面。
80.在形成导电特征108后，形成遮罩图案110于介电层104上。如图1所示，遮罩图案110具有通道开口10，该通道开口10暴露导电特征108的顶面108t1的一部分。在一些实施例中，遮罩图案110包含光阻剂，例如正光阻剂或负光阻剂，并且遮罩图案110可通过任何合适方法所形成，例如旋涂。
81.请参照图2，通过使用化学镀制程，形成通道112于具有导电材料的通道开口10中。在一些实施例中，图1所示的结构被浸入装有电解液的化学槽中。可执行如化学镀的选择性沉积于化学槽中，从而通过如离子还原或离子置换的化学反应选择性形成通道112于导电特征108上，而无需通过常规电镀中所需的正极与负极提供额外功率。明确地说，由于金属表面提供了用于金属还原的电子传输路径，通道112可被选择性形成于导电特征108的暴露的表面108t1上(如图1所示)。另一方面，由于介电表面不具有用于金属还原的电子传输路径，因此无形成通道于介电层104或遮罩图案110上。也就是说，即使开口10从导电特征108偏离并且暴露介电层104的一部分，通道112仅形成于导电特征108上而无形成于介电层104上。在一些实施例中，在用于形成通道112的化学镀制程中采用的电解液至少包含金属离子、催化剂，如钯、镍、铂或钴、还原剂，如次磷酸钠、甲醛，正二乙胺硼烷(deab)、硼氢化钠或联氨以及复合剂，例如edta、酒石酸盐或三乙醇胺(tea)盐。此外，电解液中还可包含其他试剂，例如稳定剂、预定金属离子的缓冲液、湿润剂或增白剂，以提高化学镀的效率。电解液中的金属离子可为钴(co)、铜(cu)、金(au)、钽(ta)、钛(ti)，铂(pt)、钨(w)、镍(ni)、钯(pd)或其类似物。
82.请参照图3a，在去除遮罩图案110后，暴露通道112。在一些实施例中，通道112具有与顶部宽度112w2基本相同宽度的底部宽度112w1。也就是说，通道112具有垂直于导电特征
108顶面108t1(如图1所示)的侧壁112s。在本实施例中，底部宽度112w1与顶部宽度112w2小于30nm，例如29nm、28nm、27nm、26nm以及25nm等。然而，本揭露实施例并不限于此。在其他实施例中，可根据需要调整通道的形状与配置。例如图3b所示，通道212的底部宽度212w1大于顶部宽度212w2。也就是说，通道212沿着从基底100的顶面上方的方向具有锥形侧壁212s。此外，如图3c所示，通道312的底部宽度312w1可小于顶部宽度312w2。也就是说，通道312具有沿着从通道312的顶面下方的方向渐缩的v形侧壁312s。尽管在图3a至图3c中仅示出了三种不同形状的通道，通道形状可根据图1的开口10做变化。举例来说，通道侧壁可为不平坦，例如波浪形或锯齿形。
83.除了通道形状的改变之外，通道还可具有不同的配置。如图3d所示，通道412的形状类似于通道112的形状，因此在此省略细节。它们之间的主要区别在于，通道412包含具有不同导电材料的下部412a与上部412b，而通道112仅具有相同导电材料的下部与上部。例如，下部412a由铜所制成，上部412b由钴所制成，而通道112钴所制成。在一些实施例中，通过使用第一化学镀制程形成第一导电材料于通道开口10(如图1所示)中以形成通道412，以及通过使用第二化学镀制程形成第二导电材料于第一导电材料上。在此基础上构建的通道412可通过具有三种不同导电材料(例如钴/镍/铜)的三个部分所形成。也就是说，包含具有多于三种不同导电材料的多层结构通道412也为本揭露范围。此外，如图3e所示，通道512的形状类似于通道212的形状，因此在此省略细节。它们之间的主要区别在于通道512包含具有不同导电材料的下部512a和上部512b，而通道212仅具有相同导电材料的下部和上部。在替代实施例中，通道512还包含具有多于两种不同导电材料的多层结构。此外，如图3f所示，通道612的形状类似于通道312的形状，因此在此省略细节。它们之间的主要区别在于通道612包含具有不同导电材料的下部612a和上部612b，而通道312仅具有相同导电材料的下部和上部。在替代实施例中，通道612还包含具有多于两种不同导电材料的多层结构。
84.通道112、212、312、412、512和612中的任何一个可用于执行后续制程步骤。由此，以图3a中的通道112为例以说明后续制程步骤。
85.请参照图4，在暴露通道112后，通过使用原子层沉积(ald)制程形成阻障材料114于通道112上。阻障材料114可保形地覆盖介电层104的顶面104t、导电体108的顶面108t2的另一部分以及通道112的侧壁112s与顶面112t。如图4所示，阻障材料114于两个相邻通道112之间连续性延伸。在一些实施例中，阻障材料114包含ti、tin、ta、tan或上述材料的组合，并且厚度小于10nm。阻障材料114和阻障层106可具有相同或不同的材料，并且可具有相同或不同的厚度。
86.请参照图5，形成介电材料116于阻障材料114上。在一些实施例中，介电材料116包含氧化硅、氮化硅、氮氧化硅、旋涂介电材料或低k介电材料，并且介电材料116通过fcvd、pecvd、hdpcvd、sacvd、旋涂、溅射或其他合适方法形成合适厚度。介电材料116与介电层104可具有相同或不同的介电材料。
87.请参照图6a，执行第一平坦化制程(例如化学机械抛光(cmp)制程)以去除介电材料116的一部分与阻障材料114的一部分，从而暴露通道112的顶面112t。在此种情况下，形成介电层126以侧向包覆或围绕通道112，并且形成阻障层124于介电层126和通道112之间。在一些实施例中，通道112的顶面112t齐平阻障层124的顶面124t与介电层126的顶面126t。然而，本揭露实施例不限于此。在其他实施例中，如图6b所示，，由于在第一平坦化制程期
间，介电材料116的去除率大于阻障材料114的去除率，所以阻障层124的顶面124t高于通道112的顶面112t与介电层126的顶面126t。此外，阻障层124的顶面124t可与通道112的顶面112t齐平或低于通道112的顶面112t。如图6c所示，通道112具有底部112a以及于底部112a上的顶部112b。顶部112b的一角112c被弯曲以远离阻障层124，从而在通道112的顶部112b和阻障层124之间形成凹槽115。也就是说，通道112的顶部112b具有锥形或倾斜侧壁。锥形或倾斜侧壁可为弯曲或为笔直。如图6c所示，通道112的顶部112b水平截面面积沿方向d1从底部112a至顶部112b逐渐减小。方向d1基本垂直于基底100的顶面。也就是说，顶部112b的顶面水平截面面积小于顶部112b的底面水平截面面积。在本实施例中，通道112的顶面112t可高于介电层126的顶面126t，并且可低于阻障层124的顶面124t。可替代地，通道112的顶面112t可齐平介电层126的顶面126t，并且可低于阻障层124的顶面124t。此外，阻障层124的顶面124t可齐平或低于通道112的顶面112t。
88.请参照图7，形成介电层128于介电层126上。介电层128可具有沟槽或开口12，该沟槽或开口12暴露通道112的顶面112t与介电层126的一部分。在一些实施例中，介电层128包含如氧化硅、氮化硅、氮氧化硅、旋涂介电材料或低k介电材料的介电材料，并且通过fcvd、pecvd、hdpcvd、sacvd、旋涂、溅射或其他合适方法形成合适厚度。介电层128和介电层104可具有相同或不同的介电材料。
89.请参照图8，在通道112的顶面112t上形成阻挡层130。如图8的区域放大图所示，阻挡层130可包含自组装单分子层(sam)130，其具有连接彼此的头部基130h与尾部基130t。头部基130h对通道112材料表现出特定的亲和力，因此头部基130h被吸附至通道112的顶面112t上。在一些实施例中，头部基130h包含硅烷基、膦酸酯基、胺基、硫醇基、二硫基、羧基或上述材料的组合。尾部基130t可包含如内里烷基炼或支链烷基链的烷基链。烷基链的碳炼长度(cc)
n
可调节以限定sam 130的临界尺寸，例如增加或减少sam 130的厚度。在一些实施例中，sam 130包含正烷硫醇(例如十二烷硫醇、十八烷硫醇(odt)或其类似物)、芳族硫醇(例如苯硫醇)、膦酸(例如十八烷基膦酸(odpa))、正链烷酸(例如乙酸)或上述材料的组合。
90.可通过气相沉积制程或液相沉积制程形成sam 130。可通过将亲水性头部基130h化学吸附至通道112上，接着疏水性尾部基130t的慢二维组织以形成sam 130。在一些实施例中，sam 130的吸附可通过将图7所示的结构浸入烷硫醇的乙醇稀溶液中以发生。可替代地，sam 130的吸附也可以从气相发生。吸附的分子最初从无序分子团即时开始在单层形式的通道112上形成晶体或半晶体结构。由于sam 130的头部基130h对通道112的材料具有特定的亲和力，因此sam 130选择性沉积于通道112上，而非沉积于暴露的介电层126、128以及暴露的阻障层124上。
91.请参照图9，通过使用原子层沉积(ald)制程形成阻障层132于介电层128上。在一些实施例中，阻障层132包含ti、tin、ta、tan或上述材料的组合，并且具有小于10nm的厚度。阻障层132上层与阻障层124下层可具有相同或不同的材料，并且可具有相同或不同的厚度。具体来说，阻障层132可保形地覆盖介电层128的顶面128t、开口12的侧壁以及介电层126顶面的一部分，从而连接阻障层124下层。
92.应注意，阻挡层(或sam)130能够在至少200个ald周期内抑制阻障层132的生长。也就是说，阻障层132选择性形成于阻挡层130之外的区域上。在一些实施例中，ald制程的前体和/或反应气体可吸附至介电层126/128上并进行反应以形成阻障层132，并且前体和/或
反应气体不会吸附至阻挡层130上。在一些实施例中，ald制程的反应机制和阻挡层130的性质使阻障层132仅沉积于阻挡层130上，而不沉积阻挡层130于通道112上。在一些实施例中，阻挡层(或sam)130的分子包含明确设计的功能部以抑制阻障层132沉积于其上。例如，sam 130的明确设计功能部(例如图8中所示的尾部基130t)可具疏水性，例如烷基链，其不会与使用在阻障层132沉积制程中的前体和/或反应气体反应或吸附，以抑制阻障层132沉积于通道112上的阻挡层130上。于此，阻挡层130可被称为抑制层。
93.请参照图10，通过去除制程去除阻挡层130以暴露通道112顶面112t。在一些实施例中，去除制程包含电浆制程、热制程或湿蚀刻制程。电浆制程可使用诸如h2电浆、ar电浆、n2电浆、nh3电浆或合适电浆以去除阻挡层130。热制程可烘烤至400℃。湿蚀刻制程可使用hf蚀刻剂或其类似物蚀刻剂。
94.请参照图11至图13，导电特征140形成于开口12中，以达成具有互连结构120的半导体元件1。请参照图11，晶种材料134形成于阻障层132上并且延伸至接触通道112的顶面112t。在一些实施例中，晶种材料134为保形晶种层。可通过诸如cvd或pvd之类的适当制程形成晶种材料134。例如，pvd可为溅射。在一些实施例中，晶种材料134为金属层，其可为单层或包含由不同材料所形成的复数子层的复合层。在其他实施例中，晶种材料134例如为钛/铜复合层，其中，溅射钛薄膜与通道112的顶面112t接触，接着在溅射钛薄膜上形成溅射铜薄膜。在一些替代实施例中，晶种材料134为其他合适复合层，例如金属、合金或上述材料的组合。
95.请参照图12，接着在晶种材料134上形成导电材料136以填充开口12并延伸以覆盖介电层128的顶面128t。在一些实施例中，导电材料136包含金属，例如铝、钴、钨、铜、钯、铂、镍、其他低电阻金属成分、上述材料的合金或上述材料的组合，并且导电材料136通过电镀制程所形成。
96.请参照图13，执行包含化学机械抛光(cmp)制程或其他合适制程的第二平坦化制程以去除导电材料136的一部分、晶种材料134的一部分以及阻障层132的一部分，从而暴露介电层128的顶面128t。在执行第二平坦化制程后，导电特征140形成于通道112上并且电连接至通道112。导电特征140可为导电线并且可包含晶种层144和导电层146。晶种层144沿导电层146底面与侧壁排列。
97.请参照图13，半导体元件1包含基底100、元件区域102与互连结构120。元件区域102设置于基底100与互连结构120之间。互连结构120可包含其下方的导电特征108(可称为第一导电特征)、通道112和其上方的导电特征140(可称为第二导电特征)。在一些实施例中，导电特征108与140被称为导线，并且通道112电性连通导电特征108与140被称为电路。也就是说，导电特征108可为金属n-1(mn-1)、通道112可为通道n(vn)以及导电特征140可为金属n(mn)。尽管在图13中仅示出两个导电特征和单一个通道，导电特征和通道的数量不受本揭露限制。在其他实施例中，一个或多个导电特征和通道可进一步设置于mn上方和/或mn-1下方。此外，导电特征108可电性耦合至元件区域102。
98.应注意，通道112设置于其下方的导电特征108与其上方的导电特征140之间，以使得其下方的导电特征108直接接触其上方的导电特征140。也就是说，其下方的导电特征108与通道112之间的接触界面111没有任何阻障材料，并且其上方的导电特征140与通道112之间的接触界面113没有任何阻障材料。于此，减小了通道112与导电特征108和140之间的接
触电阻，从而减小了rc延迟并增强元件性能。另一方面，通道112通过化学镀制程所形成，并且导电特征108和140通过电镀制程所形成。因此，通道112可包含化学镀金属，并且导电特征108和140可包含电镀金属。在一些实施例中，化学镀金属可比电镀金属密集。因此，与传统双嵌结构相比，接触界面113确实存在于导电特征140与通道112之间。另一方面，晶种层144可于接触界面113上连续延伸，并且在接触界面113处将导电层146与通道112分离。
99.互连结构120进一步包含介电层104、126以及128。在一些实施例中，介电层104、126以及128统称为包覆或围绕导电特征108、140以及通道112的内金属介电(imd)层。与介电常数大于4的常规imd层中的蚀刻停止层不同，介电层104、126以及128可包含介电常数小于4的低k介电材料。在此种情况下，具有低k介电材料的imd层也可减小rc延迟，从而进一步提高元件性能。
100.互连结构120进一步包含一阻障结构位于imd层和导电特征108、140之间，并且也位于imd层和通道112之间。详细地，阻障结构可包含阻障层106、124以及132。如图13所示，阻障层106沿导电特征108的侧壁与底面排列。阻障层124(可称为下阻障层)沿通道112的侧壁排列并且延伸以覆盖顶面的一部分。阻障层124在导电特征108与介电层104的顶面之间连续延伸。阻障层124在两个相邻通道112之间连续延伸。阻障层132(可以称为上阻障层)沿导电特征140的底面的一部分与侧壁排列。阻障层106、124以及132彼此连接以建构阻障结构，该阻障结构可从imd层将导电特征108和140以及通道112分离。在这此情况下，阻障结构可防止导电特征108、140和/或通道112的金属原子(例如铜原子)扩散至imd层中。在一些实施例中，阻障结构的电阻率大于通道112的电阻率，并且大于导电特征108和140的电阻率。具有高电阻率的阻障结构被设置以包覆电子路径而非设置于电子路径内。于此，随着先进集成电路技术节点的发展，互连结构的电子路径可极大地降低接触电阻，从而提高元件性能。阻障结构(例如ald tan)的电阻率可大于5000μω-cm(微欧姆-厘米)，并且通道和/或导电特征的电阻率可小于阻障结构的电阻率。
101.根据一些实施例，一种形成互连结构的方法包含形成通道；形成第一阻障层以至少覆盖通道的顶面与侧壁；形成第一介电层于第一阻障层上；执行第一平坦化制程以去除第一介电层的一部分与第一阻障层的一部分，从而暴露通道顶面；形成第二介电层于第一介电层上，其中第二介电层具有暴露通道顶面的开口；形成阻挡层于通道顶面上；形成第二阻障层于第二介电层上；去除阻挡层以暴露通道顶面以及形成导电特征于开口中，其中导电特征接触通道顶面。在一些实施例中，形成通道包含形成具有通道开口的遮罩图案以及通过使用化学镀制程形成导电材料于通道开口中。在一些实施例中，形成通道包含形成具有通道开口的遮罩图案；通过使用第一化学镀制程形成第一导电材料于通道开口中以及通过使用第二化学镀制程形成第二导电材料于第一导电材料上，其中第一与第二导电材料具有不同导电材料。在一些实施例中，阻挡层包含自组装单分子层(self-assembled monolayer,sam)，自组装单分子层包含具有头部基的分子，头部基对于通道的材料具有亲和力。在一些实施例中，在形成开口后，自组装单分子层通过气相沉积或液体沉积制程选择性吸附至通道的顶面上，而无吸附至第二介电层上。在一些实施例中，在形成第二阻障层后，自组装单分子层通过电浆制程、热制程或湿蚀刻制程被去除，以使该通道的顶面暴露于第二阻障层中。在一些实施例中，形成导电特征于开口包含形成晶种材料于第二阻障层上，其中晶种材料直接接触通道的顶面；形成导电材料于晶种材料上，以填充开口与延伸至覆
盖第二介电层的顶面以及执行第二平坦化制程，以去除导电材料的一部分、晶种材料的一部分以及第二阻障层的一部分，从而暴露第二介电层的顶面。
102.根据一些实施例，一种形成互连结构的方法包含形成第一导电特征于第一介电层中；形成第二导电特征于第一导电特征上；形成通道于第一与第二导电特征之间，其中通道直接接触第一与第二导电特征以及形成阻障结构以沿第二导电特征的底面的一部分与侧壁、通道的侧壁、第一导电特征的顶面的一部分以及第一介电层的顶面排列。在一些实施例中，形成通道包含形成遮罩图案，遮罩图案具有通道开口于第一介电层上，其中通道开口暴露第一导电特征的一部分以及通过使用化学镀制程形成导电材料于通道开口中。在一些实施例中，形成通道包含形成遮罩图案，图案遮罩具有通道开口于第一介电层上，其中通道开口暴露第一导电特征的一部分；通过使用第一化学镀制程形成第一导电材料于通道开口中以及通过使用第二化学镀制程形成第二导电材料于第一导电材料上，其中第一与第二导电材料具有不同导电材料。在一些实施例中，在形成通道后，该方法进一步包含形成第一阻障层以连续性地覆盖通道的侧壁与顶面以及第一介电层的顶面；形成第二介电层于第一阻障层上；执行第一平坦化制程以去除第二介电层的一部分与第一阻障层的一部分，从而暴露通道的顶面；形成第三介电层于第二介电层上，其中第三介电层具有暴露通道的顶面的开口；形成阻挡层于通道的顶面上；形成第二阻障层于第三介电层上，其中第二阻障层连接第一阻障层以建构阻障结构；去除阻挡层以暴露通道的顶面以及形成导电特征于开口中，其中导电特征接触通道的顶面。在一些实施例中，阻挡层包含自组装单分子层，自组装单分子层包含具有头部基的分子，头部基对于通道的材料具有亲和力。在一些实施例中，在形成开口后，自组装单分子层通过气相沉积或液体沉积制程选择性吸附至通口的顶面上。在一些实施例中，在形成第二阻障层后，自组装单分子层通过电浆制程、热制程或湿蚀刻制程被去除，使得通道的顶面暴露于第二阻障层中。
103.根据一些实施例，一种形成互连结构的方法包含形成第一导电特征于第一介电层中；形成通道于第一导电特征上；形成第二介电层以侧向包覆通道；形成第三介电层于第二介电层上，其中第三介电层具有暴露通道的沟槽；形成阻挡层于通道的顶面上；形成上阻障层于阻挡层以外的区域上；去除阻挡层以暴露通道的顶面以及形成第二导电特征于沟槽中。在一些实施例中，在形成第二介电层前，该方法进一步包含通过使用原子层沉积制程形成阻障材料以保形覆盖第一介电层的顶面、第一导电特征的顶面的一部分以及通道的侧壁与顶面；形成介电材料，该介电材料用于形成阻障材料上的第二介电层以及执行第一平坦化制程，以去除介电材料的一部分与阻障材料的一部份，从而暴露通道的顶面与形成下阻障层。在一些实施例中，阻挡层包含自组装单分子层，自组装单分子层包含具有头部基的分子，头部基对于通道的材料具有亲和力。在一些实施例中，在形成沟槽后，自组装单分子层通过气相沉积或液体沉积制程选择性吸附至通道的顶面上，而无吸附至第三介电层上。在一些实施例中，在形成上阻障层后，自组装单分子层通过电浆制程、热制程或湿蚀刻制程被去除，以使得通道的顶面暴露于上阻障层中。在一些实施例中，形成第二导电特征于沟槽中包含形成晶种材料于上阻障层上，其中晶种材料直接接触通道的顶面；形成导电材料于晶种材料上，以填充沟槽与延伸至覆盖第三介电层的顶面以及执行第二平坦化制程，以去除导电材料的一部分、晶种材料的一部分以及上阻障层的一部分，从而暴露第三介电层的顶面。
104.前述概述了几个实施例的特征，使得本领域技术人员可以更好地理解本揭露的样态。本领域技术人员应当理解，他们可以容易地将本揭露用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本揭露的精神和范围，并且在不脱离本揭露的精神和范围的情况下，它们可以在这里进行各种改变，替换和变更。