金属互连结构及其制造方法与流程

1.本技术涉及半导体制造领域，具体涉及一种金属互连结构及其制造方法。


背景技术：

2.随着晶体管制程技术的进步，晶体管的尺寸已经缩小，且集成电路的每单位面积的晶体管数量也因此增加。增加的装置密度需要更进步的互连技术，且此互连技术能实现以期望的速度在装置之间传递信号并满足低电阻和低电容(例如，低电阻电容(rc)时间常数)的需求。随着集成电路变得更复杂且器件特征尺寸变小，也使得互连rc时间常数对信号延迟的影响加剧。在半导体后段(back-end-of line，beol)制程中，用金属间介电层制造金属互连结构，其导致金属互连结构产生电容。电容的产生造成不希望发生的半导体电路的信号传递速度的降低。
3.为了降低金属配线的电阻，目前已将al替换成了cu,除此之外，使用低介电常数(low-k)介电材料形成金属间介电层，采用镶嵌方法在金属间介电层中填充cu，在某种程度上已降低电容的产生且改善信号传递速度。然而，低介电常数介电材料有不利的特性和性质，例如高孔隙率，使其在对cu进行平坦化处理时，低介电常数(low-k)介电材料和cu会被刻蚀掉，进而损害其介电常数(亦即，增加其介电常数)。


技术实现要素：

4.本技术至少在一定程度上解决相关技术中的上述技术问题。为此，本技术提出一种金属互连结构及其制造方法，以解决低介电常数介电材料和cu会被刻蚀掉的问题。
5.为了实现上述目的，本技术第一方面提供了一种金属互连结构，包括：
6.半导体衬底；
7.低k介电质层，形成在所述半导体衬底上；
8.金属互连层，形成在所述低k介电质层内；
9.其中，所述金属互连层与所述低k介电质层的邻接处形成有侧墙。
10.本技术第二方面提供了一种金属互连结构的制造方法，包括以下步骤：
11.在半导体衬底上依次形成氧化层以及具有第一开口的多晶硅层；
12.在所述第一开口内形成覆盖所述多晶硅层侧壁的侧墙；
13.在相邻两个所述侧墙之间填充低k介电质层；
14.去除所述多晶硅层，形成第二开口；
15.在所述第二开口内填充金属互连层。
附图说明
16.通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本技术的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
17.图1示出了在半导体衬底上沉积氧化层以及多晶硅层后的结构示意图；
18.图2示出了图1形成第一开口后的结构示意图；
19.图3示出了图2形成氮化硅层后的结构示意图；
20.图4示出了图3形侧墙后的结构示意图；
21.图5示出了图4沉积低k介电质层后的结构示意图；
22.图6示出了图5平坦化处理金属互连层后的结构示意图。
具体实施方式
23.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
24.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
25.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
26.请参考图6，本技术的第一方面提供了一种金属互连结构100，包括：半导体衬底10、氧化层11、低k介电质层12、金属互连层13以及侧墙14，其中，氧化层11、低k介电质层12依次沉积形成在半导体衬底10上，金属互连层13为铜金属互连层13，金属互连层13形成在低k介电质层12内，并与低k介电质层12位于同一层位，其中，侧墙选自氮化硅材料，并设置在低k介电质层12与金属互连层13之间。
27.具体地，半导体衬底10可包含另一元素半导体，例如锗；化合物半导体，其包含第四-四族(group iv-iv)化合物半导体，例如碳化硅(sic)和硅锗(sige)，以及第三-五族(group iii-v)化合物半导体，例如gaas、gap、gan、inp、inas、insb、gaasp、algan、alinas、algaas、gainas、gainp和/或gainasp；或前述的组合。在一或更多实施例中，半导体衬底10为绝缘体上的硅(silicon-on-insulator，soi)基底的硅层。非晶形衬底(amorphous substrate)，例如非晶形硅或非晶形碳化硅(sic)，或者绝缘材料，例如氧化硅，也可用来作为半导体衬底10。半导体衬底10可包含各种已经以杂质进行适合掺杂(例：p型或n型导电性)的区域。
28.下面对金属互连结构的制造方法进行详细说明：
29.本实施例提供了一种金属互连结构的制造方法，包括以下步骤：
30.如图1所示，在半导体衬底10上依次沉积形成氧化层11以及多晶硅层15；
31.进一步地，多晶硅层15的厚度与后续金属互连层13的厚度差的绝对值为300埃。
32.接着，如图2所示，湿法或者干法刻蚀多晶硅层15，暴露氧化层11，以形成第一开口16；
33.接着，如图3所示，在第一开口16内以及多晶硅层15上沉积形成氮化硅层17；具体地，所述氮化硅层17的厚度小于50埃；
34.接着，如图4所示，去除位于多晶硅层15上的氮化硅层17以及位于第一开口16底部的氮化硅层17，暴露氧化层11，以形成覆盖多晶硅层15侧壁的氮化硅侧墙18；
35.接着，如图5所示，在相邻两个所述侧墙18之间沉积形成低k介电质层12；具体地，在相邻两个所述侧墙18、多晶硅层15的表面以及侧墙18的顶面形成低k介电质层12，平坦化(cmp)处理低k介电质层12，直至暴露多晶硅层15的表面；
36.需要说明的是，低k介电质层12是由低介电常数(low-k)介电材料制备得到，由于低介电常数(low-k)介电材料是本领域比较常见的介电材料，故本实施例在此不做赘述。
37.接着，如图6所示，利用碱性溶液去除多晶硅层15，暴露氧化层11，以形成第二开口；在第二开口内沉积形成金属阻挡层barrier metal(图内未示)；
38.接着，采用大马士革镶嵌工艺在第二开口内、低k介电质层12的表面以及侧墙18的顶面形成金属互连层13，平坦化(cmp)处理金属互连层13，直至暴露侧墙18的顶面，需要说明的是，在对金属互连层13进行平坦化处理时，氮化硅侧墙可以防止平坦化处理对低k介电质层12造成的损坏。
39.值得一提的是，除了采用大马士革镶嵌工艺之外，还可以采用上述“多晶硅层”替换的工艺形成在第二开口以及金属互连层的位置，并进行平坦化(cmp)进行处理，此时在金属互连层(metal wire)的位置处形成金属cu互连线(cu wire)，并在cu互连线的两侧形成氮化硅侧墙，而在过孔的两侧不形成氮化硅侧墙。
40.接着，进行的工艺和现有工艺相同，本实施例在此不做赘述。
41.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
42.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。