半导体外延结构及其制备方法、半导体器件与流程

1.本发明及半导体技术领域，特别是涉及一种半导体外延结构及其制备方法、半导体器件。


背景技术：

2.半导体材料氮化镓(gan)由于具有禁带宽度大、电子饱和漂移速度高、击穿场强高及导热性能好等优点，已经成为目前的研究热点。在电子器件方面，氮化镓材料比硅和砷化镓更适合于制造高温、高频、高压和大功率器件，因此gan基电子器件具有很好的应用前景。
3.目前制造gan基光电器件与功率器件，主要使用碳化硅、蓝宝石或硅作为基底。但由于gan外延层与基底存在热失配和晶格失配，在外延生长过程中引起的热失配应力以及晶格失配应变会使得外延片发生形变，从而使得外延层均匀性下降，外延产品良率下降，器件的性能和可靠性降低且成本提高。


技术实现要素：

4.基于此，有必要针对上述背景技术中的技术问题，提供一种半导体外延结构及其制备方法、半导体器件，能够有效缓解晶格失配带来的晶格失配应变，并且改善外延层晶体质量，提高外延产品良率、器件性能及可靠性的同时降低产品的成本。
5.为实现上述目的及其他目的，本技术的第一方面提供了一种半导体外延结构，包括：
6.衬底；以及
7.外延多层结构，包括成核层，所述成核层形成于所述衬底上；
8.其中，所述成核层内掺杂有铁和硅。
9.于上述实施例中的半导体外延结构中，通过在外延多层结构中设置成核层，利用形成于衬底上的成核层来有效缓解外延层与基底之间的热失配和晶格失配，从而避免在外延生长过程中因热失配和晶格失配导致外延片发生形变，使得外延层均匀性提高，改善外延层晶体质量，提高外延产品良率的同时降低产品的成本。并且，通过在成核层内掺杂铁，来形成更浅的能级来优先捕获电子，并更快地释放电子，以提高形成器件的性能；以及在成核层中掺杂铁的同时在成核层中掺杂硅，来提供适量的电子，使原先处于半填充状态的能级会优先捕获这些电子而变成全填充或者接近全填充的状态，从而减少处于半填充状态的能级，并减少这些能级对器件电子的捕获；通过在成核层内控制硅和铁的适量掺杂，有效地减小了器件的电流崩塌，增加器件的性能及可靠性。
10.在其中一个实施例中，所述成核层内铁的掺杂浓度大于或等于所述成核层内硅的掺杂浓度。
11.在其中一个实施例中，所述成核层中铁的掺杂浓度为1e16cm-3-1e19cm-3
，及/或所述成核层中硅的掺杂浓度为1e16cm-3-1e19cm-3
。
12.在其中一个实施例中，所述外延多层结构还包括沟道层，所述沟道层位于所述成
核层远离所述衬底的一侧；
13.所述成核层中铁的初始掺杂浓度与所述成核层及所述沟道层之间的间距成负相关；以及
14.所述成核层中硅的初始掺杂浓度与所述成核层及所述沟道层之间的间距成负相关；
15.其中，所述间距为所述成核层远离所述衬底的表面与所述沟道层远离所述衬底的表面之间的垂直距离。
16.在其中一个实施例中，所述成核层中铁的初始掺杂浓度与所述成核层及所述沟道层之间的间距之间的关系表达式为：
17.p＝-5e14x+1.25e18；
18.其中，p为所述成核层中铁的初始掺杂浓度，x为所述成核层远离所述衬底的表面与所述沟道层远离所述衬底的表面之间的垂直距离。
19.在其中一个实施例中，所述成核层中硅的初始掺杂浓度与所述成核层及所述沟道层之间的间距之间的关系表达式为：
20.n＝-2.6e14x+5.3e17；
21.其中，n为所述成核层中硅的初始掺杂浓度，x为所述成核层远离所述衬底的表面与所述沟道层远离所述衬底的表面之间的垂直距离。
22.在其中一个实施例中，所述成核层内铁的掺杂浓度为以所述铁的初始掺杂浓度为基准沿所述成核层的厚度方向恒定、渐变或脉冲式变化中的至少一种；及/或
23.所述成核层内硅的掺杂浓度为以所述硅的初始掺杂浓度为基准沿所述成核层的厚度方向恒定、渐变或脉冲式变化中的至少一种。
24.本技术的第二方面提供了一种半导体器件，采用任一本技术实施例中所述的半导体外延结构制成。由于本技术提供的半导体外延结构具备外延均匀性好、外延层晶体质量高及成本低等优点，因此可以在提高采用本技术提供的半导体外延结构制成的半导体器件的质量、良品率的同时，降低生产成本。由于本技术提供的半导体外延结构在成核层内掺杂有铁，掺杂的铁形成更浅的能级来优先捕获电子，并更快地释放电子，能够提高形成器件的性能；本技术提供的半导体外延结构在成核层中掺杂铁的同时在成核层中掺杂硅，掺杂的硅提供适量的电子，使原先处于半填充状态的能级会优先捕获这些电子而变成全填充或者接近全填充的状态，能够减少处于半填充状态的能级，并减少这些能级对器件电子的捕获；本技术提供的半导体外延结构通过在成核层内控制硅和铁的适量掺杂，能够有效地减小采用本技术提供的半导体外延结构制成的半导体器件的电流崩塌，增加器件的性能及可靠性。
25.本技术的第三方面提供了一种半导体外延结构制备方法，包括：
26.提供衬底；
27.于所述衬底上形成外延多层结构，所述外延多层结构包括形成于所述衬底上的成核层，其中，所述成核层内掺杂有铁和硅。
28.在其中一个实施例中，所述于所述衬底上形成外延多层结构的步骤包括：
29.于所述衬底的一侧形成成核层；
30.于所述成核层远离所述衬底的一侧形成沟道层；
31.其中，在成核层生长过程中，控制所述成核层中铁的初始掺杂浓度与所述成核层及所述沟道层之间的间距成负相关，同时控制所述成核层中硅的初始掺杂浓度与所述成核层及所述沟道层之间的间距成负相关，所述间距为所述成核层远离所述衬底的表面与所述沟道层远离所述衬底的表面之间的垂直距离。
32.于上述实施例中的半导体外延结构制备方法中，通过在外延多层结构中设置成核层，利用形成于衬底上的成核层来有效缓解外延层与基底之间的热失配和晶格失配，从而避免在外延生长过程中因热失配和晶格失配导致外延片发生形变，使得外延层均匀性提高，改善外延层晶体质量，提高外延产品良率的同时降低产品的成本。并且，通过在成核层内掺杂铁，来形成更浅的能级来优先捕获电子，并更快地释放电子，以提高形成器件的性能；以及在成核层中掺杂铁的同时在成核层中掺杂硅，来提供适量的电子，使原先处于半填充状态的能级会优先捕获这些电子而变成全填充或者接近全填充的状态，从而减少处于半填充状态的能级，并减少这些能级对器件电子的捕获；通过在成核层内控制硅和铁的适量掺杂，有效地减小了器件的电流崩塌，增加器件的性能及可靠性。
附图说明
33.为了更好地描述和说明这里公开的那些申请的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的申请、目前描述的实施例和/或示例以及目前理解的这些申请的最佳模式中的任何一者的范围的限制。
34.图1显示为本技术一实施例中提供的半导体外延结构的剖面结构示意图；
35.图2显示为本技术另一实施例中提供的半导体外延结构的剖面结构示意图；
36.图3显示为本技术又一实施例中提供的半导体外延结构的剖面结构示意图；
37.图4显示为本技术再一实施例中提供的半导体外延结构的剖面结构示意图；
38.图5a显示为成核层中铁的掺杂浓度为沿所述成核层的厚度方向恒定的示意图；
39.图5b显示为成核层中铁的掺杂浓度为沿所述成核层的厚度方向渐变的示意图；
40.图5c显示为成核层中铁的掺杂浓度为沿所述成核层的厚度方向脉冲式变化的示意图；
41.图5d显示为成核层中硅的掺杂浓度为沿所述成核层的厚度方向恒定的示意图；
42.图5e显示为成核层中硅的掺杂浓度为沿所述成核层的厚度方向渐变的示意图；
43.图5f显示为成核层中硅的掺杂浓度为沿所述成核层的厚度方向脉冲式变化的示意图；
44.图6显示为本技术一实施例中提供的半导体外延结构的制备方法流程示意图。
45.附图标记说明：10-衬底，20-外延多层结构，21-成核层，22-沟道层，23-间隔层，24-势垒层，25-盖层。
具体实施方式
46.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的首选实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术的公开内容更加透彻全面。
47.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的
技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
48.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
49.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
50.在此使用的术语的目的仅在于描述具体实施例并且不作为本技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
51.这里参考作为本技术的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本技术的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本技术的范围。
52.本技术所述的多层结构，可以是逐层形成的，也可以是一体形成的；其中，相邻的两层结构之间可以是接触的，也可以是相互隔离的。
53.本技术所述的初始掺杂浓度为靠近衬底侧预设厚度内的掺杂浓度，例如，成核层中铁的初始掺杂浓度为成核层靠近衬底侧预设厚度内铁的掺杂浓度，成核层中硅的初始掺杂浓度为成核层靠近衬底侧预设厚度内硅的掺杂浓度。
54.请参阅图1至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本技术的基本构想，虽图示中仅显示与本技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
55.请参考图1，在本技术的一个实施例中，提供了一种半导体外延结构，包括衬底10
及外延多层结构(未图示)，外延多层结构包括成核层21，成核层21形成于衬底10上，其中，成核层21内掺杂有铁和硅。
56.作为示例，请继续参考图1，可以设置成核层21中铁的掺杂浓度为1e16cm-3-1e19cm-3
。例如，可以设置铁的掺杂浓度为1e16cm-3
、1e17cm-3
、1e18cm-3
或1e19cm-3
。
57.作为示例，请继续参考图1，也可以设置成核层21中硅的掺杂浓度为1e16cm-3-1e19cm-3
。例如，可以设置硅的掺杂浓度为1e16cm-3
、1e17cm-3
、1e18cm-3
或1e19cm-3
。
58.作为示例，请继续参考图1，可以设置成核层21内铁的掺杂浓度大于或等于成核层21内硅的掺杂浓度。
59.试验表明，当成核层内si的掺杂浓度和成核层内fe掺杂浓度在上述浓度范围内时，可以有效减小器件的电流崩塌，提升器件的性能与可靠性。
60.作为示例，请继续参考图1，通过在外延多层结构中设置成核层21，利用形成于衬底10上的成核层21来有效缓解外延层与衬底10之间的热失配和晶格失配，从而避免在外延生长过程中因热失配和晶格失配导致外延片发生形变，使得外延层均匀性提高，改善外延层晶体质量，提高外延产品良率的同时降低产品的成本。并且，通过在成核层21内掺杂铁，来形成更浅的能级来优先捕获电子，并更快地释放电子，以提高形成器件的性能；以及在成核层21中掺杂铁的同时在成核层21中掺杂适量的硅，来提供适量的电子，使原先处于半填充状态的能级优先捕获这些电子而变成全填充或者接近全填充的状态，从而减少处于半填充状态的能级，并减少这些能级对器件电子的捕获；通过在成核层内控制硅和铁的适量掺杂，有效地减小了器件的电流崩塌，增加器件的性能及可靠性。
61.在衬底与gan外延层之间生长aln或者gan成核层能够有效缓解晶格失配带来的晶格失配应变，并且改善gan外延层晶体质量。以sic作为基底的gan外延生长通过设置aln成核层来缓解gan与sic的失配。但是高质量的aln成核层很难获得，aln成核层中存在着很多的杂质和缺陷，而这些杂质或者缺陷会形成各种能级，其中又以一些受主型能级居多，例如c杂质或者al空位等形成的能级，并且这些能级往往都处于半填充状态。当hemt器件处于工作状态下时，这些处于半填充状态的受主型能级便会俘获器件沟道中的二维电子气，导致器件的电流和输出功率等性能的衰退，并且这些受主型缺陷往往是一些深能级，这就导致了这些深能级俘获电子后需要很久才会再将电子释放出来，这是我们不想要的，因为这意味着器件需要更多的时间才能恢复到原来的性能，这大大削弱了器件的性能和可靠性。
62.一方面，fe掺杂的作用主要是用来获得高阻的外延层。但由于材料特性的原因，氮化铝(aln)本身往往呈现高阻态，因此，在这样的前提下，本领域技术人员一般不会再向aln中去掺杂fe，而本技术反其道而行，通过向成核层中掺杂适量的fe来提升器件性能。
63.另一方面，硅(si)掺杂通常都是用来实现n型掺杂进而提高外延层的导电性的，但通常电子迁移率晶体管(high electron mobility transistor，hemt)外延结构的成核层是需要呈现高阻，以减小器件漏电并提升击穿电压，因此，在这样的前提下，本领域技术人员在hemt等外延生长时对于成核层一般会想着如何设置高阻态，而不会故意向成核层掺杂si。而本技术试图反其道而行，通过向成核层中掺杂适量的si来提升器件性能。
64.此外，本领域技术人员知悉fe掺杂的主要目的往往是为了形成高电阻率的外延层，而si掺杂的目的则往往是为了获得低电阻率的外延层，所以这两种掺杂的目的是完全相反的，因此，本领域技术人员一般不会尝试在外延层中将两者同时掺杂。本技术则是反其
道而行，通过在成核层中同时进行si与fe的适量掺杂，来增加器件的性能及可靠性。
65.请参考图2，在本技术的一个实施例中，提供了一种半导体外延结构，外延多层结构20还包括沟道层22及势垒层24，沟道层22位于成核层21远离衬底10的一侧；势垒层24位于沟道层22远离成核层21的一侧，势垒层24用于与沟道层22一起形成异质结结构，使得沟道层22提供二维电子气运动的沟道。
66.作为示例，请继续参考图2，可以设置成核层21为氮化铝成核层，及/或设置沟道层22为氮化镓沟道层。
67.作为示例，请继续参考图2，可以设置衬底10包括氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅(sic)、金刚石、蓝宝石(sapphire)、锗或硅(si)中的至少一种。例如，在本技术的一个实施例中，可以设置衬底10为sic衬底，设置沟道层22为氮化镓沟道层，设置成核层21为氮化铝成核层，利用氮化铝成核层来有效缓解氮化镓沟道层与sic衬底之间的热失配和晶格失配，从而避免在外延生长过程中因热失配和晶格失配导致外延片发生形变，使得外延层均匀性提高，改善外延层晶体质量，提高外延产品良率的同时降低产品的成本。
68.作为示例，请继续参考图2，可以设置势垒层24为氮化镓铝(algan)势垒层，该层与沟道层22一起形成异质结结构，使沟道层22可以提供二维电子气运动的沟道。
69.请继续参考图2，在本技术的一个实施例中，提供了一种半导体外延结构，设置了成核层21中铁的初始掺杂浓度与成核层21及沟道层22之间的间距x成负相关；以及成核层21中硅的初始掺杂浓度与成核层21及沟道层22之间的间距x成负相关；其中，间距x为成核层21远离衬底10的表面与沟道层22远离衬底10的表面之间的垂直距离。
70.作为示例，在本技术的一个实施例中，请继续参考图2，成核层21中铁的初始掺杂浓度与成核层21及沟道层22之间的间距x之间的关系表达式为：
71.p＝-5e14x+1.25e18；
72.其中，p为成核层21中铁的初始掺杂浓度，x为成核层21远离衬底10的表面与沟道层22远离衬底10的表面之间的垂直距离。
73.作为示例，在本技术的一个实施例中，请继续参考图2，成核层21中硅的初始掺杂浓度与成核层21及沟道层22之间的间距x之间的关系表达式为：
74.n＝-2.6e14x+5.3e17；
75.其中，n为成核层21中硅的初始掺杂浓度，x为成核层21远离衬底10的表面与沟道层22远离衬底10的表面之间的垂直距离。
76.请继续参考图2，于上述实施例中的半导体外延结构中，成核层21影响上方异质结材料的晶体质量、表面形貌以及电学性质等参数。成核层21主要起到匹配衬底材料和异质结结构中的半导体材料层的作用。通过向成核层21同时掺杂适量的fe和适量的si来减少深能级对器件电子的捕获，进而提升器件的可靠性。
77.请参考图3，在本技术的一个实施例中，提供了一种半导体外延结构，所述外延多层结构20还包括间隔层23，间隔层23位于沟道层22与势垒层24之间，用于抬高势垒增加二维电子气的限域性、减小合金散射及提升迁移率。
78.请参考图4，在本技术的一个实施例中，提供了一种半导体外延结构，外延多层结构20还包括盖层25，盖层25位于势垒层24远离间隔层23的一侧，用于减小表面态，减小器件
的表面漏电及抑制电流崩塌。
79.作为示例，请继续参考图2，可以设置成核层21中铁的掺杂浓度为以所述铁的初始掺杂浓度为基准沿成核层21的厚度方向恒定、渐变或脉冲式变化中的至少一种。对于沟道层22、势垒层24的厚度分别确定的情况下，可以确定成核层21中铁的初始掺杂浓度，然后以成核层21中铁的初始掺杂浓度为基准沿成核层21的厚度方向控制生长的成核层21内铁的掺杂浓度，使得成核层21内铁的掺杂浓度为沿成核层21的厚度方向恒定、渐变或脉冲式变化中的至少一种。
80.作为示例，请继续参考图2，也可以设置成核层21中硅的掺杂浓度为以所述硅的初始掺杂浓度为基准沿成核层21的厚度方向恒定、渐变或脉冲式变化中的至少一种。对于沟道层22、势垒层24的厚度分别确定的情况下，可以确定成核层21中硅的初始掺杂浓度，然后以成核层21中硅的初始掺杂浓度为基准沿成核层21的厚度方向控制生长的成核层21内硅的掺杂浓度，使得成核层21内硅的掺杂浓度为沿成核层21的厚度方向恒定、渐变或脉冲式变化中的至少一种。
81.作为示例，请继续参考图2，成核层21中铁的掺杂浓度为1e16cm-3-1e19cm-3
，及成核层21中硅的掺杂浓度为1e16cm-3-1e19cm-3
。当si和fe掺杂浓度在所述浓度范围内时，可以有效减小器件的电流崩塌，提升器件的性能和可靠性。成核层21中铁及硅的掺杂方式可以有多种变形，以aln成核层为例，其在生长的过程中，铁及硅的掺杂方式可以包括如下方式：
82.1)在aln生长过程中，fe始终以恒定浓度进行掺杂，如图5a所示；
83.2)在aln生长过程中，fe浓度以递减方式进行掺杂，如图5b所示；
84.3)在aln生长过程中，fe以脉冲方式进行掺杂，如图5c所示；
85.4)在aln生长过程中，si始终以恒定浓度进行掺杂，如图5d所示；
86.5)在aln生长过程中，si浓度以递减方式进行掺杂，如图5e所示；
87.6)在aln生长过程中，si以脉冲方式进行掺杂，如图5f所示。
88.上述掺杂方式中，可以将1)～3)与4)～6)的掺杂方式进行组合，例如1)与4)，1)与5)，1)与6)或者2)与1)等，但由于这些组合带来的效果基本一样，考虑到工艺的复杂性，优选将1)与4)的组合作为常规si与fe共掺的组合。
89.作为示例，在本技术的一个实施例中，所述衬底包括氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗或硅中的至少一种，或任何其他能够生长iii族氮化物的材料。在衬底上形成多层外延结构，可以包括基于iii-v族化合物的半导体材料。其中，iii-v族化合物是元素周期表中iii族的硼(b)，铝(al)，镓(ga)，铟(in)和v族的氮(n)，磷(p)，砷(as)或锑(sb)形成的化合物，主要包括镓化砷(gaas)、磷化铟(inp)和氮化镓等。
90.在本技术的一个实施例中，提供了一种半导体器件，采用任一本技术实施例中所述的半导体外延结构制成。由于本技术提供的半导体外延结构具备外延均匀性好、外延层晶体质量高及成本低等优点，因此可以在提高采用本技术提供的半导体外延结构制成的半导体器件的质量、良品率的同时，降低生产成本。由于本技术提供的半导体外延结构在成核层内掺杂有铁，掺杂的铁形成更浅的能级来优先捕获电子，并更快地释放电子，能够提高形成器件的性能；本技术提供的半导体外延结构在成核层中掺杂铁的同时在成核层中掺杂
硅，掺杂的硅提供适量的电子，使原先处于半填充状态的能级会优先捕获这些电子而变成全填充或者接近全填充的状态，能够减少处于半填充状态的能级，并减少这些能级对器件电子的捕获；本技术提供的半导体外延结构通过在成核层内控制硅和铁的适量掺杂，能够有效地减小采用本技术提供的半导体外延结构制成的半导体器件的电流崩塌，增加器件的性能及可靠性。
91.请参考图6，在本技术的一个实施例中，供了一种半导体外延结构制备方法，包括：
92.步骤202：提供衬底；
93.步骤204：于所述衬底上形成外延多层结构，所述外延多层结构包括形成于所述衬底上的成核层，其中，所述成核层内掺杂有铁和硅。
94.作为示例，请继续参考图6，步骤204中于所述衬底上形成外延多层结构的步骤包括：
95.于所述衬底的一侧形成成核层；
96.于所述成核层远离所述衬底的一侧形成沟道层；
97.其中，在成核层生长过程中，控制所述成核层中铁的初始掺杂浓度与所述成核层及所述沟道层之间的间距成负相关，同时控制所述成核层中硅的初始掺杂浓度与所述成核层及所述沟道层之间的间距成负相关，所述间距为所述成核层远离所述衬底的表面与所述沟道层远离所述衬底的表面之间的垂直距离。
98.作为示例，请继续参考图6，通过在外延多层结构中设置成核层，利用形成于衬底上的成核层来有效缓解外延层与基底之间的热失配和晶格失配，从而避免在外延生长过程中因热失配和晶格失配导致外延片发生形变，使得外延层均匀性提高，改善外延层晶体质量，提高外延产品良率的同时降低产品的成本。并且，通过在成核层内掺杂铁，来形成更浅的能级来优先捕获电子，并更快地释放电子，以提高形成器件的性能；以及在成核层中掺杂铁的同时在成核层中掺杂硅，来提供适量的电子，使原先处于半填充状态的能级会优先捕获这些电子而变成全填充或者接近全填充的状态，从而减少处于半填充状态的能级，并减少这些能级对器件电子的捕获；通过在成核层内控制硅和铁的适量掺杂，有效地减小了器件的电流崩塌，增加器件的性能及可靠性。
99.关于上述实施例中的半导体外延结构制备方法的具体限定可以参见上文中对于半导体外延结构的限定，在此不再赘述。
100.除非本文中有明确的说明，上述实施例中半导体外延结构的制备方法中的这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，所述的方法中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
101.上述实施例中的半导体外延结构的制备方法旨在示意性说明本技术实施例中的半导体外延结构的形成原理，并不作为对本技术实施例中的半导体外延结构的具体限制。也可以采用其它制备方法来制备本技术实施例中的半导体外延结构。
102.请注意，上述实施例仅出于说明性目的而不意味对本技术的限制。
103.本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与
其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
104.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
105.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。