半导体结构及半导体结构的制造方法与流程

1.本发明实施例涉及半导体领域，特别涉及一种半导体结构及半导体结构的制造方法。


背景技术：

2.半导体结构中的场效应晶体管作为一种可变电流开关，能够基于输入电压控制输出电流。场效应晶体管包括栅极、漏极和源极三个端。在电场的作用下，栅极可以形成或消除源极和漏极之间的沟道，从而允许或阻碍电子流过。
3.目前，场效应晶体管大多采用多晶硅材料和其他导电材料形成栅极结构。利用多晶硅材料形成栅极结构主要有以下几个方面的优点：多晶硅与栅介质层的界面的缺陷较少；多晶硅的功函数容易调节，进而容易调节场效应晶体管的阈值电压；多晶硅的熔点比大多数的金属高，在半导体制程中常在高温下沉积栅极材料以增进元件效能，因此多晶硅不会影响制程能使用的温度上限。
4.然而，多晶硅材料的栅极结构在形成过程中，由于多晶硅材料的特性和刻蚀工艺的局限性，会导致多晶硅侧面在刻蚀过程中容易被过刻蚀，进而影响栅极结构的电性能，降低半导体结构的良率。


技术实现要素：

5.本发明实施例提供一种半导体结构及半导体结构的制造方法，以提高栅极结构的电性能，进而保证半导体结构的良率。
6.为解决上述问题，本发明实施例提供一种半导体结构，包括：基底；位于所述基底上的栅极结构，所述栅极结构包括依次层叠设置的第一导电层、阻挡层和第二导电层；其中，所述第一导电层包括第一多晶硅层、第一金属层和第二多晶硅层，且所述第一多晶硅层靠近所述基底，所述第二多晶硅层紧贴所述阻挡层；所述第一金属层位于所述第一多晶硅层与所述第二多晶硅层之间。
7.另外，所述第一多晶硅层和所述第二多晶硅层的厚度相同。
8.另外，半导体结构还包括：位于所述栅极结构与所述基底之间的栅极介质层。
9.另外，所述第一金属层的厚度为0.5nm～1.5nm。
10.另外，所述第一金属层的材料包括氮化钛或氮化钽。
11.另外，半导体结构还包括：位于所述栅极结构上的绝缘覆盖层。
12.另外，所述第一多晶硅层和所述第二多晶硅层掺杂有p型离子或n型离子。
13.另外，所述第一多晶硅层中掺杂的离子浓度和所述第二多晶硅层中掺杂的离子浓度不同。
14.另外，所述第一导电层还包括层叠设置的第三多晶硅层及第二金属层，所述第三多晶硅层靠近所述基底，所述第二金属层位于所述第三多晶硅层及所述第一多晶硅层之间。
15.另外，所述第一金属层和所述第二金属层的材料和厚度相同。
16.本发明实施例还提供一种半导体结构的制造方法，包括：提供基底；在所述基底上依次形成初始第一导电层、初始阻挡层和初始第二导电层，所述初始第一导电层、所述初始阻挡层和所述初始第二导电层构成所述初始栅极结构；所述初始第一导电层包括初始第一多晶硅层、初始第一金属层和初始第二多晶硅层，且所述初始第一多晶硅层靠近所述基底，所述初始第二多晶硅层紧贴所述初始阻挡层；所述初始第一金属层位于所述初始第一多晶硅层与所述初始第二多晶硅层之间；在所述初始栅极结构上形成图形化的掩膜层；以所述图形化的掩膜层作为掩膜版刻蚀所述初始第一导电层、所述初始阻挡层和所述初始第二导电层，形成第一导电层、阻挡层和第二导电层；所述第一导电层、所述阻挡层和所述第二导电层构成栅极结构；所述第一导电层包括第一多晶硅层、第二多晶硅层及第一金属层。
17.另外，以原子层沉积工艺形成所述第一金属层。
18.另外，在刻蚀所述初始第二多晶硅层的步骤中，所述初始第二多晶硅层与所述初始第一金属层的刻蚀选择比大于100：1；在刻蚀所述初始栅极第一金属层的步骤中，所述初始栅极第一金属层与所述初始多晶硅层的刻蚀选择比为大于10：1。
19.另外，形成所述初始栅极结构前，还包括以下步骤：在所述基底上形成初始栅极介质层，所述初始栅极结构位于所述初始栅极介质层上；形成所述初始栅极结构后，还包括以下步骤：形成覆盖所述初始栅极结构的初始绝缘覆盖层；
20.另外，形成所述图形化的掩膜层后，还包括以下步骤：以所述图形化的掩膜层作为掩膜版刻蚀所述初始绝缘覆盖层及所述初始栅极介质层，形成绝缘覆盖层及栅极介质层。
21.与现有技术相比，本发明实施例提供的技术方案具有以下优点：第一导电层具有第一多晶硅层、第二多晶硅层及第一金属层。在控制第一导电层总体厚度的前提下，多晶硅层的层数增加，则每层多晶硅层的厚度减小，在刻蚀工艺过程中，其侧面与刻蚀气体的接触面积较小，且刻蚀每层多晶硅层刻蚀时间较短，可以保证多晶硅层的侧面较为竖直。由于多晶硅层具有较好的形貌，可以保证最后形成的栅极结构具有良好的电性能，保证半导体器件的良率。
22.另外，第一多晶硅层和第二多晶硅层掺杂有p型离子或n型离子，通过掺杂离子能够调节栅极结构的功函数，进而调节栅极结构的阈值电压，保证半导体器件的电性能。
附图说明
23.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
24.图1为现有的一种半导体结构的示意图；
25.图2为图1中的半导体结构在刻蚀后的示意图；
26.图3为本发明第一实施例提供的半导体结构的示意图；
27.图4为本发明第二实施例提供的半导体结构的示意图；
28.图5-图7为本发明第三实施例提供的半导体结构的制造方法中各步骤对应的结构示意图。
具体实施方式
29.由背景技术可知，多晶硅材料的栅极结构在形成过程中，由于多晶硅材料的特性和刻蚀工艺的局限性，会导致多晶硅侧面在刻蚀过程中容易被过刻蚀，进而影响栅极结构的电性能，降低半导体器件的良率。
30.图1为一种现有的半导体结构在刻蚀前的结构示意图，图2为图1中的半导体结构在刻蚀后的结构示意图。
31.半导体结构的形成步骤包括：参考图1和图2，提供基底400，在基底400上依次层叠设置的初始栅极介质层410a、初始第一导电层420a、初始阻挡层430a、初始第二导电层440a以及初始绝缘覆盖层450a，初始第一导电层420a、初始阻挡层430a以及初始第二导电层440a构成初始栅极结构460a；对初始栅极介质层410a、初始第一导电层420a、初始阻挡层430a、初始第二导电层440a以及初始绝缘覆盖层450a进行刻蚀后，形成栅极介质层410、第一导电层420、阻挡层430、第二导电层440以及绝缘覆盖层450。
32.其中，第一导电层420、阻挡层430以及第二导电层440构成栅极结构460。第一导电层420由于材料的特性和刻蚀工艺的局限性，产生了缩颈及底部凸起的问题，进而会影响栅极结构460的电性能，还会影响后续在基底400中进行源漏离子注入的工艺窗口，进而影响半导体器件的良率。
33.经分析发现，导致上述问题的主要原因包括：初始第一导电层420a为多晶硅层，现目前对多晶硅层的刻蚀工艺主要为干法刻蚀；虽然干法刻蚀具有各向异性的特点，但是部分刻蚀气体仍然会侵蚀多晶硅层的侧面；且由于多晶硅层的厚度较大，从而导致多晶硅侧面与刻蚀气体的接触面积较大，刻蚀时间也较长，加剧了刻蚀气体对多晶硅侧面的侵蚀程度；另外，由于刻蚀气体分布不均匀，导致对多晶硅层底部的刻蚀不充分，产生了底部凸起的问题。
34.为解决上述问题，本发明实施例提供一种半导体结构，第一导电层包括第一多晶硅层、第二多晶硅层及第一金属层，第一多晶硅层靠近基底，第二多晶硅层紧贴阻挡层，且第一金属层位于第一多晶硅层与第二多晶硅层之间；相当于在控制第一导电层整体厚度的前提下，增加多晶硅层的层数，减小每一层多晶硅层的厚度，从而减小了多晶硅层的侧面与刻蚀气体的接触面积，减少了对多晶硅侧面的刻蚀时间；另外，由于多晶硅层的厚度较薄，刻蚀气体在其侧面的分布也会较为均匀，有利于促进刻蚀气体对多晶硅层底部的刻蚀，减小底部凸起的问题；因此，最终能够保证多晶硅层的侧面具有较为竖直的形貌，从而提高栅极结构的电性能；另外，后续对基底进行源漏离子注入的过程前，通常会在栅极结构的两侧形成侧墙，侧墙作为离子注入的掩膜层，以形成轻掺杂的漏结构(ldd，lightly doped drain)。因此，栅极结构竖直的侧面形貌不会影响后续制程的工艺窗口。
35.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本技术而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本技术所要求保护的技术方案。
36.本发明第一实施例提供一种半导体结构，图3为本发明第一实施例提供的半导体结构的剖面结构示意图。以下将结合附图对本发明第一实施例提供的半导体结构进行详细说明。
37.参考图3，本实施例中，半导体结构包括：基底100；位于基底100上的栅极结构150，栅极结构150包括依次层叠设置的第一导电层120、阻挡层130和第二导电层140；其中，第一导电层120包括第一多晶硅层121、第一金属层122和第二多晶硅层123，且第一多晶硅层121靠近基底100，第二多晶硅层123紧贴阻挡层130。
38.基底100的材料为半导体。本实施例中，基底100的材料为p型半导体，比如可以为掺硼硅，相应的，基底100内的源极和漏极为n型半导体，比如可以为掺磷硅或掺镓硅。在其他实施例中，基底也可以为n型半导体，相应的，基底内的源极和漏极为p型半导体。
39.栅极介质层110位于栅极结构150与基底100之间。本实施例中，栅极介质层110的材料包括高介电常数材料，利用高介电常数材料作为栅极介质层110可以增加栅极结构150的控制能力。在其他实施例中，栅极介质层的材料还可以为氧化硅。
40.栅极介质层110的厚度为2nm～6nm，具体可以为3nm、4nm或5nm。若栅极介质层110的厚度过小，则容易出现漏电流问题；若栅极介质层110的厚度过大，则可能会提高栅极结构150的阈值电压，进而影响栅极结构150的电性能。栅极介质层110在2nm～6nm范围内，能够避免上述两种问题。
41.栅极结构150位于基底100上，栅极结构150为场效应晶体管的控制端，当对栅极结构150施加电压后，栅极结构150和基底100之间的栅极介质层110中就会产生一个栅极结构150指向基底100的电场；栅极介质层110相当于一个电容，在电场的影响下，基底100中的电子向栅极介质层110一侧聚集，从而形成源漏极之间的导电沟道。
42.栅极结构150包括依次层叠设置的第一导电层120、阻挡层130和第二导电层140，以下将对栅极结构150的组成结构进行具体说明：
43.第一导电层120包括第一多晶硅层121、第二多晶硅层123以及位于第一多晶硅层121与第二多晶硅层123之间的第一金属层122。如此，在控制第一导电层120总厚度的前提下，增加多晶硅层的层数，可以减小每层多晶硅层的厚度，进而减小刻蚀气体对其侧面的程度及刻蚀时间。
44.第一导电层120的总厚度为23nm～50nm，具体可以为30nm、38nm或46nm。
45.第一多晶硅层121中和第二多晶硅层123中掺杂有p型离子或n型离子，掺杂离子可以为磷离子、硼离子或镓离子等。在多晶硅层中掺杂p型离子或n型离子，可以使多晶硅层变成导体，而且可以通过调整掺杂的离子的浓度来调节多晶硅层的功函数。
46.本实施例中，第一多晶硅层121中掺杂的离子浓度和第二多晶硅层123中掺杂的离子浓度不同。如此，可以更加灵活地调节整个第一导电层120的功函数。在其他实施例中，第一多晶硅层与第二多晶硅层中掺杂的离子浓度也可以相同。
47.本实施例中，第一多晶硅层121和第二多晶硅层123的厚度相同。在控制第一导电层120总厚度的前提下，两层多晶硅层的厚度相同，可以保证每层多晶硅层的厚度都得到同等程度的减小，进而保证每层多晶硅层的侧面都能具有较为竖直的形貌。
48.本实施例中，第一多晶硅层121及第二多晶硅层123的厚度为9nm～15nm，具体可以为10nm、12nm或14nm。
49.第一金属层122能够将第一多晶硅层121与第二多晶硅层123相互分立，即能够在多层多晶硅层总厚度不变的情况下，减小单层多晶硅层的厚度。
50.第一金属层122的厚度为0.5nm～1.5nm，具体可以为0.8nm、1.0nm或1.2nm。若第一
金属层122的厚度过小，其对多晶硅层的分离作用较小；若第一金属层122的厚度过大，可能对栅极结构150的阈值电压产生较大影响，不容易通过改变第一多晶硅层121和第二多晶硅层123中掺杂的离子浓度使栅极结构150达到需要的电性能。第一金属层122的厚度在0.5nm～1.5nm之间，能够避免上述两种问题。
51.第一金属层122的材料包括氮化钛、氮化钽或钛，上述材料的电阻较小，能够减小栅极结构150的总电阻。
52.阻挡层130位于第一导电层120上，且紧贴第二多晶硅层123，阻挡层130能够阻挡第二导电层140中的材料向第二多晶硅层123中扩散，进而提高栅极结构150的稳定性。
53.本实施例中，阻挡层130的材料为氮化钛。在其他实施例中，阻挡层的材料还可以为氮化钽。
54.阻挡层130的厚度为：5nm～10nm，具体可以为6nm、8nm或9nm。
55.第二导电层140位于阻挡层130上，且紧贴阻挡层130。第二导电层140具有较低的电阻，能够提高场效应晶体管的运行速率，第二导电层的材料包括钨、金、银或钛。
56.第二导电层140的厚度为：20nm～40nm，具体可以为23nm、30nm或35nm。
57.本实施例中，还包括：位于栅极结构150上的绝缘覆盖层160。具体地，绝缘覆盖层160位于第二导电层140上，且紧贴第二导电层140。绝缘覆盖层160可以将栅极结构150与其他结构相隔离，还能保护栅极结构150不被氧化。
58.绝缘覆盖层160的材料包括氮化硅、碳氮化硅或氧化硅。
59.绝缘覆盖层160的厚度为：50nm～150nm，具体可以为60nm、70nm或120nm。
60.综上所述，本实施例中，第一导电层120包括第一多晶硅层121、第二多晶硅层123以及位于二者之间的第一金属层122。多晶硅层的厚度较薄，在刻蚀的过程中，其侧面与刻蚀气体的接触面积小，刻蚀时间短。因此多晶硅层能形成较为笔直的形貌。另外，由于只设置了一层第一金属层122，整个第一导电层120的工艺较为简单，且增加一层金属层对栅极结构150的电性能影响不是很大，可以比较容易的通过调节第一多晶硅层121和第二多晶硅层123所掺杂的离子浓度来使栅极结构150达到半导体结构的需求。
61.本发明第二实施例提供一种半导体结构，本实施例与第一实施例大致相同，图4为本实施例提供的半导体结构的示意图，参考图4，半导体结构包括位于基底200上的栅极介质层210、栅极结构250以及绝缘覆盖层260，栅极结构250包括依次层叠设置的第一导电层220、阻挡层230和第二导电层240，第一导电层220包括第一晶硅层221、第二多晶硅层223和第一金属层222。本实施例与第一实施例的区别主要包括：本实施例中，第一导电层220还包括层叠设置的第三多晶硅层224及第二金属层225，第三多晶硅层224靠近基底200，第二金属层225位于第三多晶硅层224及第一多晶硅层221之间。
62.本实施例与第一实施例相同或相似的部分请参考第一实施例，在此不再赘述。
63.以下将结合附图进行具体说明。
64.参考图4，本实施例中，第一导电层220包括层叠设置的第三多晶硅层224、第二金属层225、第一多晶硅层221、第一金属层222以及第二多晶硅层223。相当于两层金属层将三层多晶硅层分离开。
65.第一导电层220的总厚度为23nm～50nm，具体可以为25nm、30nm或40nm。
66.第一多晶硅层221、第二多晶硅层223及第三多晶硅层224的厚度相同，且厚度为
6nm～10nm，具体可以为7nm、8nm或9nm。
67.第一多晶硅层221、第二多晶硅层223及第三多晶硅层224中掺杂有p型离子或n型离子。
68.本实施例中，第一多晶硅层221、第二多晶硅层223及第三多晶硅层224中掺杂离子的浓度不同，进而可以更为灵活地调节第一导电层220的功函数。在其他实施例中，这三者的掺杂离子的浓度也可以相同。
69.第一金属层223及第二金属层225的材料和厚度相同，且厚度为0.5nm～1nm，具体可以为0.6nm、0.8nm或0.9nm。这样可以保证第一金属层223和第二金属层225对栅极结构150的影响相同，更易于通过改变第一多晶硅层221、第二多晶硅层223和第三多晶硅层224的离子浓度来调节栅极结构250的电性能。
70.与第一实施例相比，本实施例中，多晶硅层的层数进一步增加，单层多晶硅层的厚度进一步减小，如此，更够进一步减小多晶硅层的侧面与刻蚀气体的接触面积，减小刻蚀时间，进而保证多晶硅层的侧面具有竖直的形貌。
71.在其他实施例中，多晶硅层的还可以为四层及四层以上；金属层还可以三层及三层以上。
72.综上所述，本实施例中，在第一导电层220总厚度不变的情况下，增加第三多晶硅层224能够进一步减小每层多晶硅层的厚度，进行减小刻蚀气体对其侧面的刻蚀程度，使多晶硅层的侧面保持较为竖直的形貌。
73.本发明第三实施例提供一种半导体结构的制造方法，本实施例提供的制造方法可以用于制造第一实施例及第二实施例中的半导体结构，图5-图7为本实施例提供的半导体结构的制造方法中各步骤对应的结构示意图。
74.以下将结合附图进行具体说明。
75.参考图5，提供基底300，在基底300上依次形成初始第一导电层320a、初始阻挡层330a和初始第二导电层340a，初始第一导电层320a、初始阻挡层330a和初始第二导电层340a构成初始栅极结构350a；初始第一导电层320a包括初始第一多晶硅层321a、初始第一金属层322a和初始第二多晶硅层323a，且初始第一多晶硅层321a靠近基底300，初始第二多晶硅层323a紧贴初始阻挡层330a；初始第一金属层322a位于初始第一多晶硅层321a与初始第二多晶硅层323a之间。
76.以下将对初始栅极结构350a的形成步骤进行具体说明：
77.本实施例中，初始第一导电层320a包括第一初始多晶硅层321a、第二初始多晶硅层323a和第一金属层322a。即，初始第一导电层320a包括两层初始多晶硅层和一层初始金属层。可以理解的是，在其他实施例中，初始第一导电层也可以包括三层或三层以上的初始多晶硅层以及两层或两层以上的栅极第一金属层。
78.本实施例中，通过化学气相沉积工艺形成初始第一多晶硅层321a，化学气相沉积速率较快，有利于提高生产效率。
79.形成初始第一多晶硅层321a后，还包括：对初始第一多晶硅层321a进行离子注入，以调节初始多晶硅321a的功函数，进而调整后续形成的整个栅极结构350a的阈值电压，提高栅极结构350a的电性能，其中离子注入的注入离子包括硼、磷或者镓。
80.在其他实施例中，也可以通过化学气相沉积工艺直接形成原位掺杂的初始第一多
晶硅层，后续再对原位掺杂的初始第一多晶硅层进行退火处理。
81.在初始第一多晶硅层321a上形成初始第一金属层322a。本实施例中，以原子层沉积工艺形成初始栅极第一金属层322a。原子层沉积技术是将物质以单原子膜形式一层一层地镀在材料表面，在原子层沉积过程中，新一层原子膜的化学反应是直接与之前一层相关联的，这种方式使每次反应只沉积一层原子，因此，利用原子层沉积技术形成的膜层均匀性较好。由于初始第一金属层322a的厚度较薄，利用原子层沉积技术可以提高初始第一金属层322a的薄膜均匀性。
82.在初始第一金属层322a上形成初始第二多晶硅层323a，并对初始第二多晶硅层323a进行离子掺杂。
83.初始第一多晶硅层321a、初始第二多晶硅层323a和初始第一金属层322a构成初始第一导电层320a。
84.在初始第一导电层320a上形成初始阻挡层330a，本实施例中，通过原子层沉积技术形成初始阻挡层330a。在其他实施例，也可以通过化学气相沉积技术形成初始阻挡层。
85.在初始阻挡层330a上形成初始第二导电层340a，本实施例中，通过化学气相沉积技术形成初始第二导电层340a。在其他实施例中，也可以通过物理气相沉积技术或原子层沉积技术形成初始第二导电层。
86.本实施例中，在形成初始栅极结构350a前还包括步骤：在基底300上形成初始栅极介质层310a，初始栅极结构350a位于初始栅极介质层310a上。本实施例中，采用原子层沉积工艺形成初始栅极介质层310a。
87.在形成栅极结构350a后还包括步骤：在初始栅极结构350a上形成初始绝缘覆盖层360a。本实施例中，采用化学气相沉积工艺形成初始绝缘覆盖层360a。
88.参考图6，在初始栅极结构350a上形成图形化的掩膜层370。
89.本实施例中，图形化的掩膜层370还位于初始绝缘覆盖层360a上。
90.形成图形化的掩膜层370的步骤包括：在初始绝缘覆盖层360a上形成一层硬掩模层，在硬掩模层上形成一层光刻胶，对光刻胶进行曝光处理，形成图形化的光刻胶，以图形化的光刻胶为掩膜版刻蚀硬掩模层，形成图形化的掩模层370。
91.在其他实施例中，也可以不形成硬掩模层，直接以图形化的光刻胶层为掩膜版刻蚀初始绝缘覆盖层、初始栅极结构及初始栅极介质层；或者，也可以采用双重图形化的工艺形成图形化的掩膜层。
92.参考图7，以图形化的掩膜层370(参考图6)作为掩膜版刻蚀初始绝缘覆盖层360a(参考图6)、初始栅极结构350a(参考图6)及初始栅极介质层310a(参考图6)，形成绝缘覆盖层360、栅极结构350以及栅极介质层310。栅极结构350包括第一导电层320、阻挡层330及第二导电层340。第一导电层320包括第一多晶硅层321、第二多晶硅层323以及位于这二者之间的第一金属层322。第一导电层320具有笔直的侧面形貌，从而使栅极结构350保持优良的电性能，而且也不会影响到后续形成轻掺杂的漏结构(ldd，lightly doped drain)的工艺窗口。
93.本实施例中，刻蚀工艺为干法刻蚀。干法刻蚀是用等离子体进行薄膜刻蚀的技术。当气体以等离子体形式存在时，它具备两个特点：一方面等离子体中的这些气体化学活性比常态下时要强很多，根据被刻蚀材料的不同，选择合适的气体，就可以更快地与材料进行
反应，实现刻蚀去除的目的；另一方面，还可以利用电场对等离子体进行引导和加速，使其具备一定能量，当其轰击被刻蚀物的表面时，会将被刻蚀物材料的原子击出，从而达到利用物理上的能量转移来实现刻蚀的目的。
94.在对初始绝缘覆盖层360a、初始栅极结构350a及初始栅极介质层310a进行刻蚀时，由于材料不同，每一层的刻蚀气体不同。具体地，初始绝缘覆盖层360a的材料包括可以为氮化硅，刻蚀气体为四氟化碳；初始第二导电层340a(参考图6)的材料可以为钨，刻蚀气体为氯化碳；初始第一多晶硅层321a(参考图6)及初始第二多晶硅层323a(参考图6)的刻蚀气体为氯气，初始第一金属层322a(参考图6)的材料可以为氮化钛，刻蚀气体为三氯化硼及氩气；初始栅极介质层310a的材料可以为二氧化硅，刻蚀气体为三氟甲烷、八氟丙烷或四氟化碳。
95.首先将初始绝缘覆盖层360a的刻蚀气体通入腔室，刻蚀完成后，将刻蚀气体排出，接着通入初始第二导电层340a的刻蚀气体。即每一层结构刻蚀完成后，都会排出该层结构刻蚀气体，接着通入下一层结构的刻蚀气体。可以理解的是，若相邻多层结构能够使用同种刻蚀气体，则在该刻蚀气体中可以将多层结构一齐进行刻蚀。
96.本实施例中，在刻蚀初始第二多晶硅层323a的步骤中，初始第二多晶硅层323a与初始第一金属层322a的刻蚀选择比大于100：1；在刻蚀初始第一金属层322a的步骤中，初始第一金属层322a与初始第一多晶硅层321a的刻蚀选择比大于10：1。较高的刻蚀选择比，能够保证在上层结构的刻蚀中，降低对下层结构的影响，从而保证最终形成的第一多晶硅层321a、第二多晶硅层323a及第一金属层322a能够具有较为竖直的形貌。
97.综上所述，本实施例中，通过增加初始多晶硅层的层数，进而减小单层初始多晶硅层的厚度，保证在刻蚀工艺中，以降低刻蚀气体对其侧面的刻蚀程度，使最终形成的多晶硅层具有笔直的形貌，进而提高整个栅极结构350的质量。
98.本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。