一种基于静电放电保护结构的场效应管的制作方法

1.本发明涉及场效应管静电保护技术领域，具体涉及一种基于静电放电保护结构的场效应管。


背景技术：

2.静电在自然界时刻都存在，当芯片的外部环境或者芯片内部累积的静电荷，通过芯片的管脚流入或流出芯片内部时，瞬间产生的电流(峰值可达数安培)或电压，损坏集成电路，使芯片功能失效。有效的esd(electron static discharge，静电放电)使防护器件能在静电事件中快速开启并泄放安培级别电流，同时箍位端口或者电源/地之间的电压至核心电路击穿电压以下，达到保护核心电路不受静电损伤的目的，而在电路正常工作时，esd防护器件必须处于关闭状态，不影响电路的功能。
3.随着半导体行业的发展，soi(silicon-on-insulator，硅技术)器件被广泛应用在各领域。由于soi工艺自身固有限制，soi静电保护一直是soi器件生产应用中不可忽视的重要部分。为了解决soi电路的esd防护问题，业界采用了对与pad相连接的结构进行sab(salicide block)技术保护处理，实验证明此做法虽然在一定程度上提高了mos(metal oxide semiconductor，金属-氧化物-半导体，场效应管)器件可承受的esd电压，从而在国际esd标准框架下有效提高电路的抗esd能力，但却还不能满足所有电路的esd防护需求。
4.因此，如何提高mos器件承受静电保护电流的能力是目前亟需解决的技术问题。


技术实现要素：

5.本发明的目的是提供一种基于静电放电保护结构的场效应管，以提高mos器件承受静电保护电流的能力。
6.为实现上述目的，本发明实施例提供了一种基于静电放电保护结构的场效应管，包括：第一多晶硅、第二多晶硅、硅化物阻挡层、硅膜层、埋氧层和硅衬底层；
7.所述硅膜层、所述埋氧层和所述硅衬底层叠放设置；所述第一多晶硅、所述第二多晶硅和所述硅化物阻挡层均设置在所述硅膜层上；
8.所述硅膜层中并排设置有第一阱区和第二阱区；
9.所述第一阱区和所述第二阱区中的上部区域并排设置有第一n型重掺杂区、第二n型重掺杂区和p型重掺杂区，以在所述第一阱区中形成第一空白掺杂区，并在所述第二阱区中形成第二空白掺杂区；其中，所述第一空白掺杂区位于所述所述第一阱区中所述第一n型重掺杂区和所述第二n型重掺杂区之间，所述第二空白掺杂区位于所述所述第二阱区中所述第二n型重掺杂区和所述p型重掺杂区；
10.所述第一多晶硅覆盖所述第一空白掺杂区的顶部；所述第二多晶硅覆盖所述第二空白掺杂区的顶部；
11.所述硅化物阻挡层覆盖所述第二n型重掺杂区的顶部端面。
12.在一种可能的实施例中，所述第一阱区为第一p型阱区；所述第二阱区为第二p型
阱区；所述第一阱区和所述第二阱区沿左右方向间隔设置。
13.在一种可能的实施例中，所述第一阱区为第三p型阱区；所述第二阱区为n型阱区；所述第一阱区和所述第二阱区沿左右方向间隔设置或相邻设置。
14.在一种可能的实施例中，所述第一阱区的厚度和所述第二阱区的厚度均不超过所述硅膜层的厚度。
15.在一种可能的实施例中，所述硅化物阻挡层不低于所述第一多晶硅的厚度或所述第二多晶硅的厚度。
16.在一种可能的实施例中，所述第一多晶硅的厚度与所述第二多晶硅的厚度相同。
17.在一种可能的实施例中，所述第一n型重掺杂区的厚度、所述第二n型重掺杂区的厚度和所述p型重掺杂区的厚度均不大于所述第一阱区的厚度或所述第二阱区的厚度。
18.在一种可能的实施例中，所述第一n型重掺杂区的厚度、所述第二n型重掺杂区的厚度和所述p型重掺杂区的厚度均相同，所述第一阱区的厚度和所述第二阱区的厚度均相同。
19.在一种可能的实施例中，所述第一阱区的掺杂浓度和所述第二阱区的掺杂浓度均为1e15/cm3至1e18/cm3。
20.在一种可能的实施例中，所述第一n型重掺杂区的掺杂浓度、所述第二n型重掺杂区的掺杂浓度和所述p型重掺杂区的掺杂浓度均大于1e18/cm3。
21.本发明与现有技术相比，具有如下的优点和有益效果：
22.本发明中第一n型重掺杂区为场效应管的源区，第二n型重掺杂区为场效应管的漏区，第一多晶硅和第二多晶硅共同作为场效应管的栅极，本发明在第二n型重掺杂区外还设置了p型重掺杂区，使第二阱区和p型重掺杂区之间，或第二阱区和第二n型重掺杂区之间，能够形成二极管的结构，并使该二极管的负极与场效应管的漏区直接连接，有效地限制了esd电流，提高了mos器件承受静电保护电流的能力。
附图说明
23.为了更清楚地说明本说明书实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
24.图1是本发明实施例提供的基于静电放电保护结构的场效应管的结构示意图；
25.图2是本发明实施例提供的基于静电放电保护结构的场效应管的结构示意图；
26.图3是本发明实施例提供的场效应管结构等效电路图；
27.图4是本发明实施例提供的基于上述场效应管构建的rc触发箍位电路图；
28.图5是本发明实施例提供的基于上述场效应管构建的rc触发箍位电路与现有rc触发箍位电路的tlp测试对比曲线图。
29.附图标记说明：11为第一多晶硅，12为第二多晶硅，2为硅化物阻挡层，3为硅膜层，31为第一阱区，32为第二阱区，33为第一n型重掺杂区，34为第二n型重掺杂区，35为p型重掺杂区，4为埋氧层，5为硅衬底层。
具体实施方式
30.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，基于本发明实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明实施例保护的范围。
31.本实施例提供一种基于静电放电保护结构的场效应管，请参阅图1，图1为该结构的结构示意图，具体包括：
32.第一多晶硅11，第二多晶硅12，硅化物阻挡层2，硅膜层3，第一阱区31，第二阱区32，第一n型重掺杂区33，第二n型重掺杂区34，以及p型重掺杂区35，埋氧层4和硅衬底层5。
33.硅膜层3、埋氧层4和硅衬底层5叠放设置；第一多晶硅11、第二多晶硅12和硅化物阻挡层2均设置在硅膜层3的顶部端面上。
34.第一阱区31和第二阱区32在硅膜层3中沿左右方向并排设置，第一n型重掺杂区33、第二n型重掺杂区34和p型重掺杂区35也在硅膜层3中沿左右方向并排设置。
35.第一阱区31和第二阱区32中的上部区域并排设置有第一n型重掺杂区33、第二n型重掺杂区34和p型重掺杂区35，以在第一阱区31中形成第一空白掺杂区，并在第二阱区32中形成第二空白掺杂区；其中，第一空白掺杂区位于第一阱区中第一n型重掺杂区33和第二n型重掺杂区34之间，第二空白掺杂区位于第二阱区中第二n型重掺杂区34和p型重掺杂区35。
36.其中，第一n型重掺杂区33完全位于第一阱区31中，p型重掺杂区35完全位于第二阱区32中，第二n型重掺杂区34包括第一子区和第二子区；第一n型重掺杂区33和第一子区均设置在第一阱区31的上部；p型重掺杂区35和第二子区均设置在第二阱区32的上部。也就是说，第二n型重掺杂区34的一部分位于第一阱区31中，同时第二n型重掺杂区34中还有一部分位于第二阱区32中。
37.第一多晶硅11设置在第一n型重掺杂区33和第二n型重掺杂区34之间的第一阱区31的顶部端面上；第二多晶硅12设置在第二n型重掺杂区34和p型重掺杂区35之间的第二阱区32的顶部端面上；硅化物阻挡层2设置在第二n型重掺杂区34顶部端面上，且硅化物阻挡层2的底面完全覆盖第二n型重掺杂区34的顶部端面。
38.具体的，硅化物阻挡层2的厚度不低于第一多晶硅11的厚度或第二多晶硅12的厚度，使得硅化物阻挡层2能够有效覆盖第二n型重掺杂区34。当然，第一多晶硅11的厚度与第二多晶硅12的厚度可以相同。
39.第一阱区31的厚度和第二阱区32的厚度均不超过硅膜层4的厚度，第一n型重掺杂区33的厚度、第二n型重掺杂区34的厚度和p型重掺杂区35的厚度均可以在300μm至500μm的范围内进行取值，硅膜层3的厚度可以在300μm至500μm的范围内进行取值，同时第一n型重掺杂区33的厚度、第二n型重掺杂区34的厚度和p型重掺杂区35的厚度均不超过硅膜层3的厚度。在实际应用中，则根据实际的器件设计要求来进行具体取值，当然第一n型重掺杂区33的厚度、第二n型重掺杂区34的厚度和p型重掺杂区35的厚度可以均相同，第一阱区31的厚度和第二阱区32的厚度可以均相同。
40.具体的，第一阱区的掺杂浓度范围和第二阱区的掺杂浓度范围均为1e15/cm3至1e18/cm3，第一n型重掺杂区的掺杂浓度、所述第二n型重掺杂区的掺杂浓度和所述p型重掺
杂区的掺杂浓度可以均大于1e18/cm3。
41.在上述的结构中，第一n型重掺杂区33为场效应管的源区，第二n型重掺杂区34为场效应管的漏区，第一多晶硅11和第二多晶硅12共同作为场效应管的栅极。
42.具体的，如图2所示为一种基于静电放电保护结构的场效应管的结构示意图，其中，第一阱区31是第一p型阱区，第二阱区32是第二p型阱区，同时第一阱区31和第二阱区32需要沿左右方向间隔设置，使两个阱区不能相互接触，否则会造成器件短路。
43.此时，第二n型重掺杂区34与第二p型阱区之间形成了pn结的结构，该pn结就形成了一个二极管结构，且二极管的负极与该场效应管的漏区连接，相当于在器件的漏端串联了一个二极管，如图3为本实施例提供的场效应管结构等效电路图，由于二极管相比于电阻有较强的限流能力，使得本实施例提出的结构用在电路中进行esd防护时，可以明显提高其可承受esd的能力。
44.当然，第一阱区31可以是第三p型阱区，此时第二阱区32是n型阱区，两个阱区沿左右方向并排设置，两个阱区之间可以相邻接触设置，也可以间隔不接触设置。
45.此时，p型重掺杂区35与n型阱区之间形成了pn结的结构，该pn结就形成了一个二极管结构，且二极管的负极与该场效应管的漏区连接，相当于在器件的漏端串联了一个二极管，如图2为本实施例提供的场效应管结构等效电路图，由于二极管相比于电阻有较强的限流能力，使得本实施例提出的结构用在电路中进行esd防护时，可以明显提高其可承受esd的能力。
46.为了检测本实施例提供的结构的esd电流承受能力，本实施例基于上述场效应管构建了rc触发箍位电路，如图4所示为该rc触发箍位电路的电路图，同时本实施例还用未采用上述静电放电保护结构的mos管构建了现有rc触发箍位电路，并使用tlp软件对两个rc触发箍位电路进行了测试，图5为本实施例提供的基于上述场效应管构建的rc触发箍位电路与现有rc触发箍位电路的tlp测试对比曲线图，其中a曲线为现有rc触发箍位电路的tlp测试曲线，b曲线为本实施例提供的基于上述场效应管构建的rc触发箍位电路的tlp测试曲线。
47.从图5中，可以看到本实施例提供的结构可以有效提高mos管承受esd电流的能力，一方面本实施例提供的mos器件结构提高了可承受esd的能力，原来常规esd防护用mos器件承受esd电流大约为2a(参见a曲线)，而本发明提出的mos结构承受esd电流可以达到4a以上(参见b曲线)。这主要是由于常规esd防护用mos结构只在漏极区域加了sab层，等效于串联了一个电阻结构用以限流，而本实施例提出的mos器件结构还串联了一个二极管结构，二极管比电阻具有更好的限流效果，因此当本实施例提出的mos器件结构用在电路中进行esd防护时，可以明显提高其可承受esd的能力。另一方面本实施例提供的mos器件结构由于在内部串联了二极管结构，还增加了该结构的维持电压，进一步降低了器件的漏电发生的概率，提高了器件的可靠性。
48.本发明实施例中提供的技术方案，至少具有如下技术效果或优点：
49.本发明实施例中第一n型重掺杂区为场效应管的源区，第二n型重掺杂区为场效应管的漏区，第一多晶硅和第二多晶硅共同作为场效应管的栅极，本发明在第二n型重掺杂区外还设置了p型重掺杂区，使第二阱区和p型重掺杂区之间，或第二阱区和第二n型重掺杂区之间，能够形成二极管的结构，并使该二极管的负极与场效应管的漏区直接连接，有效地限
制了esd电流，提高了mos器件承受静电保护电流的能力。
50.尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
51.显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。