一种半导体器件及其制造方法与流程

1.本发明涉及半导体集成电路技术领域，尤其涉及一种半导体器件及其制造方法。


背景技术：

2.在半导体器件层形成之后，需要在半导体器件上形成金属互连层，每层金属互连层包括金属互连线和层间介质层，需要对上述层间介质层制造通孔，然后在通孔中沉积金属，沉积的金属即为金属互联线。通常，钨被用来作为沉积通孔填充薄膜及在第一金属互联层和半导体器件上的硅化物接触之间作为填充物使用。
3.但是，在上述工艺中，经常会遇到如下情况，由于前制程不良会产生光刻误差，使得钨塞暴露，从而导致在刻蚀上层金属线时会损伤暴露的钨塞，使得钨被掏蚀，从而影响上下互联导电的效果。


技术实现要素：

4.本发明的目的在于提供一种半导体器件及其制造方法，用于扩大工艺窗口，防止由于套刻误差导致钨塞中的钨被掏蚀，保证上下互联的导电效果，提高器件的良率。
5.为了实现上述目的，本发明提供如下技术方案：
6.第一方面，本发明提供一种半导体器件的制造方法。该半导体器件的制造方法包括：
7.提供金属层和层间介质层，其中，所述层间介质层具有通孔。
8.在所述层间介质层的通孔侧壁形成保护侧墙。
9.沿高度方向刻蚀部分层间介质层，以使保护侧墙的顶部高于层间介质层的顶部。
10.在具有保护侧墙的通孔内形成金属塞结构，其中，保护侧墙的顶部高于金属塞结构的顶部。
11.在金属塞结构上形成金属线。
12.本发明的半导体器件的制造方法中，通过在通孔的侧壁形成保护侧墙保护金属塞结构，且由于保护侧墙的顶部高于层间介质层的顶部，因此，当在具有保护侧墙的通孔内形成金属塞结构时，保护侧墙的顶部高于金属塞结构的顶部。此时，当形成金属线的金属刻蚀工艺中发生套刻误差时，保护侧墙的顶部首先被刻蚀，通常发生套刻误差的范围不会过大，基本不会继续刻蚀金属塞结构中的金属塞。故利用本发明提供的半导体器件的制造方法制造的半导体器件，可以避免当形成金属线的金属刻蚀工艺中发生套刻误差时，金属塞结构中的金属塞被刻蚀的情况，提高了半导体器件的良率。
13.第二方面，本发明还提供了一种半导体器件，包括：金属层，形成在所述金属层上具有通孔的层间介质层，形成在所述通孔内的金属塞结构，以及形成在所述金属塞结构上的金属线。该半导体器件还包括保护侧墙，所述保护侧墙形成在所述金属塞结构外侧壁与通孔的侧壁之间，所述保护侧墙的顶部高于所述层间介质层和所述金属塞结构的顶部。
14.与现有技术相比，本发明提供的半导体器件的有益效果与第一方面或着第一方面
任一可能的技术方案半导体器件的制造方法的有益效果相同，此处不做赘述。
附图说明
15.此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
16.图1～图8为本发明实施例中提供的半导体器件的制造方法的各个阶段的状态示意图。
具体实施方式
17.为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
18.需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
19.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
20.在本发明的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
21.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
22.在半导体器件的后道工艺中，在晶圆上形成金属配线的互连层时需要对金属配线进行光刻。而由于光刻误差的存在，容易导致上层金属配线中下部的金属塞中的金属露出，此时，在对上层金属刻蚀时，会刻蚀到金属塞中的金属，使得制造的半导体器件的上层金属线与下层金属层之间导电不良，甚至断路，影响半导体器件的良率。
23.为了克服上述工艺缺陷，本发明实施例提供了一种半导体器件的制造方法。该方法用于扩大工艺窗口，防止由于光刻工艺的套刻误差导致钨塞中的钨被掏蚀，从而影响上层金属线与下层金属层之间互联的导电效果，降低器件的良率的问题。
24.图1～图8示出了本发明实施例提供的一种半导体器件的制造方法的各个阶段的状态示意图。如图1～图8所示，本发明实施例提供的半导体器件的制造方法包括：
25.提供金属层1和层间介质层2，其中，所述层间介质层2具有通孔。
26.如图1所示，上述金属层1可以形成在硅基底上，该硅基底中可以形成有各种半导
体器件。在另一实施例中，该金属层1还可以形成在其他基底层上。例如，锗基底、硅锗基底、绝缘体上硅(silicon on insula tor，soi)或绝缘体上锗(germanium on insulator，goi)等。金属层1的材质可以是金属性材料，例如，该金属层1的材质可以为掺杂的多晶硅、可以为金属合金(硅化铝、氮化钛等)、可以为金属硅化物(硅化铂、二硅化钨等)等。该金属层1的材质也可以是金属导电材料，例如铜金属、铝金属等。但并不限于此。
27.如图1所示，上述层间介质层2用作集成电路封装中多层金属布线间的层间绝缘。该层间介质层2为氧化层，具体的，层间介质层2的材质可以根据实际需要进行选择，例如，该层间介质层2的材质可以是二氧化硅(sio2)，也可以是碳氧化硅(sioc)等，但不局限于此。本发明实施例提供的层间介质层2可以通过常压化学气相沉积工艺(chemical vapour deposition，cvd)形成在金属层上。在形成层间介质层2后，可以以图形化的光刻胶为掩模，刻蚀上述层间介质层2，从而在层间介质层2中形成通孔3。以便于后续在通孔3中形成金属塞8，实现金属线和金属层1之间的电连接。需要说明的是，为了满足后续半导体制造工艺的需求，本发明实施例提供的半导体制造方法中的层间介质层2的厚度可以大于传统工艺的厚度，具体需要根据实际情况进行选择，在此不作限定。
28.在层间介质层的通孔的侧壁形成保护侧墙。具体的，在通孔的侧壁形成保护侧墙包括：首先在具有通孔的层间介质层上以及通孔的侧壁和底部形成保护层。这里的保护层可以为氮化硅层。
29.如图2所示，在实际应用中，为了提高保护层的均匀性，保护层4可以采用原子层沉积工艺(atomic layer deposition，ald)形成在具有通孔3的层间介质层2上以及通孔3的侧壁和底部。在另一实施例中，该保护层4也可以采用化学气相沉积工艺(chemical vapour deposition，cvd)形成。应理解，这里描述的通孔3的底部也可以理解为金属层1的上表面。
30.然后，去除位于层间介质层上以及通孔底部的保护层，保留通孔侧壁的保护层，得到保护侧墙。
31.如图3所示，在实际应用中，可以以图形化的光刻胶为掩膜，使用等离子刻蚀工艺刻蚀层间介质层2上以及通孔3底部的保护层4，得到形成于通孔3的侧壁上以及通孔3的侧壁的延伸方向上的保护层4，即保护侧墙4。
32.然后，沿高度方向刻蚀部分层间介质层，以使保护侧墙的顶部高于层间介质层的顶部。
33.如图3所示，在实际应用中，可以使用等离子刻蚀工艺沿着层间介质层2的高度方向，对层间介质层2进行刻蚀，使得保护侧墙5的顶部高于层间介质层2的顶部。以扩大工艺窗口，减少后续形成的金属塞结构9中的金属塞的暴露。应注意的是，层间介质层2的厚度的设置只要保证剩余的层间介质层2可以满足后续进行的刻蚀工艺的要求即可。例如，层间介质层2的厚度可以小于或等于保护侧墙5的深度的3/4，大于保护侧墙5的深度(保护侧墙5沿着层间介质层2高度方向的尺寸)的1/2。
34.在具有保护侧墙的通孔内形成金属塞结构，其中，保护侧墙的顶部高于金属塞结构的顶部。通过扩大工艺窗口的方式，尽可能的减少金属塞结构的暴露，防止金属塞结构中的金属塞被过刻蚀。具体的，在具有保护侧墙的通孔内形成金属塞结构包括：
35.首先，形成覆盖层间介质层、保护侧墙以及通孔内壁的阻挡层。这里的阻挡层可以为钛层，可以为氮化钛层，也可以为钛层和氮化钛层形成的叠层。上述阻挡层用于防止金属
塞中的金属离子扩散入层间介质层中，从而导致半导体器件不良的情况发生。
36.如图4所示，当阻挡层6为钛层和氮化钛层形成的叠层时，可以利用物理气相淀积工艺(physical vapour deposition，pvd)在层间介质层2、保护侧墙5以及通孔3内壁形成钛(ti)层。钛(ti)层会在沉积的同时与通孔3底部的硅反应形成低阻的tisi
x
接触层，在通孔3的底部形成良好的电接触。然后，为了使得氮化钛(tin)层具有良好的台阶覆盖性能，可以使用化学气相沉积工艺(chemical vapour deposition，cvd)在钛(ti)层的表面形成氮化钛(tin)层。本实施例中是以阻挡层6为钛层和氮化钛层形成的叠层的制备工艺为例进行说明，关于阻挡层6为钛(ti)层的制备工艺和阻挡层6为氮化钛(tin)层的制备工艺，可以参考阻挡层6为钛层(ti)和氮化钛(tin)层形成的叠层的制备工艺进行制备，在此不再赘述。
37.然后，在通孔内的阻挡层上形成金属塞。这里的金属塞可以为钨塞。
38.如图5所示，在实际应用中，当上述金属塞8为钨塞时，可以使用低压化学气相淀积工艺(low pressure chemical vapor deposition，lp-cvd)在阻挡层6上形成钨膜7，并使得通孔3内被钨膜7填充。然后，可以使用反刻蚀工艺对形成于通孔3外部的以及通孔3内部的一部分钨膜7进行刻蚀，使得通孔3内的钨膜7的厚度基本与层间介质层2的厚度齐平，得到钨塞。
39.然后，去除位于层间介质层、保护侧墙上以及部分保护侧墙侧壁的阻挡层，形成金属塞结构。金属塞结构中的阻挡层的顶部不低于金属塞的顶部。
40.如图6所示，在实际应用中，可以使用等离子刻蚀工艺去除层间介质层2上、保护侧墙5上以及部分保护侧墙5侧壁上的阻挡层6，形成金属塞结构9。为了防止金属线11以及金属塞结构9中的金属离子扩散入层间介质层2中，造成半导体器件的不良，金属塞结构9中的阻挡层6的顶部应不低于金属塞8的顶部。例如，阻挡层6的顶部可以与金属塞8的顶部齐平，当然，阻挡层6的顶部也可以高于金属塞8的顶部。
41.在金属塞结构上形成金属线。以实现上层金属线与下层金属层之间的互联。这里的金属线的材质可以为铝(al)金属、也可以为铜(cu)金属等。具体的，在金属塞结构上形成金属线包括：
42.首先，在金属塞结构以及层间介质层上形成金属线层。
43.如图7所示，在实际应用中，可以使用物理气相淀积工艺(physical vapour deposition，pvd)在金属塞结构9以及层间介质层2上淀积金属铝(al)，形成金属线层10。
44.然后，去除位于金属线层和位于金属线层下部的层间介质层，至少保留金属塞结构上的金属线层，形成金属线。
45.如图8所示，在实际应用中，对金属线层10以及位于金属线层10下部的层间介质层2进行刻蚀，形成金属线11。这里需要注意的是，至少要保留金属塞结构9上的金属线层10，以保证形成的金属线11可以和钨塞以及底层的金属层1形成金属互联结构，且防止金属塞结构9上的金属线层10被过刻蚀后，钨塞中的钨露出，从而被刻蚀，影响上层的金属线11和下层的金属层1互联的导电效果的现象发生。
46.由上可知，本发明实施例提供的半导体器件的制造方法可以通过形成保护侧墙，保护侧墙的高度要高于层间介质层以及金属塞结构，使得工艺窗口变大。基于此，使用光刻工艺刻蚀上层的金属线层时，在保护侧墙的保护下，光刻工艺的套刻误差的存在基本不会影响金属塞结构中的金属(钨)。因此，使用本发明实施例提供的半导体器件的制造方法可
以阻止或者减少金属塞中的金属被刻蚀，提高了半导体器件的良率。
47.如图8所示，本发明实施例还提供了一种半导体器件。该半导体器件通过上述半导体器件的制造方法制得。
48.如图8所示，该半导体器件包括：金属层1、形成在金属层1上的具有通孔3的层间介质层2、形成在通孔3内的金属塞结构9，以及形成在金属塞结构9上的金属线11。该半导体器件还包括保护侧墙5，保护侧墙5形成在金属塞结构9外侧壁与通孔3的侧壁之间，保护侧墙5的顶部高于层间介质层2和金属塞结构9的顶部。
49.如图8所示，上述金属塞结构9包括金属塞8，以及位于金属塞8与通孔3之间的阻挡层6。
50.本发明实施例提供的半导体器件的有益效果与上述半导体器件的制造方法的有益效果相同，在此不再赘述。
51.尽管在此结合各实施例对本发明进行了描述，然而，在实施所要求保护的本发明过程中，本领域技术人员通过查看附图、公开内容、以及所附权利要求书，可理解并实现公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
52.尽管结合具体特征及其实施例对本发明进行了描述，显而易见的，在不脱离本发明的精神和范围的情况下，可对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本发明的示例性说明，且视为已覆盖本发明范围内的任意和所有修改、变化、组合或等同物。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。