半导体结构的形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。


背景技术：

2.在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此伪栅结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(sce：short-channel effects)更容易发生。
3.因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面mosfet向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(finfet)。finfet中，伪栅结构至少可以从两侧对超薄体(鳍部)进行控制，与平面mosfet相比，伪栅结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且finfet相对于其他器件，与现有集成电路制造具有更好的兼容性。
4.但是，目前finfet的性能仍有待提高。


技术实现要素：

5.本发明实施例解决的问题是提供一种半导体结构的形成方法，提高finfet的性能。
6.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括与鳍切位置对应的隔离区；所述基底包括衬底以及凸出于所述衬底的鳍部，所述衬底上形成有横跨鳍部的伪栅结构，所述伪栅结构两侧的鳍部中形成有源漏掺杂区，所述衬底上形成有覆盖所述伪栅结构侧壁以及所述源漏掺杂区的层间介质层；去除位于所述隔离区的伪栅结构，形成隔离开口，暴露出位于所述隔离区的所述鳍部的顶部和侧壁；对所述隔离开口下方的所述鳍部进行第一离子掺杂，在所述鳍部中形成隔离掺杂区，所述隔离掺杂区的掺杂类型与所述源漏掺杂区的掺杂类型不同；在进行第一离子掺杂后，在所述隔离开口中填充隔离结构，所述隔离结构横跨所述隔离区的鳍部；在形成所述隔离结构之后，去除剩余的所述伪栅结构，在所述层间介质层中形成栅极开口；在所述栅极开口中形成栅极结构。
7.可选的，所述源漏掺杂区为n型掺杂，对所述隔离开口下方的鳍部掺杂p型离子，所述p型离子包括硼离子、镓离子或铟离子；或者，所述源漏掺杂区为p型掺杂，对所述隔离开口下方的鳍部掺杂n型离子，所述n型离子包括磷离子、砷离子或锑离子。
8.可选的，采用离子注入工艺，对所述隔离开口下方的鳍部进行第一离子掺杂。
9.可选的，所述源漏掺杂区为n型掺杂，所述离子注入的离子为硼离子，所述离子注
入工艺的参数包括：注入能量为3kev至8kev，注入剂量为2.0e14cm-2
至1.0e15cm-2
，注入角度为3
°
至20
°
；或者，所述源漏掺杂区为p型掺杂，所述离子注入的离子为磷离子，所述离子注入工艺的参数包括：注入能量为3kev至8kev，注入剂量为1.0e14cm-2
至6.0e14cm-2
，注入角度为3
°
至20
°
。
10.可选的，去除位于所述隔离区的伪栅结构的工艺包括干法刻蚀工艺。
11.可选的，所述半导体结构的形成方法还包括：在形成所述栅极开口之后，形成所述栅极结构之前，在所述栅极开口露出的鳍部顶面和侧壁上形成栅介质层。
12.可选的，所述栅介质层包括栅氧化层。
13.可选的，所述半导体结构的形成方法还包括：形成所述栅介质层之后，形成所述栅极结构之前，对所述栅介质层进行第一热处理。
14.可选的，所述第一热处理的温度为800℃至950℃。
15.可选的，在形成所述栅极结构之后，所述半导体结构的形成方法还包括：对所述隔离掺杂区进行第二热处理。
16.可选的，所述第二热处理的温度为450℃至650℃。
17.可选的，所述第二热处理包括快速热退火工艺、动态表面退火或激光退火工艺。
18.可选的，在形成所述栅极结构之后，对所述隔离掺杂区进行第二热处理之前，所述半导体结构的形成方法还包括：形成贯穿所述源漏掺杂区顶部的层间介质层的源漏开口，所述源漏开口暴露出所述源漏掺杂区；对所述源漏开口露出的源漏掺杂区进行第二离子掺杂，第二离子掺杂的掺杂类型与源漏掺杂区的掺杂类型相同；在进行所述第二热处理之后，所述半导体结构的形成方法还包括：在所述源漏开口中形成与源漏接触层，与所述源漏掺杂区相接触。
19.可选的，在所述隔离开口中填充隔离结构的步骤包括：形成填充隔离开口的隔离材料层，所述隔离材料层还位于所述层间介质层和伪栅结构上；去除位于所述层间介质层和伪栅结构顶面上的隔离材料层，位于所述隔离开口中的剩余所述隔离材料层用于作为所述隔离结构。
20.可选的，形成所述隔离材料层的工艺包括化学气相沉积工艺、原子层沉积工艺、流动式化学气相沉积工艺、等离子体增强化学气相沉积工艺和高深宽比工艺中的一种或多种。
21.可选的，采用平坦化工艺，去除位于所述层间介质层和伪栅结构顶面上的隔离材料层。
22.可选的，对所述隔离开口下方的鳍部进行第一离子掺杂的工艺温度为100℃至200℃。
23.可选的，所述隔离结构的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
24.可选的，所述栅极结构为金属栅极结构。
25.与现有技术相比，本发明实施例的技术方案具有以下优点：
26.本发明实施例提供的半导体结构的形成方法中，去除所述隔离区的伪栅结构，形成隔离开口，并对所述隔离开口下方的鳍部进行第一离子掺杂，在所述鳍部中形成隔离掺杂区，所述隔离掺杂区的掺杂类型与源漏掺杂区的掺杂类型不同，从而能够提高隔离区的
鳍部中反型离子的掺杂浓度，相应提高源漏掺杂区与所述隔离区的鳍部所形成pn结的势垒，防止器件工作时在隔离区的鳍部中产生导通电流，进而通过离子掺杂的方式，实现所述隔离区的鳍部与其他区域鳍部之间的隔离，且本发明实施例无需进行鳍切(fin cut)工艺，相应使所述鳍部为连续的结构，从而有利于防止鳍部中的应力释放，进而有利于提高沟道的载流子迁移率；综上，本发明实施例有利于提高finfet的性能。
27.此外，本发明实施例在形成伪栅结构之后，去除所述隔离区的伪栅结构形成隔离开口，之后对隔离开口下方的鳍部进行第一离子掺杂，形成隔离掺杂区，与在形成栅极结构之后，去除所述隔离区的栅极结构形成隔离开口，再对隔离开口下方的鳍部进行掺杂相比，本发明实施例将形成隔离掺杂区的工序向前调整，从而有利于使隔离掺杂区经历更多的工艺步骤，且后续工艺通常包括高温处理或热处理的步骤，有利于使所述隔离掺杂区中的掺杂离子更进一步扩散，相应使得隔离掺杂区的掺杂离子的浓度梯度更为缓变，进而有利于使得源漏掺杂区与所述隔离区的鳍部所形成pn结界面处的浓度变化减缓，p型到n型材料的隧穿效应减弱，有利于减小从源漏掺杂区流向基底的漏电流。
附图说明
28.图1至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
29.由背景技术可知，目前finfet的性能仍有待提高。
30.经分析得知，以pmos为例，在finfet中，鳍部的材料选用sige，从而能够为pmos器件的沟道提供压应力，进而有利于提高载流子的迁移率。
31.在半导体结构的形成过程中，通常还包括进行鳍切(fin cut)工艺，鳍切工艺在形成鳍部之后，将不需要位置处的鳍部切割去除。但是，进行鳍切工艺容易导致鳍部中的应力释放，进而导致提高载流子迁移率的效果不佳。
32.一种做法是在形成伪栅结构、位于伪栅结构两侧鳍部中的源漏掺杂区、以及层间介质层之后，再将不需要位置处的鳍部切割去除。
33.这种做法虽然能够缓解鳍部中的应力释放问题，但是，进行鳍切工艺仍会导致鳍部中的应力释放，finfet的性能有待提高。
34.为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括与鳍切位置对应的隔离区；所述基底包括衬底以及凸出于所述衬底的鳍部，所述衬底上形成有横跨鳍部的伪栅结构，所述伪栅结构两侧的鳍部中形成有源漏掺杂区，所述衬底上形成有覆盖所述伪栅结构侧壁以及所述源漏掺杂区的层间介质层；去除位于所述隔离区的伪栅结构，形成隔离开口，暴露出位于所述隔离区的所述鳍部的顶部和侧壁；对所述隔离开口下方的所述鳍部进行第一离子掺杂，在所述鳍部中形成隔离掺杂区，所述隔离掺杂区的掺杂类型与所述源漏掺杂区的掺杂类型不同；在进行第一离子掺杂后，在所述隔离开口中填充隔离结构，所述隔离结构横跨所述隔离区的鳍部；在形成所述隔离结构之后，去除剩余的所述伪栅结构，在所述层间介质层中形成栅极开口；在所述栅极开口中形成栅极结构。
35.本发明实施例提供的半导体结构的形成方法中，去除所述隔离区的伪栅结构，形成隔离开口，并对所述隔离开口下方的鳍部进行第一离子掺杂，在所述鳍部中形成隔离掺杂区，所述隔离掺杂区的掺杂类型与源漏掺杂区的掺杂类型不同，从而能够提高隔离区的鳍部中反型离子的掺杂浓度，相应提高源漏掺杂区与所述隔离区的鳍部所形成pn结的势垒，防止器件工作时在隔离区的鳍部中产生导通电流，进而通过离子掺杂的方式，实现所述隔离区的鳍部与其他区域鳍部之间的隔离，且本发明实施例无需进行鳍切(fin cut)工艺，相应使所述鳍部为连续的结构，从而有利于防止鳍部中的应力释放，进而有利于提高沟道的载流子迁移率；综上，本发明实施例有利于提高finfet的性能。
36.此外，本发明实施例在形成伪栅结构之后，去除所述隔离区的伪栅结构形成隔离开口，之后对隔离开口下方的鳍部进行第一离子掺杂，形成隔离掺杂区，与在形成栅极结构之后，去除所述隔离区的栅极结构形成隔离开口，再对隔离开口下方的鳍部进行掺杂相比，本发明实施例将形成隔离掺杂区的工序向前调整，从而有利于使隔离掺杂区经历更多的工艺步骤，且后续工艺通常包括高温处理或热处理的步骤，有利于使所述隔离掺杂区中的掺杂离子更进一步扩散，相应使得隔离掺杂区的掺杂离子的浓度梯度更为缓变，进而有利于使得源漏掺杂区与所述隔离区的鳍部所形成pn结界面处的浓度变化减缓，p型到n型材料的隧穿效应减弱，有利于减小从源漏掺杂区流向基底的漏电流。
37.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
38.图1至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
39.参考图1和图2，图2是图1沿aa方向的剖视图，提供基底，所述基底包括与鳍切位置对应的隔离区100i；所述基底包括衬底100以及凸出于所述衬底100的鳍部110，所述衬底100上形成有横跨所述鳍部110的伪栅结构120，所述伪栅结构120两侧的鳍部110中形成有源漏掺杂区130，所述衬底100上形成有覆盖所述伪栅结构120侧壁以及所述源漏掺杂区130的层间介质层140。
40.所述基底用于为后续制程提供工艺平台。
41.本实施例中，所述基底用于形成晶体管，所述晶体管可以为nmos晶体管或pmos晶体管中的一种或两种。
42.本实施例中，所述基底用于形成鳍式场效应晶体管，所述基底包括衬底100以及凸出于所述衬底100的鳍部110。
43.本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
44.所述鳍部110用于提供场效应晶体管的导电沟道。
45.本实施例无需通过鳍切(fin cut)工艺实现隔离区100i鳍部110与其他区域鳍部110之间的隔离，所述鳍部110相应为连续的结构，从而有利于防止鳍部110中的应力释放，进而有利于提高沟道的载流子迁移率。
46.本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料
为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料。
47.所述隔离区100i与鳍切(fin cut)的位置相对应，用于定义需要隔离的鳍部110的位置。
48.需要说明的是，所述鳍部110露出的衬底100上还形成有隔离层115，所述隔离层115覆盖所述鳍部110的部分侧壁。所述隔离层115的顶面低于所述鳍部110的顶面。
49.所述隔离层115用于对相邻器件之间起到隔离作用。本实施例中，所述隔离层115的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
50.所述伪栅结构120用于为后续形成栅极结构占据空间位置。
51.本实施例中，所述伪栅结构120位于所述隔离层115上，且覆盖所述鳍部110的部分顶部和部分侧壁。
52.所述伪栅结构120可以为单层结构或叠层结构。
53.本实施例中，所述伪栅结构120为单层结构，所述伪栅结构120包括伪栅层。本实施例中，所述伪栅结构120的材料为多晶硅或非晶硅。
54.本实施例中，所述鳍部110的顶面和侧壁上还形成有伪栅氧化层21，伪栅结构120相应位于所述伪栅氧化层21上。
55.在后续去除伪栅结构120的步骤中，所述伪栅氧化层21能够定义刻蚀停止的位置，从而减小对鳍部110的损伤。
56.本实施例中，所述伪栅氧化层21的材料为氧化硅或氮氧化硅。
57.本实施例中，所述伪栅结构120的侧壁上还形成有侧墙125。
58.所述侧墙125用于对所述伪栅结构120的侧壁起到保护作用，所述侧墙125还用于定义源漏掺杂区130的形成区域。
59.所述侧墙125的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙125可以为单层结构或叠层结构。本实施例中，所述侧墙125为单层结构，所述侧墙125的材料为氮化硅。
60.所述源漏掺杂区130用于在器件工作时提供载流子源。本实施例中，所述源漏掺杂区130还用于为沟道提供应力，从而提高载流子的迁移率。
61.当形成nmos晶体管时，所述源漏掺杂区130为n型掺杂，所述源漏掺杂区130包括掺杂有n型离子的应力层，所述应力层的材料为si或sic，所述应力层为nmos晶体管的沟道区提供拉应力作用，从而有利于提高nmos晶体管的载流子迁移率，其中，所述n型离子为p离子、as离子或sb离子。
62.当形成pmos晶体管时，所述源漏掺杂区130为p型掺杂，所述源漏掺杂区130包括掺杂有p型离子的应力层，所述应力层的材料为si或sige，所述应力层为pmos晶体管的沟道区提供压应力作用，从而有利于提高pmos晶体管的载流子迁移率，其中，所述p型离子为b离子、ga离子或in离子。
63.所述层间介质层140用于对相邻器件之间起到隔离作用。本实施例中，所述层间介质层140位于所述隔离层115上，且覆盖所述侧墙125的侧壁。
64.所述层间介质层140的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化
硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层140为单层结构，所述层间介质层140的材料为氧化硅。
65.参考图3和图4，图4是图3沿aa方向的剖视图，去除位于所述隔离区100i的伪栅结构120，形成隔离开口160，暴露出位于所述隔离区100i的所述鳍部110的顶部和侧壁。
66.去除位于所述隔离区100i的伪栅结构120，从而将伪栅结构120在隔离区100i处断开，后续在伪栅结构120的位置处形成栅极结构之后，栅极结构相应在隔离区100i处断开，以使器件的电学性能满足设计要求。
67.去除位于所述隔离区100i的伪栅结构120，形成隔离开口160，隔离开口160暴露出位于所述隔离区100i的所述鳍部110的顶部和侧壁，以便于后续能够对隔离开口160露出的鳍部110进行掺杂。
68.需要说明的是，所述隔离开口160暴露出位于所述隔离区100i的所述鳍部110的顶部和侧壁，从而将位于所述隔离区100i的鳍部110顶部和侧壁的伪栅结构120去除，防止出现漏电流的问题，而且，与所述隔离开口仅暴露出隔离区的所述鳍部的顶部相比，本实施例还有利于增加暴露出的鳍部110的面积，有利于为后续进行第一离子掺杂提供更大的工艺空间，进而有利于提高所述隔离掺杂区的隔离效果。
69.本实施例中，去除所述隔离区100i的伪栅结构120的步骤包括：以所述隔离区100i的鳍部110顶面和侧壁的伪栅氧化层21为停止层，去除所述隔离区110i的伪栅层。
70.本实施例中，去除所述隔离区100i的伪栅结构120的工艺包括干法刻蚀工艺。作为一种示例，采用干法刻蚀工艺去除所述隔离区110i的伪栅结构120。
71.在去除所述隔离区110i的伪栅结构120之后，所述半导体结构的形成方法还包括：去除所述隔离区100i的鳍部110顶面和侧壁的伪栅氧化层21。具体地，采用湿法刻蚀工艺去除所述隔离区110i的伪栅氧化层21。
72.在其他实施例中，根据实际工艺需求，还可以仅去除位于所述隔离区的伪栅层，位于所述隔离区的所述伪栅氧化层被保留。
73.参考图5和图6，图6是图5在所述隔离开口160位置处沿垂直于鳍部110延伸方向的剖面图，对所述隔离开口160下方的所述鳍部110进行第一离子掺杂200，在所述鳍部110中形成隔离掺杂区(图未示)，所述隔离掺杂区的掺杂类型与所述源漏掺杂区130的掺杂类型不同。
74.对所述隔离开口160下方的所述鳍部110进行第一离子掺杂200，在所述鳍部110中形成所述隔离掺杂区，所述隔离掺杂区的掺杂类型与所述源漏掺杂区130的掺杂类型不同，从而能够提高所述隔离区100i的鳍部110中反型离子的掺杂浓度，相应提高所述源漏掺杂区130与所述隔离区100i的鳍部110所形成pn结的势垒，防止器件工作时在所述隔离区100i的鳍部110中产生导通电流，进而通过离子掺杂的方式，实现所述隔离区100i的鳍部110与其他区域鳍部110之间的隔离，且本实施例无需进行鳍切(fin cut)工艺，相应使所述鳍部110为连续的结构，从而有利于防止所述鳍部110中的应力释放，进而有利于提高沟道的载流子迁移率；综上，本实施例有利于提高finfet的性能。
75.此外，本实施例在形成伪栅结构120之后，去除所述隔离区100i的伪栅结构120形成隔离开口160，之后对所述隔离开口160下方的鳍部110进行第一离子掺杂200，形成隔离掺杂区，与在形成栅极结构之后，去除所述隔离区的栅极结构形成隔离开口，再对隔离开口
下方的鳍部进行掺杂相比，本实施例将形成隔离掺杂区的工序向前调整，从而有利于使隔离掺杂区经历更多的工艺步骤，且后续工艺通常包括高温处理或热处理的步骤，有利于使所述隔离掺杂区中的掺杂离子更进一步扩散，相应使得隔离掺杂区的掺杂离子的浓度梯度更为缓变，进而有利于使得所述源漏掺杂区130与所述隔离区100i的鳍部110所形成pn结界面处的浓度变化减缓，p型到n型材料的隧穿效应减弱，有利于减小从源漏掺杂区130流向基底的漏电流。
76.本实施例中，所述晶体管为pmos晶体管，所述源漏掺杂区130为p型掺杂，对所述隔离开口160下方的鳍部110掺杂n型离子，所述n型离子包括磷离子、砷离子或锑离子。
77.作为一种示例，所述晶体管为pmos晶体管，所述源漏掺杂区130为p型掺杂，对所述隔离开口160下方的鳍部110掺杂磷离子，磷离子的扩散作用较好，有利于使所述隔离掺杂区的掺杂浓度缓变。具体地，有利于使所述源漏掺杂区130中的漏区至所述衬底100的掺杂浓度缓变，从而改善带间隧穿(band to band tunneling)效应，进而减小带间隧穿电流ib。
78.本实施例中，采用离子注入工艺，对所述隔离开口160下方的鳍部110进行第一离子掺杂200。离子注入工艺能够通过调整注入能量、注入剂量和注入角度等参数，使隔离掺杂区的掺杂剖面和掺杂浓度满足设计要求。
79.本实施例中，所述源漏掺杂区130为p型掺杂，所述离子注入的离子为磷离子，所述离子注入工艺的参数包括：注入能量为3kev至8kev，注入剂量为1.0e14cm-2
至6.0e14cm-2
，注入角度为3
°
至20
°
。
80.所述注入能量不宜过低，也不宜过高。如果所述注入能量过低，容易导致离子的注入深度过浅，进而容易降低所述隔离掺杂区的隔离效果；如果所述注入能量过高，容易导致离子的注入深度过深，导致在所述隔离区100i的鳍部110中的离子掺杂浓度过小，也容易降低所述隔离掺杂区的隔离效果。为此，本实施例中，所述离子注入的离子为磷离子，所述离子注入工艺的注入能量为3kev至8kev。本实施例将形成所述隔离掺杂区的工序向前调整，从而有利于使所述隔离掺杂区经历更多的工艺步骤，且后续工艺通常包括高温处理或热处理的步骤，有利于使所述隔离掺杂区中的掺杂离子更进一步扩散，因此，所述注入能量也可适当调低。
81.所述注入剂量不宜过小，也不宜过大。如果所述注入剂量过小，容易导致所述隔离掺杂区中的离子掺杂浓度过低，进而容易降低所述隔离掺杂区的隔离效果；如果所述注入剂量过大，容易导致所述源漏掺杂区130中的源区与所述隔离掺杂区的载流子增加，进而容易导致带间(band to band)隧穿效应增强、由漏极到衬底100之间的漏电流增大。为此，本实施例中，所述源漏掺杂区130为p型掺杂，所述离子注入的离子为磷离子，所述离子注入工艺的注入剂量为1.0e14cm-2
至6.0e14cm-2
。通过将注入剂量设置在1.0e14cm-2
至6.0e14cm-2
，从而隔离掺杂区的离子掺杂浓度能够使得所述带间隧穿电流ib和源漏穿通电流(punch current)is均较小，相应减小漏电流，进而提高隔离掺杂区的隔离效果。
82.所述离子注入工艺的注入角度不宜过大，否则，注入离子容易被所述隔离开口160侧壁的层间介质层140或伪栅结构120遮挡，导致注入至所述隔离开口160下方鳍部110中的离子剂量过少，所述隔离掺杂区的掺杂浓度和掺杂深度难以满足设计要求。为此，本实施例中，所述离子注入的离子为磷离子，所述离子注入工艺的注入角度为3
°
至20
°
。由前序记载可知，本实施例将形成所述隔离掺杂区的工序向前调整，从而有利于使所述隔离掺杂区经
历更多的工艺步骤，且后续工艺通常包括高温处理或热处理的步骤，有利于使所述隔离掺杂区中的掺杂离子更进一步扩散，因此，所述注入角度也可适当调小。
83.本实施例中，所述注入角度指的是注入方向与衬底100表面法线的夹角。
84.在其他实施例中，当所述基底用于形成nmos晶体管时，所述源漏掺杂区为n型掺杂，相应地，对所述隔离开口下方的鳍部掺杂p型离子，所述p型离子包括硼离子、镓离子或铟离子。作为一种示例，当所述基底用于形成nmos晶体管时，所述源漏掺杂区为n型掺杂，所述离子注入的离子为硼离子，所述离子注入工艺的参数包括：注入能量为3kev至8kev，注入剂量为2.0e14cm-2
至1.0e15cm-2
，注入角度为3
°
至20
°
。
85.本实施例中，对所述隔离开口160下方的鳍部110进行第一离子掺杂200的工艺温度高于常温。通过在高于常温的工艺温度下进行第一离子掺杂，从而本实施例能够进行热离子注入(hot implant)，有利于增加离子的移动，进而有利于使得离子回到晶格上，相应有利于减小对鳍部110的损伤。
86.本实施例中，对所述隔离开口160下方的鳍部110进行第一离子掺杂200的工艺温度为100℃至200℃。将所述第一离子掺杂200的工艺温度设置为100℃至200℃，有利于进一步减小鳍部110的损伤，而且还有利于提高工艺兼容性、减小热预算。
87.参考图7至图8，图8为图7沿aa方向的剖视图，在进行第一离子掺杂200后，在所述隔离开口160中填充隔离结构170，所述隔离结构170横跨所述隔离区100i的鳍部110。
88.所述隔离结构170用于隔离相邻的伪栅结构120，从而后续在伪栅结构120的位置处形成栅极结构后，与所述隔离结构170相邻的栅极结构能够被所述隔离结构170相隔离。
89.因此，所述隔离结构170的材料为介电材料，所述隔离结构170的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
90.本实施例中，形成所述隔离结构170的步骤包括：形成填充隔离开口160的隔离材料层(图未示)，所述隔离材料层还位于所述层间介质层140和伪栅结构120上；去除位于所述层间介质层140和伪栅结构120顶面上的隔离材料层，位于所述隔离开口160中的剩余隔离材料层用于作为所述隔离结构170。
91.本实施例中，形成所述隔离材料层的工艺包括化学气相沉积工艺、原子层沉积工艺、流动式化学气相沉积工艺、等离子体增强化学气相沉积工艺和高深宽比工艺中的一种或多种。作为一种示例，采用流动式化学气相沉积工艺，形成所述隔离材料层。流动式化学气相沉积工艺具有较高的流动性，适于填充高深宽比的间隙，有利于提高隔离材料层在所述隔离开口160中的填充质量，减少隔离材料层中产生的缺陷。
92.本实施例中，采用平坦化工艺，去除位于所述层间介质层140和伪栅结构120顶面上的隔离材料层。具体地，所述平坦化工艺可以为化学机械平坦化工艺。化学机械平坦化工艺是一种全局平坦化技术，有利于提高隔离结构170的顶面平坦度、以及隔离结构170与层间介质层140的顶面高度一致性，且化学机械平坦化工艺的平坦化效率高。
93.参考图9和图10，图10是图9沿aa方向的剖视图，在形成所述隔离结构170之后，去除剩余的所述伪栅结构120，在所述层间介质层140中形成栅极开口180
94.所述栅极开口180用于为形成栅极结构提供空间位置。
95.本实施例中，沿垂直于鳍部110的延伸方向，与所述隔离结构170相邻的栅极开口180被所述隔离结构170所隔离。
96.本实施例中，去除剩余的所述伪栅结构120的工艺包括干法刻蚀和湿法刻蚀工艺中的一种或两种。
97.本实施例中，去除剩余的所述伪栅结构120的步骤中，还去除位于剩余所述伪栅结构120下方的栅氧化层21，从而暴露出所述鳍部110的顶面和侧壁。
98.参考图11和图12，图12是图11沿aa方向的剖视图，本实施例中，所述半导体结构的形成方法还包括：在形成所述栅极开口180之后，在所述栅极开口180露出的鳍部110顶面和侧壁上形成栅介质层210。
99.所述栅介质层210用于隔离后续的栅极结构与鳍部110。
100.本实施例中，所述栅介质层210包括栅氧化层。所述栅氧化层的材料为氧化硅或氮氧化硅。
101.在其他实施例中，所述栅介质层还可以为高k栅介质层，或者，所述栅介质层可以包括栅氧化层和位于所述栅氧化层上的高k栅介质层。所述高k栅介质层的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层的材料为hfo2。在其他实施例中，所述高k栅介质层的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。
102.作为一种示例，所述栅介质层210为栅氧化层，形成所述栅氧化层的工艺包括原位蒸汽生成工艺(issg)或原子层沉积(ald)工艺。
103.本实施例中，所述半导体结构的形成方法还包括：在形成所述栅介质层210之后，对所述栅介质层210进行第一热处理，所述第一热处理用于提高栅介质层210的晶体质量，进而提高器件的可靠性。
104.其中，在进行第一热处理的过程中，所述隔离掺杂区中的掺杂离子会进一步扩散，从而获得浓度梯度更为缓变的隔离掺杂区、以及掺杂剖面更大的隔离掺杂区。
105.本实施例中，所述第一热处理的温度为800℃至950℃。所述第一热处理的温度设置为800℃至950℃，用于提高栅介质层210的成膜质量，例如：提高所述栅介质层210的致密度、减小所述栅介质层210中的杂质等缺陷，从而获得电学性能更好的栅介质层210。
106.参考图13和图14，图14是图13沿aa方向的剖视图，在所述栅极开口180中形成栅极结构220。
107.所述栅极结构220用于控制场效应晶体管导电沟道的开启和关断。
108.本实施例中，所述栅极结构220位于所述隔离层115上，且覆盖所述鳍部110的部分顶部和部分侧壁。
109.本实施例中，沿所述栅极结构220的延伸方向，与所述隔离结构170相邻的栅极结构220被所述隔离结构170所隔离。所述栅极结构220的延伸方向垂直于鳍部110的延伸方向。
110.本实施例中，所述栅极结构220为金属栅极(metal gate)结构，所述栅极结构220通过后形成高k栅介质层形成金属栅极(high k last metal gate last)的工艺所形成，所述栅极结构220包括功函数层(图未示)以及位于所述功函数层上的栅电极层(图未示)。
111.所述功函数层用于调节栅极结构220的功函数，进而起到调节器件阈值电压的作用。当形成pmos器件时，所述功函数层为p型功函数层，所述p型功函数金属的材料包括tin、ta、tan、tasin和tisin中的一种或几种；当形成nmos器件时，所述功函数层为n型功函数层，
所述n型功函数金属的材料包括tial、taaln、tialn、mon、tacn和aln中的一种或几种。
112.所述栅电极层作为电极，用于将栅极结构220的电性引出，从而将所述栅极结构220与外部电路或其他互连结构之间实现电性连接。所述栅电极层的材料为导电材料，例如：al、cu、ag、au、pt、ni、ti或w。本实施例中，所述栅电极层的材料为w。
113.在其他实施例中，所述栅极结构还可以多晶硅栅极结构。
114.需要说明的是，本实施例中，在形成所述栅极结构220之后，所述半导体结构的形成方法还包括：对所述隔离掺杂区进行第二热处理。
115.所述第二热处理用于激活所述隔离掺杂区中的掺杂离子。
116.所述第二热处理的温度不宜过低，也不宜过高。如果所述第二热处理的温度过低，容易降低对所述隔离掺杂区中的掺杂离子的激活效果；如果所述第二热处理的温度过高，容易对器件的结构造成破坏，还容易破坏半导体结构中已形成的掺杂区的掺杂剖面。为此，本实施例中，所述第二热处理的温度为450℃至650℃。
117.本实施例中，采用退火工艺，进行所述第二热处理。具体地，所述第二热处理包括快速热退火(rta)工艺、动态表面退火(dynamic surface anneal，dsa)工艺或激光退火工艺。
118.需要说明的是，在形成所述栅极结构220之后，对所述隔离掺杂区进行第二热处理之前，所述半导体结构的形成方法还包括：形成贯穿所述源漏掺杂区130顶部的层间介质层140的源漏开口(图未示)，所述源漏开口暴露出所述源漏掺杂区130；对所述源漏开口露出的源漏掺杂区130进行第二离子掺杂，所述第二离子掺杂的掺杂类型与源漏掺杂区130的掺杂类型相同。
119.本实施例中，通过所述源漏开口露出的源漏掺杂区130进行第二离子掺杂，所述第二离子掺杂的掺杂类型与源漏掺杂区130的掺杂类型相同，从而有利于提高所述源漏掺杂区130中的离子掺杂浓度，进而有利于减小所述源漏掺杂区130表面的电阻，而且，后续在所述源漏开口中形成与所述源漏掺杂区130相接触的源漏接触层的过程中，还有利于减小所述源漏掺杂区130与所述源漏接触层的接触电阻，提升了半导体结构的性能。
120.相应地，本实施例中，在进行第二热处理的步骤中，所述第二热处理还能够激活所述第二离子掺杂在所述源漏掺杂区130中的掺杂离子，从而将本实施例的方案与现有技术的工艺步骤相整合，有利于提高工艺整合度和工艺兼容性，且不需额外增加一道进行热处理的步骤，还有利于降低工艺成本。
121.相应地，在进行所述第二热处理之后，所述半导体结构的形成方法还包括：在所述源漏开口中形成与源漏接触层(图未示)，与所述源漏掺杂区130相接触。
122.所述源漏接触层用于实现所述源漏掺杂区130与外部电路或其他互连结构之间的电连接。所述源漏接触层的材料为导电材料，例如：w、al、cu、ag或au等导电材料。
123.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。