基于纳米带的三维静态随机存取存储器的制作方法

基于纳米带的三维静态随机存取存储器


背景技术：

1.嵌入式存储器对现代片上系统（soc）技术的性能是重要的。低功率和高密度的嵌入式存储器在许多不同的计算机产品中使用，并且总是希望进一步的改进。
附图说明
2.通过结合附图参考以下详细描述，将容易地理解实施例。为了便于本描述，类似参考标号指定类似结构元素。附图的各图中通过举例而非通过限制的方式来示出实施例。
3.图1提供根据本公开的一些实施例的集成电路（ic）装置的示意图，所述集成电路（ic）装置具有可包括基于纳米带的三维（3d）静态随机存取存储器（sram）的多层存储器和逻辑。
4.图2提供根据本公开的一些实施例的基于纳米带的示例场效应晶体管（fet）的透视图。
5.图3提供根据本公开的一些实施例的示例6
‑
晶体管（6t）sram单元(cell)的电路图。
6.图4a和4b分别提供根据本公开的一些实施例具有多个6t sram单元的基于纳米带的示例3d sram装置的自顶向下视图和透视图。
7.图5a和5b分别提供根据本公开的一些实施例具有多个8
‑
晶体管（8t）sram单元的基于纳米带的示例3d sram装置的自顶向下视图和透视图。
8.图6a和6b分别是晶圆和管芯的俯视图，所述管芯可包括根据本文中公开的任何实施例的一个或多个基于纳米带的3d sram装置。
9.图7是ic封装的横截面侧视图，所述ic封装可包括根据本文中公开的任何实施例的一个或多个基于纳米带的3d sram装置。
10.图8是ic装置组装件的横截面侧视图，所述ic装置组装件可包括根据本文中公开的任何实施例的一个或多个基于纳米带的3d sram装置。
11.图9是示例计算装置的框图，所述示例计算装置可包括根据本文中公开的任何实施例的一个或多个基于纳米带的3d sram装置。
具体实施方式
12.概述一些存储器装置可视为是“独立的”装置，因为它们包含在并非也包含计算逻辑的芯片中（其中，如本文中所使用，术语“计算逻辑装置”或简称为“计算逻辑”或“逻辑装置”是指用于执行计算/处理操作的装置，例如晶体管）。其它存储器装置可与计算逻辑一起包含在芯片中，并且可称为“嵌入式”存储器装置。使用嵌入式存储器来支持计算逻辑可通过将存储器和计算逻辑更紧密地结合在一起并消除增加时延的接口来提高性能。本公开的各种实施例涉及嵌入式存储器阵列以及对应的方法和装置。
13.本公开的一些实施例可涉及sram，并且特别地，涉及嵌入式sram（esram）。然而，本
公开的实施例同样可适用于实现其它技术的存储器单元。因此，一般来说，本文中描述的存储器单元/阵列可作为独立的sram单元/阵列、esram单元/阵列、非易失性sram单元/阵列或任何其它易失性或非易失性存储器单元/阵列实现。
14.sram存储器单元包括用于存储单元的位值或存储器状态（例如，逻辑“1”或“0”）的多个晶体管以及用于控制对单元的存取（例如，将信息写入到单元的存取或从单元读取信息的存取）的一个或多个存取晶体管(access transistor)。典型的sram存储器单元由6个晶体管组成，并且因此可称为“6t sram存储器单元”，其中4个晶体管用于存储位值，并且2个晶体管是耦合到位线（bl）和字线（wl）的存取晶体管。
15.常规上，已经利用晶体管来实现各种sram存储器单元，其中晶体管是在半导体衬底的最上层中实现的基于逻辑
‑
工艺的feol晶体管。本公开的发明人意识到，使用常规的feol晶体管对于增加存储器密度造成若干个挑战。
16.一个挑战在于，给定衬底的可用表面积，可在该面积内形成的feol晶体管就只有那么多，从而对并入此类晶体管的存储器单元的密度造成显著的限制。在常规解决方案中，增加存储器密度的尝试已经包括降低存储器单元的关键尺寸，这需要不断增加的工艺复杂度和成本，从而导致收益缩减并且预期未来节点的存储器缩放速度缓慢。
17.本公开的实施例可通过增加有源(active)存储器层的数量以使用更少的掩模并以更低的成本生成竖直堆叠的sram设计来改进上文描述的至少一些挑战和问题。特别地，本公开的实施例基于使用堆叠在彼此上方的半导体纳米带来实现高密度3d sram。在本公开的上下文中，术语“上方”可以指进一步远离ic装置的支撑结构或feol，而术语“下方”则指更接近于ic装置的支撑结构或feol。此外，如本文中所使用，术语“纳米带”是指具有大体上平行于支撑结构（例如，衬底、芯片或晶圆）的长轴的细长半导体结构，在所述支撑结构上面提供存储器装置。在一些设置中，术语“纳米带”已被用于描述具有矩形横剖面（即，在垂直于该结构的纵轴的平面中的横截面）的细长半导体结构，而术语“纳米线”已被用于描述类似的结构，只是具有圆形的横剖面。在本公开中，术语“纳米带”用于描述此类纳米带和此类纳米线以及细长半导体结构，其具有平行于支撑结构的纵轴并具有任何几何形状（例如，椭圆形或具有圆角的多边形）的横剖面。
18.本文中描述包括堆叠在彼此上方以便实现高密度三维（3d）静态随机存取存储器（sram）的半导体纳米带的ic装置。示例ic装置包括基于适合于形成n
‑
型金属
‑
氧化物
‑
半导体（nmos）晶体管的第一半导体材料的第一纳米带以及适合于形成p
‑
型金属
‑
氧化物
‑
半导体（pmos）晶体管的第二半导体材料的第二纳米带来构建的sram单元。两个纳米带沿大体上平行于支撑结构（例如，衬底、芯片或晶圆）的方向延伸，并且大体上位于支撑结构上方的相同平面上，其中在所述支撑结构上面提供存储器装置。sram单元包括布置成形成两个反相器(inverter)结构的晶体管m1
‑
m4，其可被提供有独立的栅极控制。第一反相器结构包括第一纳米带中的晶体管m1（即，nmos晶体管）和第二纳米带中的晶体管m2（即，pmos晶体管），并且第二反相器结构包括第一纳米带中的晶体管m3（即，nmos晶体管）和第二纳米带中的晶体管m4（即，pmos晶体管）。sram单元可进一步包括布置在第一纳米带、第二纳米带和/或一个或多个额外的纳米带中的一个或多个纳米带中的额外晶体管，例如存取晶体管。例如，在各种实施例中，此类基于纳米带的sram单元可以是6t sram单元、8t sram单元、10t sram单元或任何其它类型的sram单元。该ic装置可包括布置在支撑结构上方的单个层中的多个此类
sram单元以及在支撑结构上方堆叠在彼此上方的多个纳米带层，其中在每个层中具有一个或多个sram单元，从而实现3d sram。
19.使用基于纳米带的晶体管（例如，使用具有独立栅极控制的基于纳米带的晶体管）来实现3d sram单元可提供若干个优势，并使得对于传统的feol逻辑晶体管曾不可能的独特架构成为可能。一个优势在于，纳米带晶体管可移动到高级互补金属氧化物半导体（cmos）工艺的后道工序（beol）层。将存储器单元的晶体管移动到beol层可减轻由于需要嵌入存储器阵列而带来的集成挑战。另一个优势在于，将sram单元的晶体管并入在支撑结构上方的不同层中可允许显著增加具有给定占地面积(footprint area)的存储器装置的密度（例如，存储器阵列中的存储器单元的密度）（占地面积定义为衬底的平面或与衬底的平面平行的平面（即，在本公开的附图中示出的示例坐标系统的x
‑
y平面）中的面积），或反之，允许显著减小具有存储器和/逻辑装置的给定密度的结构的占地面积。此外，根据本公开的至少一些实施例，通过在上金属层中（即，在远离支撑结构的层中）嵌入至少一些但优选所有的sram晶体管，控制存储器操作的外围电路可隐藏在存储器区域下方，以便显著减小存储器宏阵列（即，在本公开的附图中示出的示例坐标系统的x
‑
y平面中的占地面积）。更进一步地，与常规feol晶体管或其它架构的晶体管相比，纳米带晶体管可能已经提高了性能，并且对不同存储器单元的至少一些晶体管提供独立的栅极控制可有利地改进对整个存储器装置的控制，同时保留衬底面积和成本。
20.如上文所说明，本文中所描述的基于纳米带的堆叠晶体管可用于解决常规（例如，feol）存储器技术的缩放挑战，并使得与高级cmos工艺兼容的高密度嵌入式存储器成为可能。其它技术效果将从这里描述的各种实施例中明显。
21.在下文中，一些描述可涉及作为源极区域/接触(contact)或漏极区域/接触的特定s/d区域或接触。但是，除非另有规定，否则将晶体管的哪个区域/接触视为是源极区域/接触和将哪个区域/接触视为是漏极区域/接触并不重要，因为如在fet领域中常见的，源极和漏极的指定常常是可互换的。因此，本文中提供的源极和漏极区域/接触的一些说明性实施例的描述适用于源极和漏极区域/接触的指定可反转的实施例。此外，虽然本公开的描述可涉及在给定层中提供的逻辑装置或存储器单元，但是本文中描述的ic装置的每个层可包括除了本文中描述的逻辑或存储器装置之外的其它类型的装置。例如，在一些实施例中，具有基于纳米带的3d sram单元的ic装置还可在任何层中包括动态随机存取存储器（dram）存储器单元或任何其它类型的存储器单元。
22.如本文中所使用，术语“金属层”可以指支撑结构上方的层，其包括用于在不同的ic组件之间提供电连接的导电互连结构。本文中所描述的金属层又可称为“互连层”，以便清楚地指示这些层包括导电互连结构，但其不一定是金属。
23.本公开的系统、方法和装置各自具有若干个创新方面，其中没有任何单个方面仅仅负责本文中所公开的所有期望属性。在以下描述和附图中阐述本说明书中描述的主题的一个或多个实现的细节。
24.在以下详细描述中，可使用本领域技术人员普遍用来向本领域其他技术人员传达他们的工作实质的术语来描述说明性实现的各个方面。例如，术语“连接”表示连接的事物之间的直接电或磁连接，而没有任何中间装置，而术语“耦合”表示连接的事物之间的直接电或磁连接或通过一个或多个无源或有源中间装置的间接连接。术语“电路”表示布置成彼
此协作以提供期望功能的一个或多个无源和/或有源组件。如本文中所使用，存储器单元的“逻辑状态”（或者备选地，“状态”或“位”值）可以指单元可具有的有限数量的状态之一，例如逻辑状态“1”和“0”，每个状态由单元的电容器的不同电压表示，而“读”和“写”存储器存取或操作分别指确定/感测存储器单元的逻辑状态以及编程/设置存储器单元的逻辑状态。如果使用，则术语“氧化物”、“碳化物”、“氮化物”等指的是分别含氧、碳、氮等的化合物；术语“高
‑
k电介质”是指介电常数（k）高于氧化硅的材料，而术语“低
‑
k电介质”是指k低于氧化硅的材料。基于如本文中所描述的或如本领域中已知的特定值的上下文，术语“大体上”、“接近”、“近似”、“附近”和“大约”一般指在目标值的+/
‑
20%内。类似地，基于如本文中所描述的或如本领域中已知的特定值的上下文，指示各种元素的取向的术语（例如，“共面”、“垂直”、“正交”、“平行”或元素之间的任何其它角度）一般指在目标值的+/
‑5‑
20%内。
25.如本文中所使用的术语“上面”、“下面”、“之间”和“上”是指一个材料层或组件相对于其它层或组件的相对位置。例如，部署在另一个层上面或下面的一个层可以与另一个层直接接触，或者可具有一个或多个中间层。此外，部署在两个层之间的一个层可以与这两个层直接接触，或者可具有一个或多个中间层。相比之下，在第二层“上”的第一层与该第二层直接接触。类似地，除非另有明确说明，否则部署在两个特征(feature)之间的一个特征可以与相邻的特征直接接触，或者可以具有一个或多个中间层。
26.出于本公开的目的，短语“a和/或b”表示（a）、（b）或（a和b）。出于本公开的目的，短语“a、b和/或c”表示（a）、（b）、（c）、（a和b）、（a和c）、（b和c）或（a、b和c）。术语“之间”在参考测量范围使用时包括测量范围的两端。如本文中所使用，符号“a/b/c”表示（a）、（b）和/或（c）。
27.本描述可使用短语“在一个实施例中”或“在实施例中”，这些短语可各自指相同或不同实施例中的一个或多个。此外，如关于本公开的实施例所使用，术语“包括”、“包含”、“具有”等等是同义的。本公开可使用基于视角的描述，诸如“上方”、“下方”、“顶部”、“底部”和“侧”；此类描述用于便于讨论，而不意在限制所公开的实施例的应用。附图不一定按比例绘制。除非另有规定，否则使用序数形容词“第一”、“第二”和“第三”等来描述公共对象只是指示正在提到类似对象的不同实例，而不意在暗示如此描述的对象必须在时间、空间、排序上或以任何其它方式按照给定的序列。
28.在以下详细描述中，参考形成其一部分的附图，附图中通过举例说明来示出可实践的实施例。将理解，在不偏离本公开的范围的情况下，可利用其它实施例，并且可进行结构或逻辑改变。因此，不应将以下详细描述视为具有限制性意义。为方便起见，如果存在以不同字母指定的附图集合（例如，图4a
‑
4b），则此类集合可在本文中不带字母地称为例如“图4”。
29.在附图中，可以利用精确的直角和直线示出本文中描述的各种装置和组装件的示例结构的一些示意图，但是将理解，此类示意图可能不反映现实中的工艺限制，当使用例如扫描电镜（sem）图像或透射电镜（tem）图像检查本文中描述的任何结构时，可能会使得这些特征看起来不那么“理想”。在真实结构的此类图像中，可能的处理缺陷也可能是可见的，例如，材料的不完美的直线边缘、锥形通孔或其它开口、无意的拐角圆角或不同材料层的厚度变化、结晶区内偶尔的螺旋、边缘或组合错位、和/或单个原子或原子簇的偶尔的错位缺陷。可能还有其它缺陷没有在这里列出，但是在装置制造领域是常见的。
30.各种操作又可采用最有助于理解要求保护的主题的方式来描述为多个离散动作或操作。但是，不应将描述的顺序解释为暗示这些操作一定是顺序相关的。实际上，可以不按介绍的顺序执行这些操作。可以按与描述的实施例不同的顺序执行描述的操作。可以执行各种额外的操作，和/或可在额外的实施例中省略描述的操作。
31.如本文中所描述的具有基于纳米带的3d sram单元的各种ic装置可在与ic相关联的一个或多个组件中实现或与所述组件相关联，或/和可在各种此类组件之间实现。在各种实施例中，与ic相关联的组件包括例如晶体管、二极管、电源、电阻器、电容器、电感器、传感器、收发器、接收器、天线等。与ic相关联的组件可包括安装在ic上的组件或连接到ic的组件。ic可以是模拟或数字的，并且可在诸如微处理器、光电子学、逻辑块、音频放大器之类的多个应用中使用，这取决于与ic相关联的组件。可采用ic作为用于在计算机中执行一个或多个相关功能的芯片集的一部分。
32.示例分层图1提供根据本公开的一些实施例的示例ic装置100的横截面视图的示意图，示例ic装置100具有可包括基于纳米带的3d sram的多层存储器和逻辑。如图1所示，一般来说，ic装置100可包括支撑结构110、feol装置层120、第一存储器层130和第二存储器层140。
33.本公开的实现可在支撑结构110上形成或实施，支撑结构110可以是例如衬底、管芯、晶圆或芯片。支撑结构110可以是例如如下文所论述的图6a的晶圆2000，并且可以是例如下文所论述的图6b的切割管芯2002的管芯或包含在该管芯中。支撑结构110可以是由包括例如n
‑
型或p
‑
型材料体系的半导体材料体系组成的半导体衬底。在一个实现中，半导体衬底可以是使用体硅或绝缘体上硅（soi）子结构形成的晶体衬底。在其它实现中，可使用可以或者可以不与硅组合的备选材料来形成半导体衬底，备选材料包括但不限于锗、硅锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铝镓、砷化铝、砷化铟铝、锑化铝铟、砷化铟镓、氮化镓、氮化铟镓、氮化铝铟或锑化镓、或iii
‑
v族材料（即，来自元素周期系的iii族和v族的材料）、ii
‑
vi族（即，来自元素周期系的ii族和iv族的材料）或iv族材料（即，来自元素周期系的iv族的材料）的其它组合。在一些实施例中，衬底可以是非晶体。在一些实施例中，支撑结构110可以是印刷电路板（pcb）衬底。虽然这里描述了可形成衬底的材料的一些示例，但是可充当地基(foundation)的任何材料都落入本公开的精神和范围内，在所述地基上可构建实现如本文中所描述的任何基于纳米带的3d sram装置的半导体装置。
34.第一和第二存储器层130、140可一起视为形成存储器阵列190。因此，存储器阵列190可包括sram单元的各种晶体管（例如，本文中所描述的晶体管m1
‑
m6）、电容器以及wl（例如，行选择器）和bl（例如，列选择器），从而构成存储器单元。另一方面，feol层120可以是计算逻辑层，因为它可包括用于驱动和控制逻辑ic的各种逻辑层、电路和装置（例如，逻辑晶体管）。例如，计算逻辑层120的逻辑装置可形成用于控制（例如，存取（读/写）、存储、刷新）存储器阵列190的存储器单元的存储器外围电路180。
35.在一些实施例中，可在feol中以及在一个或多个最低beol层中（即，在最接近支撑结构110的一个或多个beol层中）提供feol层120，而第一存储器层130和第二存储器层140可视为在相应的beol层中提供。各种beol层可以是或者可包括金属层。beol的各种金属层可用于互连feol层120中的逻辑装置和/或存储器层130、140中的存储器单元的各种输入和输出。一般来说，beol的每个金属层可包括通孔部分和沟槽/互连部分。金属层的沟槽部分
配置用于沿x
‑
y平面中（例如，沿x或y方向）延伸的导电（例如，金属）线（有时又称为“沟槽”）传输信号和功率，而金属层的通孔部分配置用于通过沿z方向延伸的导电通孔将信号和功率传输到例如上方或下方的任何相邻金属层。因此，通孔将金属结构（例如，金属线或通孔）从一个金属层连接到相邻金属层的金属结构。虽然称为“金属”层，但是beol的各个层可能只包括在诸如层间电介质（ild）之类的绝缘介质中形成的导电金属（例如，铜（cu）、铝（al）、钨（w）或钴（co））或金属合金的某些图案，或者更一般地包括导电材料的图案。绝缘介质可包括任何合适的ild材料，如氧化硅、碳掺杂的氧化硅、碳化硅、氮化硅、氧化铝和/或氧氮化硅。
36.在ic装置100的其它实施例中，可在存储器层130、140上方的层中、在存储器层130、140之间的层中提供计算逻辑装置、或者可将计算逻辑装置与存储器层130、140组合。如本文中所描述的具有独立栅极控制的基于纳米带的晶体管可用作独立的晶体管（例如，feol 120的晶体管）或者被包含作为存储器单元的一部分（例如，存储器层130、140的sram存储器单元的一个或多个晶体管），并且可包含在ic装置100的各种区域/位置中。
37.图1的图示意在提供各个层相对于彼此的一般取向和布置，并且除非另有规定，否则在本公开中，包括ic装置100的实施例，其中关于图1所示的层之一描述的元素的各部分可延伸到一个或多个其它层中或存在于其它层中。例如，尽管图1中没有特别示出，但是ic装置100的各个组件的功率和信号互连可存在于图1所示的任何层中。此外，虽然图1中示出两个存储器层130、140，但是在各种实施例中，ic装置100可包括任何其它数量的一个或多个此类存储器层。
38.基于纳米带的示例晶体管如上所述，sram单元的各种晶体管可实现为基于纳米带的晶体管（或者简称为纳米带晶体管，例如纳米线晶体管）。在纳米带晶体管中，可在称为“纳米带”的细长半导体结构的一部分周围提供栅极堆叠，栅极堆叠可包括一个或多个栅电极金属的堆叠以及可选地一个或多个栅极电介质的堆叠，从而在纳米带的所有侧上形成栅极。栅极堆叠所环绕的纳米带的这部分称为“沟道”或“沟道部分”。形成纳米带的沟道部分的半导体材料通常称为“沟道材料”。在栅极堆叠的任一侧上，源极区域和漏极区域被提供在纳米带的相对端上，从而相应地形成此类晶体管的源极和漏极。与诸如finfet的具有非平面架构的其它晶体管相比，诸如纳米带和纳米线晶体管的环绕(wrap
‑
around)或全绕式(all
‑
around)栅极晶体管可提供优势。
39.图2提供根据本公开的一些实施例的基于纳米带的示例fet 200的透视图。
40.图2（和本公开的其它图）中示出的布置意在示出其中的一些组件的相对布置，并且晶体管200或其部分可包括未示出的其它组件。例如，虽然在图2中没有特别示出，但是可在全绕式晶体管200的晶体管s/d电极和栅极堆叠之间以及源电极和栅极堆叠之间提供电介质间隔物，以便在源电极、栅电极和漏电极之间提供电隔离。在另一个示例中，虽然在图2中没有特别示出，但是可在诸如任何合适的ild材料之类的绝缘体材料中包围晶体管200的至少部分。在一些实施例中，此类绝缘体材料可以是高
‑
k电介质，包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。可用于该目的的高
‑
k材料的示例可包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化钽、氧化钽硅、氧化铅钪钽和铌锌酸铅。
在其它实施例中，包围晶体管200的部分的绝缘体材料可以是低
‑
k电介质材料。低
‑
k电介质材料的一些示例包括但不限于二氧化硅、碳掺杂氧化物、氮化硅、有机聚合物（如八氟环丁烷或聚四氟乙烯）、熔融石英玻璃（fsg）和有机硅酸盐（诸如倍半硅氧烷、硅氧烷或有机硅酸盐玻璃）。虽然在图2中示出单个晶体管200，但是这仅仅是为了便于说明，并且在其它实施例中，根据本公开的各种实施例，可以沿单个纳米带204提供任何的更多数量的晶体管200。
41.转到图2的细节，在基底202上提供的由一种或多种半导体材料制成的纳米带204可提供可形成晶体管200的地基。纳米带204可采取例如纳米线或纳米带的形式。晶体管200可包括沟道部分，沟道部分是至少部分地被栅极堆叠206所包围的纳米带204的一部分。在一些实施例中，基底202可以是如上所述的支撑结构110。在一些实施例中，可在基底202和栅极堆叠206之间提供氧化物材料或任何其它电介质材料层（图2中没有特别示出）。
42.应注意，虽然图2以及本公开的其它图描绘了纳米带204的纵轴大体上平行于基底202的平面延伸的实施例，但不需要是这种情况。在晶体管200的其它实施例中，纳米带204可例如“垂直”取向，以便垂直于基底202的平面。此外，虽然将如图2所示的纳米带204示为具有正方形横截面，但是纳米带204可改为具有矩形的但不是正方形的横截面以及在拐角处为圆形或具有其它不规则形状的横截面，并且栅极堆叠206可符合纳米带204的形状。
43.在一些实施例中，纳米带204的沟道部分可由包括例如n
‑
型或p
‑
型材料体系的半导体材料体系组成。在一些实施例中，纳米带204的沟道部分可包括高迁移率氧化物半导体材料，诸如氧化锡、氧化锑、氧化铟、氧化铟锡、氧化钛、氧化锌、氧化铟锌、氧化镓、氮氧化钛、氧化钌或氧化钨。在一些实施例中，纳米带204的沟道部分可包括半导体材料的组合。在一些实施例中，纳米带204的沟道部分可包括单晶半导体，如硅（si）或锗（ge）。在一些实施例中，纳米带204的沟道部分可包括具有来自周期表的iii族的至少一个元素（例如，al、ga、in）的第一亚晶格和周期表的v族的至少一个元素（例如，p、as、sb）的第二亚晶格的化合物半导体。
44.对于一些示例n
‑
型晶体管实施例（即，对于晶体管200是nmos晶体管的实施例），纳米带204的沟道部分可有利地包括具有高电子迁移率的iii
‑
v族材料，诸如但不限于ingaas、inp、insb和inas。对于一些此类实施例，纳米带204的沟道部分可以是三元iii
‑
v族合金，如ingaas、gaassb、inasp或inpsb。对于一些in
x
ga1‑
x
as鳍实施例，in含量（x）可在0.6和0.9之间，并且可有利地为至少0.7（例如，in
0.7
ga
0.3
as）。在具有最高迁移率的一些实施例中，纳米带204的沟道部分可以是本征iii
‑
v族材料，即，没有有意地以任何电活性杂质掺杂的iii
‑
v族半导体材料。在备选实施例中，可在纳米带204的沟道部分内存在标称杂质掺杂剂等级，例如以进一步细调晶体管200的阈值电压vt来提供halo袋状(pocket)注入，等等。然而，即使对于杂质掺杂的实施例，纳米带204的沟道部分内的杂质掺杂剂等级可能相对较低，例如每立方厘米（cm
‑3）低于10
15
个掺杂剂原子，并且有利地低于10
13 cm
‑3。
45.对于一些示例p
‑
型晶体管实施例（即，对于晶体管200是pmos晶体管的实施例），纳米带204的沟道部分可有利地为具有高空穴迁移率的iv族材料，诸如但不限于ge或富ge的sige合金。对于一些示例实施例，纳米带204的沟道部分可具有0.6和0.9之间的ge含量，并且有利地可以为至少0.7。在具有最高迁移率的一些实施例中，纳米带204的沟道部分可以是本征iii
‑
v族（或者对于p
‑
型装置为iv族）材料，并且没有有意地掺杂任何电活性杂质。在备选实施例中，可在纳米带204的沟道部分内存在一个或多个标称杂质掺杂剂等级，例如以
进一步设置阈值电压（vt），或提供halo袋状注入，等等。然而，即使对于掺杂杂质的实施例，沟道部分内的杂质掺杂剂等级也相对低，例如低于10
15 cm
‑3，并且有利地低于10
13 cm
‑3。
46.在一些实施例中，纳米带204的沟道部分可以是薄膜材料，如高迁移率氧化物半导体材料，如氧化锡、氧化锑、氧化铟、氧化铟锡、氧化钛、氧化锌、氧化铟锌、氧化铟镓锌（igzo）、氧化镓、氮氧化钛、氧化钌或氧化钨。一般来说，如果在纳米带中形成的晶体管是薄膜晶体管（tft），则纳米带204的沟道部分可包括以下中的一种或多种材料：氧化锡、氧化钴、氧化铜、氧化锑、氧化钌、氧化钨、氧化锌、氧化镓、氧化钛、氧化铟、氮氧化钛、氧化铟锡、氧化铟锌、氧化镍、氧化铌、过氧化铜、igzo、碲化铟、辉钼矿、二硒化钼、二硒化钨、二硫化钨、n
‑
型或p
‑
型非晶硅或多晶硅、锗、砷化铟镓、硅锗、氮化镓、氮化铝镓、亚磷酸铟和黑磷，其中每种材料都可能掺杂有镓、铟、铝、氟、硼、磷、砷、氮、钽、钨和镁等中的一种或多种。在一些实施例中，纳米带204的沟道部分的厚度可在约5和75纳米之间，包括其中的所有值和范围。在一些实施例中，可在相对较低的温度沉积薄膜沟道材料，由此允许在对后端制造施加的热预算内沉积沟道材料，从而避免损坏其它组件，例如，诸如逻辑装置的前端组件。
47.晶体管200的栅极堆叠206可包括栅电极材料208，并且可选地包括栅极电介质材料212。在各种实施例中，栅极堆叠206可完全地（如图2所示）或部分地（例如，几乎完全地，图2中没有示出）环绕纳米带204的一部分，其中晶体管200的沟道部分的有源区域对应于由栅极堆叠206环绕的纳米带204的那部分。具体来说，栅极电介质材料212可环绕纳米带204的横向部分，并且栅电极材料208可环绕栅极电介质材料212。在一些实施例中，如图2所示，栅极堆叠206可完全围绕纳米带204，从而实现所谓的“全绕式栅极”晶体管。在使用中，全绕式栅极晶体管200可在纳米带204的多于三个“侧”上形成导电沟道，从而相对于finfet潜在地提高性能。在一些实施例中，不管纳米带204的确切横截面形状如何，栅极堆叠206都可符合纳米带204的形状。
48.取决于晶体管200是pmos晶体管还是nmos晶体管，栅电极材料208可包括至少一种p
‑
型功函数金属或n
‑
型功函数金属。当晶体管200是pmos晶体管时，可使用p
‑
型功函数金属作为栅电极材料208，并且当晶体管200是nmos晶体管时，可使用n
‑
型功函数金属作为栅电极材料208。对于pmos晶体管200，可用于栅电极材料208的金属可包括但不限于钌、钯、铂、钴、镍和导电金属氧化物（例如，氧化钌）。对于nmos晶体管200，可用于栅电极材料208的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金和这些金属的碳化物（例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝）。在一些实施例中，栅电极材料208可包括两个或更多个金属层的堆叠，其中一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。可紧邻栅电极材料208包含另外的层以用于其它目的，例如充当扩散阻挡层或/和粘附层。
49.在一些实施例中，栅极电介质材料212可包括一种或多种高
‑
k电介质，包括本文中参考可包围存储器单元200的部分的绝缘体材料论述的任何材料。在一些实施例中，可在晶体管200的制造期间在栅极电介质材料212上实施退火工艺，以便提高栅极电介质材料212的质量。在一些实施例中，栅极电介质材料212可具有的厚度可在约0.5纳米和2纳米之间，包括其中的所有值和范围（例如，在约1和2纳米之间、或在约1和1.5纳米之间）。在一些实施例中，栅极间隔物可包围栅极堆叠206，这在图2中没有示出。此类栅极间隔物将配置成在晶体管200的栅极堆叠206和源极/漏极接触之间提供间隔，并且可以由低
‑
k电介质材料制成，低
‑
k电介质材料的一些示例已在上文提供。栅极间隔物可包括孔或气隙以进一步降低它的
介电常数。
50.如图2中进一步所示，纳米带204可包括栅极堆叠206的任一侧上的源极区域和漏极区域，从而实现晶体管。本领域中众所周知，对于每个fet的栅极堆叠形成源极区域和漏极区域。如上所述，在晶体管的一些操作状况下，晶体管的源极和漏极区域可以是可互换的，并且因此，针对晶体管200引入了第一s/d区域和第二s/d区域的命名法供本公开中使用，以免将这些描述局限于源极区域和漏极区域的特定指定。在图2中，参考标号214
‑
1用于标记晶体管200的第一s/d区域，并且参考标号214
‑
2用于标记晶体管200的第二s/d区域。
51.晶体管200的s/d区域214一般可使用注入/扩散工艺或蚀刻/沉积工艺形成。在前一种工艺中，可将诸如硼、铝、锑、磷或砷之类的掺杂剂离子注入到纳米带204中以形成源极区域和漏极区域214。激活掺杂剂并使它们进一步扩散到纳米带204中的退火工艺可在离子注入工艺之后。在后一种工艺中，可首先蚀刻纳米带204的部分，以在未来的s/d区域214的位置形成凹陷。然后，可实施外延沉积工艺，以利用用于制造s/d区域214的材料来填充凹陷。在一些实现中，s/d区域214可使用诸如硅锗或碳化硅之类的硅合金来制造。在一些实现中，可以利用诸如硼、砷或磷之类的掺杂剂对外延沉积的硅合金进行原位掺杂。在另外的实施例中，可使用诸如锗或iii
‑
v族材料或合金之类的一种或多种备选半导体材料来形成s/d区域214。并且，在另外的实施例中，可使用金属和/或金属合金的一个或多个层来形成s/d区域214。
52.在一些实施例中，晶体管200可具有约5和40纳米之间的栅极长度（即，第一和第二s/d区域214之间的距离），即，沿纳米带204测量的尺寸，包括其中的所有值和范围（例如，约5和25纳米之间、或约10和20纳米之间）。在一些实施例中，纳米带204的横截面的面积可在约25和10000平方纳米之间，包括其中的所有值和范围（例如，约25和1000平方纳米之间、或约25和500纳米之间）。
53.下面描述可布置多个基于纳米带的晶体管200以形成存储器阵列的示例布置。
54.具有6t sram单元的示例布置图3提供根据本公开的一些实施例的示例6t sram存储器单元300的电路图。sram单元300包括用于存储单元的位值或存储器状态（例如，逻辑“1”或“0”）的晶体管m1
‑
m4以及用于控制对单元的存取（例如，将信息写入到单元的存取以及从单元300读取信息的存取）的两个存取晶体管m5和m6。晶体管m1
‑
m6中的每个可以是基于纳米带的晶体管，诸如图2所示的晶体管200。为了说明这一点，图3标记了每个晶体管m1
‑
m6的第一和第二s/d区域214
‑
1和214
‑
2以及栅极堆叠206。但是，在sram单元300的其它实施例中，可以采用与晶体管200的几何形状不同的几何形状来实现晶体管m1
‑
m6中的一个或多个。
55.在sram单元300中，可将每个位存储在形成两个交叉耦合的反相器320的四个晶体管（m1、m2、m3、m4）上，每个反相器320具有输入322和输出324。第一反相器320
‑
1可由nmos晶体管m1和pmos晶体管m2形成，而第二反相器320
‑
2可由nmos晶体管m3和pmos晶体管m4形成。如图3所示，晶体管m1的栅极堆叠206可耦合到晶体管m2的栅极堆叠206，并且这两个栅极堆叠可耦合到第一反相器320
‑
1的输入322
‑
1。另一方面，晶体管m1的第一s/d区域214
‑
1可耦合到晶体管m2的第一s/d区域214
‑
1，并且这两个第一s/d区域214
‑
1可耦合到第一反相器320
‑
1的输出324
‑
1。类似地，对于第二反相器320
‑
2，晶体管m3的栅极堆叠206可耦合到晶体管m4的栅极堆叠206，并且这两个栅极堆叠可耦合到第二反相器320
‑
2的输入322，而晶体管
m3的第一s/d区域214
‑
1可耦合到晶体管m4的第一s/d区域214
‑
1，并且这两个第一s/d区域214
‑
1可耦合到第二反相器320
‑
2的输出324
‑
2。图3中还示出，当晶体管m1和m3是nmos晶体管时并且当晶体管m2和m4是pmos晶体管（如图3所示）时，晶体管m1和m3的第二s/d区域214
‑
2可耦合到地电压322，而晶体管m2和m4的第二s/d区域214
‑
2可耦合到电源电压334（例如，vdd）。在以pmos晶体管取代图3所示的nmos晶体管（以及反之亦然）的sram单元300的实施例中，地电压332和电源电压334的指定也将反转，所有这些实施例都在本公开的范围内。
56.此类配置中的这四个晶体管m1
‑
m4形成用于存储0或1的位值的稳定的存储单元。如图3中进一步所示，两个额外的存取晶体管m5和m6可用于在读取和写入操作期间控制对晶体管m1
‑
m4的存储单元的存取。如图3所示，存取晶体管m5的第一s/d区域214
‑
1可耦合到第一反相器320
‑
1的输出324
‑
1。换种说法，存取晶体管m5的第一s/d区域214
‑
1可耦合到晶体管m1的第一s/d区域214
‑
1和晶体管m2的第一s/d区域214
‑
1中的每个。存取晶体管m5的第二s/d区域214
‑
2可耦合到第一bl 340
‑
1。因此，晶体管m1的第一s/d区域214
‑
1和晶体管m2的第一s/d区域214
‑
1中的每个可（例如，经由存取晶体管m5）耦合到第一bl 340
‑
1。存取晶体管m5的栅极206可耦合到wl 350。如图3中进一步所示，存取晶体管m6的第一s/d区域214
‑
1可耦合到第二反相器320
‑
2的输出324
‑
2。换种说法，存取晶体管m6的第一s/d区域214
‑
1可耦合到晶体管m3的第一s/d区域214
‑
1和晶体管m4的第一s/d区域214
‑
1中的每个。存取晶体管m6的第二s/d区域214
‑
2可耦合到第二bl 340
‑
2。因此，晶体管m3的第一s/d区域214
‑
1和晶体管m4的第一s/d区域214
‑
1中的每个可（例如，经由存取晶体管m6）耦合到第二bl 340
‑
1。存取晶体管m6的栅极206可耦合到wl 350。因此，两个存取晶体管m5和m6的栅极206可耦合到单个共享的wl，即wl 350。图3中还示出，第一反相器320
‑
1的输入322
‑
1可耦合到存取晶体管m6的第一s/d区域214
‑
1，而第二反相器320
‑
2的输入322
‑
2可耦合到存取晶体管m5的第一s/d区域214
‑
1。换句话说，晶体管m1的栅极堆叠206和晶体管m2的栅极堆叠206中的每个可耦合到存取晶体管m6的第一s/d区域214
‑
1，而晶体管m3的栅极堆叠206和晶体管m4的栅极堆叠206中的每个可耦合到存取晶体管m5的第一s/d区域214
‑
1。换种说法，晶体管m1的栅极堆叠206和晶体管m2的栅极堆叠206中的每个可（例如，经由存取晶体管m6）耦合到第二bl 340
‑
2，而晶体管m3的栅极堆叠206和晶体管m4的栅极堆叠206中的每个可（例如，经由存取晶体管m5）耦合到第一bl 340
‑
1。
57.wl 350以及第一和第二bl 340可一起用于读取和编程（例如，写入到）sram单元300。具体来说，可通过控制两个存取晶体管m5和m6的wl 350来启用对单元的存取，这两个存取晶体管m5和m6又控制单元300是否应当连接到bl 340
‑
1和340
‑
2。在sram单元300的操作期间，第一bl 340
‑
1上的信号可以与第二bl 340
‑
2上的信号互补。这两个bl 340可用于传输数据以进行读取和写入操作两者。在sram单元300的其它实施例中，可仅使用单个bl 340代替两个位线bl340
‑
1和340
‑
2，但是具有一个信号bl和一个反相bl（诸如这两个bl 340）可有助于改进噪声裕度。
58.在读取存取期间，通过sram单元300中的反相器320来主动地将bl 340驱动为高和低。与dram相比，这可提高sram带宽。sram单元300的对称结构还允许差分信令，由此可在检测小电压波动方面提供改进。可能有助于使sram比dram快的与dram的另一个区别是，商用芯片一次接受所有地址位。相比之下，商用dram可在相同的封装引脚上将地址分成两半复用，即，在较高位之后是较低位，以便使它们的大小和成本保持较低。
59.wl 350和bl 340中的每个以及将这些线耦合到本文中所描述的各种端子的中间元件可由任何合适的导电材料形成，此类导电材料可包括合金或多种导电材料的堆叠。在一些实施例中，此类导电材料可包括一种或多种金属或金属合金，其中金属诸如是钌、钯、铂、钴、镍、铪、锆、钛、钽和铝等。在一些实施例中，此类导电材料可包括一种或多种金属的一种或多种导电合金氧化物或碳化物。
60.根据本公开的各种实施例，晶体管m1、m3、m5和m6可以沿单个第一纳米带实现，而晶体管m2和m4可以沿单个第二纳米带实现。第一纳米带可由适合于形成第一类型的晶体管（例如，nmos晶体管）的半导体材料（其可包括材料的组合）形成，而第二纳米带可由适合于形成第二类型的晶体管（例如，pmos晶体管）的半导体材料（其可包括材料的组合）形成。图4a和4b提供具有使用基于纳米带的晶体管200实现的多个sram单元300以形成3d sram装置的一个示例布置的ic装置400的不同视图。
61.图4a和4b分别提供根据本公开的一些实施例的基于纳米带的示例3d sram装置400的自顶向下视图和透视图。装置400可以是图1所示的ic装置100的示例，或者可以是具有多个存储器层的ic装置100的存储器阵列190的示例。具体来说，装置400的每个存储器层实现图3的6t sram单元300。图4a
‑
4b中示出两种不同的视图，以便试图使装置400的布置清晰，其中可在不同的视图中标记不同的元素。应注意，并未用参考标号来标记图4a
‑
4b中示出的所有元素，以免使图混乱。例如，虽然在图4a中标记了晶体管m1
‑
m6（如图4a所示的各个晶体管的近似边界具有虚线矩形），但是只用参考标号标记了它们的一些栅极堆叠206和s/d区域214
‑
1、214
‑
2，而没有标记其它栅极堆叠和s/d区域。在另一个示例中，虽然在图4b中将第一存储器层的sram单元300
‑
1的第一和第二纳米带标记为第一纳米带204
‑
11和第二纳米带204
‑
12，并且虽然在图4b中将第四存储器层的sram单元300
‑
4的第一和第二纳米带标记为第一纳米带204
‑
41和第二纳米带204
‑
42，但是对于图4b所示的sram单元300
‑
2和300
‑
3（即，分别是第二和第三存储器层的sram单元300），只将第一纳米带分别标记为纳米带204
‑
21和204
‑
31。
62.如图4b所示，装置400示出具有四个不同的存储器层的示例，每个存储器层示出一个sram单元300，其对于第一存储器层标记为sram单元300
‑
1，对于第二存储器层标记为sram单元300
‑
2，对于第三存储器层标记为sram单元300
‑
3，并且对于第四存储器层标记为sram单元300
‑
4。例如，sram单元300
‑
1可以是最接近基底202（例如，最接近支撑结构110）的单元，而sram单元300
‑
4可以是最远离基底202（例如，最远离支撑结构110）的单元。例如，sram单元300
‑
1可在如图1所示的ic装置100的第一存储器层130中实现，sram单元300
‑
2可在如图1所示的ic装置100的第二存储器层140中实现，并且sram单元300
‑
3和300
‑
4可在图1所示的ic装置100中没有特别示出的另外的存储器层中实现。当然，虽然装置400示出四个存储器层的示例，但是在其它实施例中，装置400可包括任何其它数量的两个或更多个此类层。此外，虽然装置400在每个存储器层中只示出单个sram单元，但是在其它实施例中，装置400的每个存储器层可包括任何其它数量的一个或多个此类sram单元。
63.由于图4b示出多个层，所以假设图4b所示的在破折号之后具有双位数字的参考标号的符号以第一位数字指示存储器层，并且以第二位数字指示该层的特定元素的参数标号。例如，假设参考标号“204
‑
11”指示第一存储器层（例如，sram单元300
‑
1）的第一纳米带204
‑
1，而假设参考标号“204
‑
12”指示第一存储器层（例如，sram单元300
‑
1）的第二纳米带
将第二反相器320
‑
2的共享栅极堆叠422
‑
2耦合到第一反相器320
‑
1的共享互连424
‑
1，从而实现将第二反相器320
‑
2的输入322
‑
2耦合到第一反相器320
‑
1的输出324
‑
1，如图3所示。
69.图4a进一步示出，在给定的sram单元300中，晶体管m1的第二s/d区域214
‑
2可以与晶体管m3的第二s/d区域214
‑
2共享（例如，相同）（因为这两个晶体管在装置400中的单个纳米带中（即，在第一纳米带204
‑
1中）实现）。如参考图3所描述，晶体管m1的第二s/d区域214
‑
2和晶体管m3的第二s/d区域214
‑
2均可耦合到地电势332。图4a还示出，在给定的sram单元300中，晶体管m2的第二s/d区域214
‑
2可以与晶体管m4的第二s/d区域214
‑
2共享（例如，相同）（因为这两个晶体管在装置400中的单个纳米带中（即，在第二纳米带204
‑
2中）实现）。如参考图3所描述，晶体管m2的第二s/d区域214
‑
2和晶体管m4的第二s/d区域214
‑
2均可耦合到电源电压334。
70.在装置400中，一些晶体管的栅极可以与其它晶体管的栅极同时进行控制，而其它晶体管的栅极单独进行控制。例如，可同时控制晶体管m1和m2的栅极，因为这些栅极通过共享的栅极堆叠422
‑
1耦合在一起，并且可同时控制晶体管m3和m4的栅极，因为这些栅极通过共享的栅极堆叠422
‑
2耦合在一起。另一方面，可单独控制存取晶体管m5和m6的栅极，从而提供这些栅极与wl 350的单独连接，以便选择给定的sram单元来进行读/写操作。图4a和4b示出，在一些实施例中，可以采用阶梯方式形成与存储器阵列的不同层中的存取晶体管m5的栅极堆叠206的栅极接触，并且类似地，可以采用阶梯方式形成与存储器阵列的不同层中的存取晶体管m6的栅极堆叠206的栅极接触。例如，图4b对于与分别在存储器阵列的第一存储器层的sram单元300
‑
1、存储器阵列的第二存储器层的sram单元300
‑
2、存储器阵列的第三存储器层的sram单元300
‑
3和存储器阵列的第四存储器层的sram单元300
‑
4中的存取晶体管m5的栅极堆叠206的栅极接触使用参考标号406
‑
11、406
‑
21、406
‑
31和406
‑
41。栅极接触406
‑
11可用于针对sram 300
‑
1将sram 300
‑
1的存取晶体管m5的栅极堆叠206耦合到wl 350，栅极接触406
‑
21可用于针对sram 300
‑
2将sram 300
‑
2的存取晶体管m5的栅极堆叠206耦合到wl 350，栅极接触406
‑
31可用于针对sram 300
‑
3将sram 300
‑
3的存取晶体管m5的栅极堆叠206耦合到wl 350，并且栅极接触406
‑
41可用于针对sram 300
‑
4将sram 300
‑
4的存取晶体管m5的栅极堆叠206耦合到wl 350。类似地，图4b对于与分别位于存储器阵列的第一存储器层的sram单元300
‑
1、存储器阵列的第二存储器层的sram单元300
‑
2、存储器阵列的第三存储器层的sram单元300
‑
3和存储器阵列的第四存储器层的sram单元300
‑
4中的存取晶体管m6的栅极堆叠206的栅极接触使用参考标号406
‑
12、406
‑
22、406
‑
32和406
‑
42。栅极接触406
‑
12可用于针对sram 300
‑
1将sram 300
‑
1的存取晶体管m6的栅极堆叠206耦合到wl 350，栅极接触406
‑
22可用于针对sram 300
‑
2将sram 300
‑
2的存取晶体管m6的栅极堆叠206耦合到wl 350，栅极接触406
‑
32可用于针对sram 300
‑
3将sram 300
‑
3的存取晶体管m6的栅极堆叠206耦合到wl 350，并且栅极接触406
‑
42可用于针对sram 300
‑
4将sram 300
‑
4的存取晶体管m6的栅极堆叠206耦合到wl 350。图4a还通过指向耦合到示出晶体管m5和m6的栅极堆叠的深色矩形的浅色矩形来作为例外示出这些参考标号（因为否则图4a只针对单个存储器层的元素/组件示出参考标号）。
71.在一些实施例中，各个存储器层的第一和第二纳米带204
‑
1、204
‑
2可在大体上平行于基底202或支撑结构110的平面的平面中。在此类实施例中，给定存储器层的一些导电结构也可在与第一和第二纳米带204
‑
1、204
‑
2相同的平面中，例如共享的栅极堆叠422
‑
1和
422
‑
2、共享的互连424
‑
1和424
‑
2、第一互连426
‑
1以及第二互连426
‑
2，如图4b所示。然而，其它导电结构可沿大体上垂直于基底202或支撑结构110的平面的方向延伸，例如栅极接触406
‑
1和406
‑
2、bl 340
‑
1和340
‑
2、与不同存储器层中的晶体管m1的第二s/d区域214
‑
2的接触、与不同存储器层中的晶体管m2的第二s/d区域214
‑
2的接触、与不同存储器层中的晶体管m3的第二s/d区域214
‑
2的接触和与不同存储器层中的晶体管m4的第二s/d区域214
‑
2的接触。在一些实施例中，沿大体上垂直于基底202或支撑结构110的平面的方向延伸的一些导电结构可以是电连续结构，即，在不同存储器层的类似组件之间共享。例如，与不同存储器层中的晶体管m1的第二s/d区域214
‑
2的接触可作为耦合到地电势322的共享导电结构实现。此类共享导电结构也可耦合到与不同存储器层中的晶体管m3的第二s/d区域214
‑
2的接触（因为晶体管m1和m3的第二s/d区域214
‑
2可以共享，如在图4a中可见）。在另一个示例中，与不同存储器层中的晶体管m2的第二s/d区域214
‑
2的接触可作为耦合到电源电压324的共享导电结构实现。此类共享导电结构也可耦合到与不同存储器层中的晶体管m4的第二s/d区域214
‑
2的接触（因为晶体管m2和m4的第二s/d区域214
‑
2可以共享，如在图4a中可见）。在又一个示例中，提供位于不同存储器层中的存取晶体管m5的第二s/d区域214
‑
2的接触的第一bl 340
‑
1可作为共享的单个导电结构实现。类似地，提供与不同存储器层中的存取晶体管m6的第二s/d区域214
‑
2的接触的第二bl 340
‑
2可作为共享的单个导电结构实现。因此，在装置400的一些实施例中，到不同层的存储器单元的一些bl（例如，第一bl 340
‑
1或第二bl 340
‑
2）可以短路（即，彼此电耦合，或者可以是共享bl），并且可以采用阶梯方式创建到不同层的存储器单元的wl。此类竖直拓扑可有利地创建相对较小的位线电容，并且因此，各个存储器单元的存储节点可以非常小，由此可有利地使得能够集成更大数量的sram单元。利用此类方法，可以用相对较低的成本制造大量的竖直存储器单元。
72.8t sram单元的示例布置如本文中所描述的6t sram单元提供了可用于实现3d sram阵列的基本结构。在其它实施例中，可在给定的sram单元中（例如，在8t sram单元、10t sram单元等中）使用额外的晶体管。在一些实施例中，可在如上所述的6t sram单元的六个晶体管上面和上方提供此类额外的晶体管。对于如图5a
‑
5b所示的8t sram装置500示出此类实施例的一个示例。然而，下述实施例也在本公开的范围内：在该实施例中，根据本文中描述的原理，除了本文中描述的6t sram单元配置之外，利用每sram单元任何数量的额外晶体管来构建3d sram装置。
73.图5a和5b分别提供根据本公开的一些实施例具有多个8t sram单元的基于纳米带的示例3d sram装置500的自顶向下视图和透视图。图5a和5b的图示分别与图4a和4b的图示类似，其中图5a
‑
5b中也示出在图4a
‑
4b中使用的所有参考标号（参考标号300
‑
1至300
‑
4除外）以及晶体管m1
‑
m6的符号，以示出装置500中的类似元素。因此，为了简洁起见，对于装置500没有重复关于图4a和4b提供的描述，并且对装置500的描述转而关注与装置400的区别。
74.与装置400类似，装置500可以是图1所示的ic装置100的示例，或者可以是具有多个存储器层的ic装置100的存储器阵列190的示例。特别地，装置500的每个存储器层实现8t sram单元，它们在图5b中标记为第一存储器层中的sram单元500
‑
1、第二存储器层中的sram单元500
‑
2、第三存储器层中的sram单元500
‑
3和第四存储器层中的sram单元500
‑
4。为了使装置500的布置清晰，图5a
‑
5b中示出两个不同的视图，其中可在不同的视图中标记不同的
元素。
75.图5b中示出的每个sram单元500
‑
1至500
‑
4都是8t存储器单元，它包括如上文参考sram单元300
‑
1到300
‑
4描述的六个晶体管m1
‑
m6，并且进一步包括额外的晶体管m7和m8。在图5a的图示中，在点虚线502下方的一切物体大体上与图4a的图示相同，而在线502上方，则示出额外的晶体管m7和m8。如图5a所示，额外的晶体管m7和m8可以沿第三纳米带204
‑
3实现。在一些实施例中，晶体管m7的第一s/d区域214
‑
1可耦合到晶体管m8的第一s/d区域214
‑
1。在一些实施例中，如图5a所示，晶体管m7和m8的第一s/d区域214
‑
1可作为单个共享的s/d区域实现。晶体管m7的第二s/d区域214
‑
2和晶体管m8的第二s/d区域214
‑
2可耦合到地或vdd。
76.图5a中还示出，在一些实施例中，晶体管m7的栅极堆叠206可耦合到第一互连426
‑
1，从而在晶体管m7的栅极堆叠206与第一反相器320
‑
1的共享栅极堆叠422
‑
1和第二反相器320
‑
2的共享互连424
‑
2中的每个之间提供耦合。换句话说，晶体管m7的栅极堆叠206可耦合到图3的6t布置的第一反相器320
‑
1的输入322
‑
1和第二反相器320
‑
2的输出324
‑
2。
77.图5a中还示出，在一些实施例中，晶体管m8的栅极堆叠206可经由栅极接触506耦合到wl。
78.图5b提供与如图4b所示类似的3d透视图。第三纳米带204
‑
3仅对于如图5b所示的第四存储器层可见，因此图5b中将第三纳米带标记为纳米带204
‑
43。在装置500的一些实施例中，在第三纳米带204
‑
3中实现的晶体管（例如，晶体管m7和m8）可具有与在第一纳米带204
‑
1中实现的晶体管相同的类型，例如nmos晶体管。
79.变化和实现图1
‑
5所示的各种装置组装件不表示具有如本文中所描述的基于纳米带的3d sram的ic装置的完备集合，而是仅仅提供此类装置/结构/组装件的示例。例如，如上所述，虽然上文将一些晶体管描述为nmos晶体管（例如，晶体管m1、m3、m5和m6），并且上文将其它晶体管描述为pmos晶体管（例如，晶体管m2和m4），但是上文提供的所有描述同样适用于该指定被互换（即，晶体管m1、m3、m5和m6可以是pmos晶体管，并且晶体管m2和m4可以是nmos晶体管）的3d sram装置的实施例，只要地电势322和电源电压324的指定也将互换即可。在另一个示例中，在一些实施例中，在如图1
‑
5所示的任何ic装置中，例如作为/使用晶体管200实现或作为/使用任何其它架构的晶体管实现的逻辑装置可包含在与示出存储器单元的金属层相同或独立的金属层中。如图1
‑
5所示的各种元素的数量和位置纯粹是说明性的，并且在各种其它实施例中，根据本文中描述的一般架构考虑，可使用相对于彼此的其它位置中提供的其它数量的这些元素。
80.此外，图1
‑
5意在示出其中的元素的相对布置，并且这些图的装置组装件可包括没有特别示出的其它元素（例如，各种界面层）。类似地，虽然参考图1
‑
5论述了材料的特定布置，但是在这些图的ic装置和组装件中可包含中间材料。此外，虽然在图1
‑
5中将各种横截面视图的一些元素示为平面矩形或由矩形实体形成，但这只是为了便于说明，并且这些组装件的实施例可以是弯曲的、圆形的或者是由用于制造半导体装置组装件的制造工艺决定并且有时因为此类制造工艺而不可避免的其它不规则形状。
81.使用例如光学显微镜tem或sem检查布局和掩模数据以及用于重构电路的装置的部分的反向工程和/或使用例如物理失效分析（pfa）检查装置的横截面以检测本文中描述
的各个装置元素的形状和位置将允许确定如本文中所描述的基于纳米带的3d sram装置的存在。
82.示例电子装置具有如本文中所公开的一个或多个基于纳米带的3d sram装置的布置可包含在任何合适的电子装置中。图6
‑
9示出可包括如本文中所公开的一个或多个三维存储器阵列的装置和组件的各种示例。
83.图6a
‑
6b是可包括根据本文中公开的任何实施例的一个或多个基于纳米带的3d sram装置的晶圆2000和管芯2002的俯视图。在一些实施例中，根据本文公开的任何实施例，管芯2002可包含在ic封装中。例如，任何管芯2002可充当图7所示的ic封装2200中的任何管芯2256。晶圆2000可由半导体材料组成，并且可包括具有在晶圆2000的表面上形成的ic结构的一个或多个管芯2002。每个管芯2002可以是包括任何合适的ic（例如，包括具有如本文中所描述的基于纳米带的3d sram装置的一个或多个存储器阵列的ic）的半导体产品的重复单元。在半导体产品的制造完成之后（例如，在制造如本文中所描述的基于纳米带的sram单元的一个或多个层（例如，ic装置100（例如，其包括例如本文中所描述的任何存储器单元的阵列）的存储器阵列190的任何实施例）之后），晶圆2000可经历切割工艺，其中将每个管芯2002彼此分开，以便提供半导体产品的分立“芯片”。特别地，包括如本文中所公开的一个或多个基于纳米带的3d sram装置的装置可采取晶圆2000（例如，未切割）的形式或管芯2002（例如，已切割）的形式。管芯2002可包括用于将电信号路由到各种存储器单元、晶体管、电容器以及任何其它ic组件的支持电路。在一些实施例中，晶圆2000或管芯2002可实现或包括存储器装置（例如，sram装置）、逻辑装置（例如，“与(and)”、“或(or)”、“与非(nand)”、或“或非(nor)”门）或任何其它合适的电路元件。这些装置中的多个装置可组合在单个管芯2002上。例如，由多个存储器装置形成的存储器阵列可与处理装置（例如，图9的处理装置2402）或其它逻辑形成在相同的管芯2002上，所述其它逻辑配置成将信息存储在存储器装置中或执行存储在存储器阵列中的指令。
84.图7是可包括根据本文中公开的任何实施例的一个或多个基于纳米带的3d sram装置的示例ic封装2200的横截面侧视图。在一些实施例中，ic封装2200可以是封装内系统（sip）。
85.封装衬底2252可由电介质材料（例如，陶瓷、堆积薄膜、其中具有填充颗粒的环氧薄膜等）形成，并且可具有贯穿面2272和面2274之间或面2272上的不同位置之间和/或面2274上的不同位置之间的电介质材料的导电路径。
86.封装衬底2252可包括耦合到穿过封装衬底2252的导电路径2262的导电接触2263，从而允许管芯2256和/或插入器2257内的电路电耦合到各个导电接触2264（或耦合到包含在封装衬底2252中的其它装置，未示出）。
87.ic封装2200可包括经由插入器2257的导电接触2261、第一级互连2265和封装衬底2252的导电接触2263耦合到封装衬底2252的插入器2257。图7所示的第一级互连2265是焊料凸块，但是可使用任何合适的第一级互连2265。在一些实施例中，在ic封装2200中可能没有包含插入器2257；取而代之，管芯2256可通过第一级互连2265直接耦合到面2272处的导电接触2263。
88.ic封装2200可包括经由管芯2256的导电接触2254、第一级互连2258和插入器2257
的导电接触2260耦合到插入器2257的一个或多个管芯2256。导电接触2260可通过插入器2257耦合到导电路径（未示出），从而允许管芯2256内的电路电耦合到各个导电接触2261（或耦合到包含在插入器2257中的其它装置，未示出）。图7所示的第一级互连2258是焊料凸块，但是可使用任何合适的第一级互连2258。如本文中所使用，“导电接触”可以指充当不同组件之间的接口的导电材料（例如，金属）的一部分；导电接触可以凹陷在组件的表面中、与组件的表面齐平或远离组件的表面而伸出，并且可采取任何合适的形式（例如，导电衬垫或插口）。
89.在一些实施例中，可在封装衬底2252和插入器2257之间在第一级互连2265周围部署底部填充材料2266，并且可在管芯2256和插入器2257周围与封装衬底2252接触来部署模塑化合物2268。在一些实施例中，底部填充材料2266可以与模塑化合物2268相同。可用于底部填充材料2266和模塑化合物2268的示例材料是合适的环氧树脂模塑材料。第二级互连2270可耦合到导电接触2264。图7所示的第二级互连2270是焊球（例如，用于球栅阵列布置），但是可使用任何合适的第二级互连2270（例如，在引脚栅阵列布置中的引脚或在焊盘(land)栅阵列布置中的焊盘）。第二级互连2270可用于将ic封装2200耦合到另一个组件，诸如电路板（例如，主板）、插入器或本领域中已知并且如下文参考图8所论述的另一个ic封装。
90.管芯2256可采取本文中所论述的管芯2002的任何实施例的形式（例如，可包括如本文中所描述的基于纳米带的3d sram装置的任何实施例）。在ic封装2200包括多个管芯2256的实施例中，ic封装2200可称为多芯片封装（mcp）。管芯2256可包括用于执行任何期望功能性的电路。例如，一个或多个管芯2256可以是逻辑管芯（例如，基于硅的管芯），并且一个或多个管芯2256可以是包括如本文中所描述的嵌入式存储器管芯的存储器管芯（例如，高带宽存储器）。在一些实施例中，任何管芯2256可包括如例如上文所论述的一个或多个基于纳米带的3d sram装置；在一些实施例中，至少一些管芯2256可不包括任何基于纳米带的3d sram装置。
91.如图7所示的ic封装2200可以是倒装芯片封装，但是也可使用其它封装架构。例如，ic封装2200可以是球栅阵列（bga）封装，如嵌入式晶圆级球栅阵列（ewlb）封装。在另一个示例中，ic封装2200可以是晶圆级芯片规模封装（wlcsp）或面板扇出（fo）封装。虽然在图7的ic封装2200中示出两个管芯2256，但是ic封装2200可包括任何期望数量的管芯2256。ic封装2200可包括部署在封装衬底2252的第一面2272或第二面2274上或部署在插入器2257的任一面上的额外的无源组件，诸如表面贴装电阻、电容器和电感器。更一般地，ic封装2200可包括本领域中已知的任何其它有源或无源组件。
92.图8是ic装置组装件2300的横截面侧视图，ic装置组装件2300可包括具有根据本文中公开的任何实施例的一个或多个基于纳米带的3d sram装置的组件。ic装置组装件2300包括部署在电路板2302（它可以是例如主板）上的多个组件。ic装置组装件2300包括部署在电路板2302的第一面2340和电路板2302的相对第二面2342上的组件；一般来说，组件可部署在一个或两个面2340和2342上。特别地，ic装置组装件2300的任何合适的组件可包括具有根据本文中公开的任何实施例的基于纳米带的sram单元的一个或多个3d存储器阵列中的任何3d存储器阵列；例如，下文参考ic装置组装件2300论述的任何ic封装可采取上文参考图7论述的ic封装2200的任何实施例的形式（例如，可包括管芯2256上提供的一个或
多个基于纳米带的3d sram装置）。
93.在一些实施例中，电路板2302可以是包括通过电介质材料层彼此分离并通过导电通孔互连的多个金属层的pcb。任何一个或多个金属层可以采用期望的电路图案形成，以在耦合到电路板2302的组件之间（可选地结合其它金属层）路由电信号。在其它实施例中，电路板2302可以是非pcb衬底。
94.如图8所示的ic装置组装件2300包括通过耦合组件2316耦合到电路板2302的第一面2340的插入器上封装结构2336。耦合组件2316可将插入器上封装结构2336电气和机械耦合到电路板2302，并且可包括焊球（例如，如图8所示）、插口的凸、凹部分、粘结剂、底部填充材料和/或任何其它合适的电气和/或机械耦合结构。
95.插入器上封装结构2336可包括通过耦合组件2318耦合到插入器2304的ic封装2320。耦合组件2318可采取适合于应用的任何合适的形式，例如上文参考耦合组件2316论述的形式。ic封装2320可以是或者可包括例如管芯（图6b的管芯2002）、ic装置或任何其它合适的组件。特别地，ic封装2320可包括如本文中所描述的一个或多个基于纳米带的3d sram装置。虽然在图8中示出单个ic封装2320，但是可将多个ic封装耦合到插入器2304；实际上，可将额外的插入器耦合到插入器2304。插入器2304可提供用于桥接电路板2302和ic封装2320的中间衬底。一般，插入器2304可将连接伸展到更宽的节距或将连接重新路由到不同的连接。例如，插入器2304可将ic封装2320（例如，管芯）耦合到耦合组件2316的bga以便耦合到电路板2302。在如图8所示的实施例中，ic封装2320和电路板2302附连到插入器2304的相对侧；在其它实施例中，ic封装2320和电路板2302可附连到插入器2304的同一侧。在一些实施例中，可通过插入器2304互连三个或更多个组件。
96.插入器2304可由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在一些实现中，插入器2304可由可包括上文描述的供半导体衬底使用的相同材料（如硅、锗和其它iii
‑
v族和iv族材料）的备选刚性或柔性材料形成。插入器2304可包括金属互连2308和通孔2310，包括但不限于硅通孔（tsv）2306。插入器2304可进一步包括嵌入式装置2314，包括无源装置和有源装置两者。此类装置可包括但不限于电容器、去耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器、静电放电（esd）保护装置和存储器装置。也可在插入器2304上形成更复杂的装置，诸如射频（rf）装置、功率放大器、功率管理装置、天线、阵列、传感器和微机电系统（mems）装置。插入器上封装结构2336可采取本领域中已知的任何插入器上封装结构的形式。
97.ic装置组装件2300可包括通过耦合组件2322耦合到电路板2302的第一面2340的ic封装2324。耦合组件2322可采取上文参考耦合组件2316论述的任何实施例的形式，并且ic封装2324可采取上文参考ic封装2320论述的任何实施例的形式。
98.如图8所示的ic装置组装件2300包括通过耦合组件2328耦合到电路板2302的第二面2342的封装上封装结构2334。封装上封装结构2334可包括通过耦合组件2330耦合在一起的ic封装2326和ic封装2332，以使得ic封装2326部署在电路板2302和ic封装2332之间。耦合组件2328和2330可以采取上文论述的耦合组件2316的任何实施例的形式，并且ic封装2326和2332可以采取上文论述的ic封装2320的任何实施例的形式。可根据本领域中已知的任何封装上封装结构来配置封装上封装结构2334。
99.图9是示例计算装置2400的框图，示例计算装置2400可包括具有根据本文中公开
的任何实施例的一个或多个基于纳米带的3d sram装置的一个或多个组件。例如，计算装置2400的任何合适的组件可包括管芯（例如，管芯2002（图6b）），其包含根据本文中公开的任何实施例的基于纳米带的sram单元的一个或多个3d阵列。计算装置2400的任何组件可包括ic封装2200（图7）。计算装置2400的任何组件可包括ic装置组装件2300（图8）。
100.在图9中将多个组件示为包含在计算装置2400中，但是在适合于应用时，这些组件中的任何一个或多个组件可省略或复制。在一些实施例中，包含在计算装置2400中的一些或所有组件可附连到一个或多个主板。在一些实施例中，将这些组件中的一些或所有组件被制造到单个soc管芯上。
101.另外，在各种实施例中，计算装置2400可不包括在图9中示出的一个或多个组件，而是计算装置2400可包括用于耦合到这一个或多个组件的接口电路。例如，计算装置2400可不包括显示装置2406，而是可包括可以与显示装置2406耦合的显示装置接口电路（例如，连接器和驱动电路）。在另一组示例中，计算装置2400可不包括音频输入装置2418或音频输出装置2408，而是可包括可以与音频输入装置2418或音频输出装置2408耦合的音频输入或输出装置接口电路（例如，连接器和支持电路）。
102.计算装置2400可包括处理装置2402（例如，一个或多个处理装置）。如本文中所使用，术语“处理装置”或“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可存储在寄存器和/或存储器中的其它电子数据的任何装置或装置的一部分。处理装置2402可包括一个或多个数字信号处理器（dsp）、专用ic（asic）、中央处理单元（cpu）、图形处理单元（gpu）、加密处理器（在硬件中执行加密算法的专门的处理器）、服务器处理器或任何其它合适的处理装置。计算装置2400可包括存储器2404，存储器2404本身可包括一个或多个存储器装置，诸如易失性存储器（例如dram）、非易失性存储器（例如只读存储器（rom））、闪速存储器、固态存储器和/或硬盘驱动器。在一些实施例中，存储器2404可包括与处理装置2402共享管芯的存储器。该存储器可用作高速缓冲存储器，并且可包括esram，例如如本文中所描述的基于纳米带的sram单元的3d阵列。
103.在一些实施例中，计算装置2400可包括通信芯片2412（例如，一个或多个通信芯片）。例如，通信芯片2412可配置用于管理无线通信以便向以及从计算装置2400传输数据。术语“无线”及其派生词可用于描述可通过非固体介质通过使用已调制电磁辐射来传递数据的电路、装置、系统、方法、技术、通信通道等。该术语并不意味着相关联的装置不包含任何导线，尽管在一些实施例中它们可能不包含导线。
104.通信芯片2412可实现多种无线标准或协议中的任何无线标准或协议，包括但不限于电气和电子工程师协会（ieee）标准，包括wi
‑
fi（ieee 802.11系列）、ieee 802.16标准（例如，ieee 802.16
‑
2005修正案）、长期演进（lte）计划连同任何修正案、更新和/或修订（例如，高级lte计划、超移动宽带（umb）计划（又称为“3gpp2”）等）。ieee 802.16兼容的宽带无线接入（bwa）网络一般称为wimax网络，wimax是代表全球微波接入互操作性的首字母缩写，它是通过ieee 802.16标准的合规性和互操作性测试的产品的认证标志。通信芯片2412可根据全球移动通信系统（gsm）、通用分组无线电服务（gprs）、通用移动电信系统（umts）、高速分组接入（hspa）、演进型hspa（e
‑
hspa）或lte网络进行操作。通信芯片2412可根据增强数据的gsm演进（edge）、gsm edge无线电接入网络（geran）、通用地面无线电接入网络（utran）或演进型utran（e
‑
utran）进行操作。通信芯片2412可根据码分多址（cdma）、时分多
址（tdma）、数字增强无绳电信（dect）、演进数据优化（ev
‑
do）及其衍生协议以及指定为3g、4g、5g及以上的任何其它无线协议进行操作。在其它实施例中，通信芯片2412可根据其它无线协议进行操作。计算装置2400可包括天线2422，以便于无线通信和/或接收其它无线通信（如am或fm无线电传输）。
105.在一些实施例中，通信芯片2412可管理有线通信，如电气、光学或任何其它合适的通信协议（例如，以太网）。如上所述，通信芯片2412可包括多个通信芯片。例如，第一通信芯片2412可专用于诸如wi
‑
fi或蓝牙的较短程无线通信，并且第二通信芯片2412可专用于诸如全球定位系统（gps）、edge、gprs、cdma、wimax、lte、ev
‑
do等等的较远程无线通信。在一些实施例中，第一通信芯片2412可专用于无线通信，并且第二通信芯片2412可专用于有线通信。
106.计算装置2400可包括电池/电源电路2414。电池/电源电路2414可包括一个或多个储能装置（例如，电池或电容器）和/或用于将计算装置2400的组件耦合到与计算装置2400分离的能量源（例如，ac线电源）的电路。
107.计算装置2400可包括显示装置2406（或对应的接口电路，如上文所论述）。显示装置2406可包括任何可视指示器，诸如，例如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器（lcd）、发光二极管显示器或平板显示器等。
108.计算装置2400可包括音频输出装置2408（或对应的接口电路，如上文所论述）。音频输出装置2408可包括生成可听指示的任何装置，诸如，例如扬声器、耳机或耳塞等。
109.计算装置2400可包括音频输入装置2418（或对应的接口电路，如上文所论述）。音频输入装置2418可包括生成表示声音的信号的任何装置，诸如麦克风、麦克风阵列或数字仪器（例如，具有乐器数字接口（midi）输出的仪器）。
110.计算装置2400可包括gps装置2416（或对应的接口电路，如上文所论述）。如本领域中已知，gps装置2416可以与基于卫星的系统通信，并且可接收计算装置2400的位置。
111.计算装置2400可包括其它输出装置2410（或对应的接口电路，如上文所论述）。其它输出装置2410的示例可包括音频编解码器、视频编解码器、打印机、用于将信息提供给其它装置的有线或无线传送器、或额外的存储装置。
112.计算装置2400可包括其它输入装置2420（或对应的接口电路，如上文所论述）。其它输入装置2420的示例可包括加速度计、陀螺仪、指南针、图像捕获装置、键盘、诸如鼠标的光标控制装置、触笔、触摸板、条形码阅读器、快速响应（qr）代码阅读器、任何传感器或射频识别（rfid）阅读器。
113.计算装置2400可具有任何期望的形状因子，如手持式或移动计算装置（例如，蜂窝电话、智能电话、移动互联网装置、音乐播放器、平板计算机、膝上型计算机、上网本计算机、超级本计算机、个人数字助理（pda）、超移动个人计算机等）、台式计算装置、服务器或其它联网计算组件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数码摄像机或可穿戴计算装置。在一些实施例中，计算装置2400可以是处理数据的任何其它电子装置。
114.选择示例以下各段提供本文中公开的实施例的各种示例。
115.示例1提供一种sram装置（或更一般地，ic装置），其包括：支撑结构（例如，衬底、芯
片或晶圆）；沿大体上平行于支撑结构的方向延伸的第一半导体纳米带（其中，一般来说，术语“纳米带”是指具有平行于支撑结构的长轴的细长半导体结构，诸如纳米带或纳米线）；沿大体上平行于支撑结构的方向延伸并且在与第一纳米带大体相同的平面中提供的第二半导体纳米带。sram装置进一步包括：晶体管m1和晶体管m3，其各自包括第一纳米带中的第一源极或漏极（s/d）区域和第二s/d区域；以及晶体管m2和晶体管m4，其各自包括第二纳米带中的第一s/d区域和第二s/d区域，其中晶体管m1的第一s/d区域耦合到晶体管m2的第一s/d区域，并且晶体管m1的栅极堆叠耦合到晶体管m2的栅极堆叠（因此，晶体管m1和m2形成反相器），并且晶体管m3的第一s/d区域耦合到晶体管m4的第一s/d区域，并且晶体管m3的栅极堆叠耦合到晶体管m4的栅极堆叠（因此，晶体管m3和m4形成第二反相器）。
116.示例2提供根据示例1的sram装置，其中第一纳米带包括第一类型的半导体材料，第二纳米带包括第二类型的半导体材料，第一类型和第二类型中的一个类型是n
‑
型半导体材料，并且第一类型和第二类型中的另一个类型是p
‑
型半导体材料。
117.示例3提供根据示例1或2的sram装置，其中晶体管m1的第一s/d区域和晶体管m2的第一s/d区域中的每个耦合到第一位线，晶体管m1的栅极堆叠和晶体管m2的栅极堆叠中的每个栅极堆叠耦合到第二位线，晶体管m3的第一s/d区域和晶体管m4的第一s/d区域中的每个耦合到第二位线，晶体管m3的栅极堆叠和晶体管m4的栅极堆叠中的每个耦合到第一位线，并且在sram装置的操作期间，第一位线上的信号与第二位线上的信号互补。
118.示例4提供根据示例3的sram装置，其中第一和第二纳米带中的每个沿大体上平行于支撑结构的方向延伸，并且第一位线和第二位线中的每个沿大体上垂直于支撑结构的方向延伸，其中在所述支撑结构上面提供sram装置。
119.示例5提供根据示例3或4的sram装置，其中sram装置进一步包括晶体管m5和晶体管m6，其各自包括第一纳米带中的第一s/d区域和第二s/d区域，晶体管m1的第一s/d区域和晶体管m2的第一s/d区域中的每个通过耦合到晶体管m5的第一s/d区域并且晶体管m5的第二s/d区域耦合到第一位线而耦合到第一位线，晶体管m1的栅极堆叠和晶体管m2的栅极堆叠中的每个通过耦合到晶体管m6的第一s/d区域并且晶体管m6的第二s/d区域耦合到第二位线而耦合到第二位线，晶体管m3的第一s/d区域和晶体管m4的第一s/d区域中的每个通过耦合到晶体管m6的第一s/d区域并且晶体管m6的第二s/d区域耦合到第二位线而耦合到第二位线，晶体管m3的栅极堆叠和晶体管m4的栅极堆叠中的每个通过耦合到晶体管m5的第一s/d区域并且晶体管m5的第二s/d区域耦合到第一位线而耦合到第一位线。
120.示例6提供根据示例5的sram装置，其中晶体管m5和晶体管m6中的每个晶体管的栅极堆叠耦合到字线。
121.示例7提供根据示例6的sram装置，其中第一和第二纳米带的晶体管m1
‑
m6在支撑结构上方的第一平面中形成第一sram单元，其中在所述支撑结构上面提供sram装置，并且其中sram装置进一步包括：沿大体上平行于支撑结构的方向延伸并且在与第一和第二纳米带的平面不同的平面中提供的第三半导体纳米带；沿大体上平行于支撑结构的方向延伸并且在与第三纳米带大体相同的平面中提供的第四半导体纳米带；晶体管m1、m3、m5和m6，其各自包括第三纳米带中的第一s/d区域和第二s/d区域；以及晶体管m2和m4，其各自包括第四纳米带中的第一s/d区域和第二s/d区域。在此类sram装置中，第三和第四纳米带的晶体管m1
‑
m6在支撑结构上方的第二平面中形成第二sram单元，其中第二平面在第一平面和支
撑结构之间，并且以阶梯方式形成与第一sram单元的晶体管m5的栅极堆叠的接触和与第二sram单元的晶体管m5的栅极堆叠的接触。
122.示例8提供根据示例7的sram装置，其中以阶梯方式形成与第一sram单元的晶体管m6的栅极堆叠的接触和与第二sram单元的晶体管m6的栅极堆叠的接触。
123.示例9提供根据示例5
‑
8中的任一示例的sram装置，其中sram装置进一步包括沿大体上平行于支撑结构的方向延伸并且在与第一和第二纳米带大体相同的平面中提供的第三半导体纳米带，sram装置进一步包括晶体管m7和晶体管m8，其各自包括第三纳米带中的第一s/d区域和第二s/d区域，晶体管m1的栅极堆叠进一步耦合到晶体管m7的栅极堆叠，并且晶体管m7的第一s/d区域耦合到晶体管m8的第一s/d区域。
124.示例10提供根据示例9的sram装置，其中第一纳米带和第三纳米带中的每个包括第一类型的半导体材料，第二纳米带包括第二类型的半导体材料，第一类型和第二类型中的一个类型是n
‑
型半导体材料，并且第一类型和第二类型中的另一个类型是p
‑
型半导体材料。
125.示例11提供一种sram装置（或更一般地，ic装置），其包括：支撑结构（例如，衬底、芯片或晶圆）；沿大体上平行于支撑结构的方向延伸的第一纳米带；沿大体上平行于支撑结构的方向延伸并且在与第一纳米带大体相同的平面中提供的第二半导体纳米带；以及sram单元，其包括第一反相器结构和第二反相器结构，其中第一反相器结构包括第一纳米带中的晶体管m1和第二纳米带中的晶体管m2，并且第二反相器结构包括第一纳米带中的晶体管m3和第二纳米带中的晶体管m4。
126.示例12提供根据示例11的sram装置，其中第一纳米带包括第一类型的半导体材料，第二纳米带包括第二类型的半导体材料，第一类型和第二类型中的一个类型是n
‑
型半导体材料，并且第一类型和第二类型中的另一个类型是p
‑
型半导体材料。
127.示例13提供根据示例11或12的sram装置，其中第一反相器结构的输出耦合到第一位线，第一反相器结构的输入耦合到第二位线，第二反相器结构的输出耦合到第二位线，第二反相器结构的输入耦合到第一位线，并且在sram装置的操作期间，第一位线上的信号与第二位线上的信号互补。
128.示例14提供根据示例13的sram装置，其中sram装置进一步包括第一存取晶体管（晶体管m5）和第二存取晶体管（晶体管m6），第一反相器结构的输出通过耦合到第一存取晶体管并且第一存取晶体管耦合到第一位线而耦合到第一位线，第一反相器结构的输入通过耦合到第二存取晶体管并且第二存取晶体管耦合到第二位线而耦合到第二位线，第二反相器结构的输出通过耦合到第二存取晶体管并且第二存取晶体管耦合到第二位线而耦合到第二位线，并且第二反相器结构的输入通过耦合到第一存取晶体管并且第一存取晶体管耦合到第一位线而耦合到第一位线。
129.示例15提供根据示例13的sram装置，其中：晶体管m1
‑
m4中的每个包括第一源极或漏极（s/d）区域、第二s/d区域和栅极堆叠；第一位线耦合到晶体管m1的第一s/d区域和晶体管m2的第一s/d区域中的每个；第二位线耦合到晶体管m1的栅极堆叠和晶体管m2的栅极堆叠中的每个；第二位线耦合到晶体管m3的第一s/d区域和晶体管m4的第一s/d区域中的每个；以及第一位线耦合到晶体管m3的栅极堆叠和晶体管m4的栅极堆叠中的每个。
130.示例16提供根据示例15的sram装置，其中sram装置进一步包括晶体管m5和晶体管
m6，其各自包括第一纳米带中的第一s/d区域和第二s/d区域，晶体管m1的第一s/d区域和晶体管m2的第一s/d区域中的每个通过耦合到晶体管m5的第一s/d区域并且晶体管m5的第二s/d区域耦合到第一位线而耦合到第一位线，晶体管m1的栅极堆叠和晶体管m2的栅极堆叠中的每个通过耦合到晶体管m6的第一s/d区域并且晶体管m6的第二s/d区域耦合到第二位线而耦合到第二位线，晶体管m3的第一s/d区域和晶体管m4的第一s/d区域中的每个通过耦合到晶体管m6的第一s/d区域并且晶体管m6的第二s/d区域耦合到第二位线而耦合到第二位线，并且晶体管m3的栅极堆叠和晶体管m4的栅极堆叠中的每个通过耦合到晶体管m5的第一s/d区域并且晶体管m5的第二s/d区域耦合到第一位线而耦合到第一位线。
131.示例17提供根据示例16的sram装置，其中晶体管m5和晶体管m6中的每个晶体管的栅极堆叠耦合到字线。
132.示例18提供制造sram装置（或者更一般地，ic装置）的方法。该方法包括：提供沿大体上平行于支撑结构的方向延伸的第一半导体纳米带；提供沿大体上平行于支撑结构的方向延伸并且在与第一纳米带大体相同的平面中提供的第二半导体纳米带；提供晶体管m1和晶体管m3，其各自包括第一纳米带中的第一源极或漏极（s/d）区域和第二s/d区域；以及提供晶体管m2和晶体管m4，其各自包括第二纳米带中的第一s/d区域和第二s/d区域，其中晶体管m1的第一s/d区域耦合到晶体管m2的第一s/d区域，晶体管m1的栅极堆叠耦合到晶体管m2的栅极堆叠（从而，晶体管m1和m2形成反相器）；并且晶体管m3的第一s/d区域耦合到晶体管m4的第一s/d区域，并且晶体管m3的栅极堆叠耦合到晶体管m4的栅极堆叠（因此，晶体管m3和m4形成第二反相器）。
133.示例19提供根据示例18的方法，其中第一纳米带包括第一类型的半导体材料，第二纳米带包括第二类型的半导体材料，第一类型和第二类型中的一个类型是n
‑
型半导体材料，并且第一类型和第二类型中的另一个类型是p
‑
型半导体材料。
134.示例20提供根据示例18或19的方法，进一步包括提供第一位线和第二位线，其中晶体管m1的第一s/d区域和晶体管m2的第一s/d区域中的每个耦合到第一位线，晶体管m1的栅极堆叠和晶体管m2的栅极堆叠中的每个耦合到第二位线，晶体管m3的第一s/d区域和晶体管m4的第一s/d区域中的每个耦合到第二位线，晶体管m3的栅极堆叠和晶体管m4的栅极堆叠中的每个耦合到第一位线，并且在sram装置操作期间，第一位线上的信号与第二位线上的信号互补。
135.示例21提供一种包括ic管芯的ic封装，ic管芯包括根据前述示例中的任一示例的存储器/ic装置中的一个或多个。该ic封装还可包括耦合到ic管芯的另外的组件。
136.示例22提供根据示例21的ic封装，其中另外的组件是封装衬底、柔性衬底或插入器之一。
137.示例23提供根据示例21或22的ic封装，其中另外的组件经由一个或多个第一级互连耦合到ic管芯。
138.示例24提供根据示例23的ic封装，其中一个或多个第一级互连包括一个或多个焊料凸块、焊柱或接合线。
139.示例25提供一种计算装置，其包括：电路板；以及耦合到电路板的ic管芯，其中ic管芯包括根据前述示例中的任一示例的一个或多个存储器/ic装置（例如，根据示例1
‑
17中的任一示例的存储器/ic装置），和/或ic管芯包含在根据前述示例中的任一示例的ic封装
（例如，根据示例21
‑
24中的任一示例的ic封装）中。
140.示例26提供根据示例25的计算装置，其中计算装置是可穿戴计算装置（例如，智能手表）或手持式计算装置（例如，移动电话）。
141.示例27提供根据示例25或26的计算装置，其中计算装置是服务器处理器。
142.示例28提供根据示例25或26的计算装置，其中计算装置是主板。
143.示例29提供根据示例25
‑
28中任一示例的计算装置，其中计算装置进一步包括一个或多个通信芯片和天线。
144.包括摘要中描述的内容在内的以上对本公开的所示实现的描述不意在是穷举的或将本公开局限于公开的确切形式。虽然本文中出于说明的目的描述了本公开的特定实现和示例，但是本领域技术人员将意识到，在本公开的范围内各种等效修改是可能的。可根据以上详细描述对本公开进行这些修改。