缺陷检测结构及检测半导体管芯中的缺陷的方法与流程

缺陷检测结构及检测半导体管芯中的缺陷的方法
1.相关申请的交叉引用
2.本技术要求于2020年4月3日向韩国知识产权局(kipo)递交的韩国专利申请no.10
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2020
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0040758的优先权，其公开内容在此通过引用整体并入本文。
技术领域
3.示例实施例总体涉及半导体集成电路，更具体地，涉及具有支持对其中的缺陷进行检测的结构的半导体集成电路和用于操作这种结构的方法。


背景技术：

4.通常，集成电路是通过在半导体材料的晶片中形成重复的图案而制造的。可以将晶片切割或切成多个半导体管芯，并且可以将各个半导体管芯封装到半导体芯片中。在切割和封装工艺期间，半导体管芯中可能会出现裂口。为了减少废品的产出量，要对半导体进行检查以检测裂口。


技术实现要素：

5.一些示例实施例可以提供半导体管芯的缺陷检测结构和包括缺陷检测结构的半导体器件，以增强对各种类型的裂口侵入和其他缺陷的检测能力。
6.一些示例实施例可以提供用于检测半导体管芯中的缺陷的方法，以增强各种类型的裂口侵入的检测能力。
7.根据示例实施例，一种半导体器件，包括：半导体管芯、缺陷检测结构和输入输出电路。所述半导体管芯包括：形成半导体集成电路的中心区域和包围所述中心区域的外围区域。所述外围区域包括：左下角区域、左上角区域、右上角区域和右下角区域。所述缺陷检测结构在外围区域中形成。所述缺陷检测结构包括：穿过左下角区域的第一导电回路，穿过右下角区域的第二导电回路，穿过左下角区域和左上角区域的第三导电回路，以及穿过右下角区域和右上角区域的第四导电回路。还提供了一种屏蔽回路，用于至少部分地屏蔽所述第一导电回路至所述第四导电回路之间的电干扰。所述输入输出电路电连接到第一导电回路、第二导电回路、第三导电回路和第四导电回路的相应的端节点。
8.根据示例实施例，在半导体管芯的外围区域中形成缺陷检测结构，所述半导体管芯的外围区域包围在其中形成半导体集成电路的半导体管芯的中心区域，所述缺陷检测结构包括：穿过所述外围区域的左下角区域的第一导电回路、穿过所述外围区域的右下角区域的第二导电回路、穿过所述外围区域的左下角区域和左上角区域的第三导电回路以及穿过所述外围区域的右下角区域和右上角区域的第四导电回路。还有利地提供了一种用于至少部分地屏蔽所述第一导电回路至所述第四导电回路之间的电干扰的屏蔽回路。
9.根据示例实施例，一种检测在包括中心区域和外围区域的半导体管芯中的缺陷的方法，在所述中心区域中形成半导体集成电路且所述外围区域包围所述中心区域。所述外围区域包括：左下角区域、左上角区域、右上角区域和右下角区域。还在所述外围区域中提
供了一种缺陷检测结构。所述缺陷检测结构包括：穿过左下角区域的第一导电回路、穿过右下角区域的第二导电回路、穿过左下角区域和左上角区域的第三导电回路、穿过右下角区域和右上角区域的第四导电回路以及用于至少部分地屏蔽所述第一导电回路至所述第四导电回路之间的电干扰的屏蔽回路。所述方法包括：对所述缺陷检测结构的输入端节点施加测试输入信号；从所述第一导电回路至所述第四导电回路的第一输出端节点至第四输出端节点接收第一测试输出信号至第四测试输出信号；以及基于所述测试输入信号和所述第一测试输出信号至所述第四测试输出信号，确定所述半导体管芯中的缺陷的存在和所述缺陷的位置。
10.根据示例实施例的缺陷检测结构、半导体器件和相关联的方法可以使用在外围区域中形成的多个导电回路和屏蔽回路来准确地检测各种类型的裂口侵入，其中所述外围区域包围在其中形成半导体集成电路的中心区域。根据示例实施例的缺陷检测结构、半导体器件和相关联的方法可以提高半导体器件中的裂口和一些其他缺陷的检测能力。
附图说明
11.根据结合附图的以下详细描述，将更清楚地理解本公开的示例实施例。
12.图1是示出根据示例实施例的半导体器件的布局的俯视图。
13.图2a、图2b和图2c是示出根据示例实施例的缺陷检测结构中所包括的导电回路的图。
14.图3是示出根据示例实施例的半导体器件的图。
15.图4是示出根据示例实施例的缺陷检测结构的透视图。
16.图5a、图5b、图5c和图5d是示出图4的缺陷检测结构的导电层的布局的俯视图。
17.图6a和图6b是示出图4的缺陷检测结构的竖直结构的截面图。
18.图7a和图7b是示出根据示例实施例的包括图4的缺陷检测结构的半导体器件的截面图。
19.图8a和图8b是示出根据示例实施例的缺陷检测结构的透视图。
20.图9a、图9b、图9c和图9d是示出根据示例实施例的缺陷检测结构的竖直结构的截面图。
21.图10a、图10b和图10c是示出根据示例实施例的缺陷检测结构的电噪声屏蔽效果的图。
22.图11是示出根据示例实施例的半导体器件的图。
23.图12是示出根据示例实施例的缺陷检测结构的透视图。
24.图13a和图13b是示出图12的缺陷检测结构的竖直结构的截面图。
25.图14是示出根据示例实施例的检测半导体管芯中的缺陷的方法的流程图。
26.图15是示出根据示例实施例的测试系统的框图。
27.图16是示出根据示例实施例的半导体管芯中包括的输入输出电路的电路图。
28.图17是示出图16的输入输出电路的测试信号的时序图。
29.图18是示出根据示例实施例的半导体管芯中所包括的输入输出电路的电路图。
30.图19是示出图18的输入输出电路的测试信号的时序图。
31.图20和图21是根据示例实施例的用于描述半导体器件中的缺陷检测的图。
32.图22是示出根据示例实施例的半导体器件的图。
33.图23和图24是示出根据示例实施例的缺陷检测结构的透视图。
34.图25是示出在nand闪存器件中包括的存储单元阵列的框图，其中所述nand闪存器件可以集成在半导体器件中。
35.图26是示出图25的存储单元阵列中的存储块的等效电路的电路图。
36.图27是示出根据示例实施例的移动系统的框图。
具体实施方式
37.下面将参考附图更全面地描述各种示例实施例，在附图中示出了一些示例实施例。在附图中，相似的附图标记始终表示相似的要素。可以省略重复的描述。
38.图1是示出根据示例实施例的半导体器件的布局的俯视图。参考图1，半导体器件100包括至少一个半导体管芯sd。半导体管芯sd包括：中心区域creg和包围中心区域creg的外围区域preg。可以根据半导体器件100的种类或类型在中心区域creg中形成各种半导体集成电路。例如，半导体器件100可以是如图25和图26所示的半导体存储器件和/或存储器集成电路，并且可以在半导体管芯sd的中心区域creg中形成。
39.可以在外围区域preg中形成用于检测诸如裂口的缺陷的根据示例实施例的缺陷检测结构cdst。缺陷检测结构cdst可以在多个导电层中形成，并且可以在外围区域preg中形成为环形三维结构以包围中心区域creg，所述多个导电层沿与行方向和列方向垂直的竖直方向z设置。
40.在一些示例实施例中，半导体器件100可以包括单个半导体管芯。在这种情况下，如图7a和图7b中所示，缺陷检测结构cdst可以使用单个半导体管芯中的导电层形成。在一些其他示例实施例中，半导体器件100可以包括多个半导体管芯。在这种情况下，缺陷检测结构cdst可以使用在多个半导体管芯中分布的导电层来形成。
41.如将在下面描述的，缺陷检测结构cdst可以包括第一导电回路、第二导电回路、第三导电回路、第四导电回路和屏蔽回路。第一导电回路穿过外围区域preg的左下角区域clb。第二导电回路穿过外围区域preg的右下角区域crb。第三导电回路穿过外围区域preg的左下角区域clb和左上角区域clu。第四导电回路穿过外围区域preg的右下角区域crb和右上角区域cru。
42.屏蔽回路可以屏蔽第一导电回路至第四导电回路之间的电干扰。电干扰是指由于导线之间的寄生电容和/或寄生电感引起的一条导线上的电压或信号影响另一导线上的电压或信号的现象。电干扰可以包括由于导线之间的电容耦合和/或电感耦合而引起的效果。
43.根据示例实施例的缺陷检测结构cdst和包括缺陷检测结构cdst的半导体器件100可以使用在外围区域preg中形成的多个导电回路和屏蔽回路，来准确地检测各种类型的裂口侵入，其中外围区域preg包围形成有半导体集成电路的中心区域creg。
44.在下文中，为了方便说明和描述，使用x轴、y轴和z轴的正交集来描述示例实施例。x轴、y轴和z轴用于沿三个方向的三个垂直的方向，并且不限于特定的方向。x方向与第一水平方向或行方向相对应，y方向与第二水平方向或列方向相对应，且z方向与竖直方向相对应。如果不涉及另外的描述，那么z方向就指示与导电层垂直的竖直方向。
45.外围区域preg的在左下角区域clb和右下角区域crb之间的部分可以被称为端节
点区域enr。外围区域preg的在左下角区域clb和左上角区域clu之间的部分可以被称为第一边缘区域erg1，外围区域preg的在右下角区域crb和右上角区域cru之间的部分可以被称为第二边缘区域erg2，且外围区域preg的在左上角区域clu和右上角区域cru之间的部分可以被称为第三边缘区域erg3。
46.在本公开中，“上”、“下”、“左”和“右”不用于表示特定的固定位置，而是用于表示相对位置。因此，关于本文公开的缺陷检测结构cdst，示例实施例可以包括两侧对称的结构、上下对称的结构、旋转结构等。
47.图2a、图2b和图2c是示出根据示例实施例的缺陷检测结构中所包括的导电回路的图。图2a示出第一导电回路lp1和第二导电回路lp2，并且图2b示出第三导电回路lp3和第四导电回路lp4。图2c示出屏蔽回路slp。
48.参考图2a，第一导电回路lp1穿过左下角区域clb，且第二导电回路lp2穿过右下角区域crb。第一导电回路lp1通过穿过左下角区域clb而从位于左下角区域clb和右下角区域crb之间的端节点区域enr中的输入端节点eni沿着外围区域preg延伸到左下角区域clb和左上角区域clu之间的第一边缘区域erg1，并且从第一边缘区域erg1返回到位于端节点区域enr中的第一输出端节点eno1。相比而言，第二导电回路lp2通过穿过右下角区域crb而从输入端节点eni沿着外围区域preg延伸到右下角区域crb和右上角区域cru之间的第二边缘区域erg2，并且从第二边缘区域erg2返回到位于端节点区域enr中的第二输出端节点eno2。
49.参考图2b，第三导电回路lp3穿过左下角区域clb和左上角区域clu，并且第四导电回路lp4穿过右下角区域crb和右上角区域cru。该第三导电回路lp3通过穿过左下角区域clb和左上角区域clu而从输入端节点eni沿着外围区域preg延伸到左上角区域clu和右上角区域cru之间的第三边缘区域erg3，并从第三边缘区域erg3返回到位于端节点区域enr中的第三输出端节点eno3。与之对照，第四导电回路lp4通过穿过右下角区域crb和右上角区域cru，从输入端节点eni沿着外围区域preg延伸到第三边缘区域erg3，并从第三边缘区域erg3返回到位于端节点区域enr中的第四输出端节点eno4。因此，第一导电回路至第四导电回路lp1～lp4的端节点中的一些或全部，即，输入端节点eni和第一输出端节点至第四输出端节点eno1～eno4中的一些或全部可以位于端节点区域enr中。此外，第一导电回路至第四导电回路lp1～lp4可以通过公共输入端节点eni电连接。
50.参考图2c，环形的屏蔽回路slp可以通过穿过左下角区域clb、左上角区域clu、右下角区域crb和右上角区域cru，沿着外围区域preg延伸。在一些示例实施例中，如图2c所示，屏蔽回路slp可以在第三边缘区域erg3中分隔/切断，使得屏蔽回路slp作为开路操作。在一些示例实施例中，屏蔽回路slp可以切成电断开的多个回路段。在一些示例实施例中，如图24所示，屏蔽回路slp可以是闭合回路。
51.在用于检测半导体器件的缺陷的测试操作期间，可以将恒定的偏压vb施加到屏蔽回路slp。如图所示，偏压vb可以是地电压，但是示例实施例不限于此。
52.在一些示例实施例中，如图2c所示，偏压vb可以通过屏蔽回路slp上的多个偏置节点sn1～sn5来施加。当屏蔽回路slp包括电断开的多个回路段时，每个回路段可以包括偏压vb所施加的至少一个偏置节点。偏置节点的数量和位置可以考虑预计的各个裂口的位置、屏蔽回路slp的电阻性电压降等来确定。
53.图3是示出根据示例实施例的半导体器件的图。参考图3，半导体器件101可以包
括：在半导体管芯的外围区域preg中形成的环形的缺陷检测结构和输入输出电路ioc 200。缺陷检测结构可以包括第一导电回路lp1、第二导电回路lp2、第三导电回路lp3、第四导电回路lp4和屏蔽回路slp。第一导电回路lp1穿过左下角区域clb，第二导电回路lp2穿过右下角区域crb，第三导电回路lp3穿过左下角区域clb和左上角区域clu，并且第四导电回路lp4穿过右下角区域crb和右上角区域cru。屏蔽回路slp屏蔽第一导电回路至第四导电回路之间的电干扰lp1～lp4。
54.第一导电回路至第四导电回路lp1～lp4的端节点eni和eno1～eno4可以经由输入输出引线lio电连接到输入输出电路200。输入输出引线lio可以根据输入输出电路200以及端节点eni和eno1～eno4的位置而形成在不同位置中。下面将参考图16和图18描述输入输出电路200的示例实施例。
55.如图3所示，第一导电回路lp1的从输入端节点eni延伸到第一边缘区域erg1的水平线可以与第三导电回路lp3的从输入端节点eni延伸到第三边缘区域erg3的水平线的部分重叠，并且第二导电回路lp2的从输入端节点eni延伸到第二边缘区域erg2的水平线可以与第四导电回路lp4的从输入端节点eni延伸到第三边缘区域erg3的水平线的部分重叠。
56.为了方便说明，屏蔽回路slp在图3中由虚线表示。如将在下面描述的，屏蔽回路slp的第一部分可以设置在用于屏蔽第一导电回路lp1的水平线和第三导电回路lp3的水平线之间的电干扰的位置处，且屏蔽回路slp的第二部分可以设置在用于屏蔽第二导电回路lp2的水平线和第四导电回路lp4的水平线之间的电干扰的位置处。
57.下文中，将在下面参考图4至图9d描述图3的半导体器件101中所包括的缺陷检测结构的示例实施例。具体地，图4示出根据示例实施例的缺陷检测结构的透视图，而图5a、图5b、图5c和图5d是示出图4的缺陷检测结构的导电层的布局的俯视图，且图6a和图6b是示出图4的缺陷检测结构的竖直结构的截面图。
58.图5a示出第一导电层cl1的布局，图5b示出第二导电层cl2的布局，图5c示出第四导电层cl4的布局，并且图5d示出第三导电层cl3的布局。图6a示出沿图1的线a
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a’的截面图，并且图6b示出沿图1的线b
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b’的截面图。
59.参考图4至图6b，缺陷检测结构10可以包括第一水平线hl1、第二水平线hl2、第三水平线hl3、第四水平线hl4、第五水平线hl5、第六水平线hl6、第一竖直线vl1、第二竖直线vl2、第三竖直线vl3和/或第四竖直线vl4。
60.在第一导电层cl1中形成第一水平线hl1。环形的第一水平线hl1通过穿过左下角区域clb、左上角区域clu、右上角区域cru和右下角区域crb，沿着外围区域preg延伸。在位于左上角区域clu和右上角区域cru之间的第三边缘区域erg3中切断第一水平线hl1。类似地，在第二导电层cl2中形成第二水平线hl2。第二水平线hl2通过穿过左下角区域clb而从位于左下角区域clb和右下角区域crb之间的端节点区域enr中的第一输出端节点eno1延伸到左下角区域clb和左上角区域clu之间的第一边缘区域erg1。另外，也在第二导电层cl2中形成第三水平线hl3。第三水平线hl3通过穿过右下角区域crb，从位于端节点区域enr中的第二输出端节点eno2延伸到右下角区域crb和右上角区域cru之间的第二边缘区域erg2。
61.在第四导电层cl4中形成第四水平线hl4。第四水平线hl4通过穿过左下角区域clb和左上角区域clu，从位于端节点区域enr中的第三输出端节点eno3延伸到第三边缘区域erg3。也在第四导电层cl4中形成第五水平线hl5。第五水平线hl5通过穿过右下角区域crb
和右上角区域cru，从位于端节点区域enr中的第四输出端节点eno4延伸到第三边缘区域erg3。最后，在第三导电层cl3中形成第六水平线hl6。环形的第六水平线hl6通过穿过左下角区域clb、左上角区域clu、右上角区域cru和右下角区域crb，沿着外围区域preg延伸。第六水平线hl6在第三边缘区域erg3中。
62.第一竖直线vl1在第一边缘区域erg1中连接第一水平线hl1和第二水平线hl2，并且第二竖直线vl2在第二边缘区域erg2中连接第一水平线hl1和第三水平线hl3。第三竖直线vl3在第三边缘区域erg3中连接第一水平线hl1和第四水平线hl4，并且第四竖直线vl4在第三边缘区域erg3中连接第一水平线hl1和第五水平线hl5。
63.图3中的第一导电回路lp1包括：第一水平线hl1的一部分、第一竖直线vl1和第二水平线hl2。图3中的第二导电回路lp2包括：第一水平线hl1的一部分、第二竖直线vl2和第三水平线hl3。图3中的第三导电回路lp3包括：第一水平线hl1的一部分、第三竖直线vl3和第四水平线hl4。图3中的第四导电回路lp4包括：第一水平线hl1的一部分、第四竖直线vl4和第五水平线hl5。图3中的屏蔽回路slp包括第六水平线hl6。在用于检测半导体器件的缺陷的测试操作期间，可以将恒定的偏压vb施加到屏蔽回路slp。
64.因此，第一导电回路lp1和第二导电回路lp2可以使用第一导电层cl1和第二导电层cl2形成，屏蔽回路slp可以使用第三导电层cl3和第三导电回路lp3形成，并且第四导电回路lp4可以使用第一导电层cl1和第四导电层cl4形成。
65.屏蔽回路slp的第一部分可以设置在用于屏蔽第一导电回路lp1的水平线和第三导电回路lp3的水平线之间的电干扰的位置处。如图4和图6a所示，与屏蔽回路slp相对应的第六水平线hl6的左半部分可以设置成沿竖直方向z与第二水平线hl2和第四水平线hl4重叠。
66.屏蔽回路slp的第二部分可以设置在用于屏蔽第二导电回路lp2的水平线和第四导电回路lp4的水平线之间的电干扰的位置。如图4和图6b所示，与屏蔽回路slp相对应的第六水平线hl6的右半部分可以设置成沿竖直方向z与第三水平线hl3和第五水平线hl5重叠。
67.图7a和图7b是示出根据示例实施例的包括图4的缺陷检测结构的半导体器件的截面图。图7a和图7b示出沿图1中的线a
‑
a’的截面图。尽管未示出，但是沿图1的线b
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b’的截面图相对于图7a和图7b的截面图分别为两侧对称。将省略与图1至图6b重复的描述。
68.参考图7a，可以在底层半导体基板sub(其中嵌入了有源电路系统)上使用导电层以形成缺陷检测结构。上述第一导电层cl1可以与多晶硅层pl相对应，上述第二导电层cl2可以与多晶硅层pl上方的第一金属层ml1相对应，上述第三导电层cl3可以与第一金属层ml1上方的第二金属层ml2相对应，并且上述第四导电层cl4可以与第二金属层ml2上方的第三金属层ml3相对应。为了方便说明，图7a示出一个多晶硅层pl和三个金属层ml1、ml2和ml3，但是半导体器件可以包括两个或更多个多晶硅层和三个或更多个金属层。
69.竖直线vl1和vl3可以包括：竖直接触部，用于电连接多晶硅层pl、第一金属层ml1和第三金属层ml3中形成的水平线hl1、hl2和hl4。在一些示例实施例中，在多晶硅层pl和第三金属层ml3之间可以存在中间导电层。在这种情况下，竖直线vl1和vl3中的每一条可以包括多个竖直接触部。在用于检测半导体器件的缺陷的测试操作期间，可以将恒定的偏压vb施加到与屏蔽回路slp相对应的第六水平线hl6。
70.参考图7b，缺陷检测结构可以使用半导体基板sub上方的导电层和半导体基板sub
的下表面下方的金属层形成。上述第一导电层cl1可以与半导体衬底sub下方的下金属层mb相对应，上述第二导电层cl2可以与多晶硅层pl上方的第一金属层ml1相对应，上述第三导电层cl3可以与第一金属层ml1上方的第二金属层ml2相对应，并且上述第四导电层cl4可以与第二金属层ml2上方的第三金属层ml3相对应。
71.竖直线vl1和vl3可以包括：竖直接触部和穿透半导体基板sub的透过硅的过孔tsv1和tsv2，以电连接在下金属层mb、第一金属层ml1和第三金属层ml3中形成的水平线hl1、hl2和hl4。在用于检测半导体器件的缺陷的测试操作期间，可以将恒定的偏压vb施加到与屏蔽回路slp相对应的第六水平线hl6。
72.参考图7a和图7b描述了使用半导体基板sub上方和下方的导电层的缺陷检测结构的两个示例实施例。将容易理解地是，根据示例实施例的缺陷检测结构可以使用导电层的各种组合实现。
73.图8a和图8b是示出根据示例实施例的缺陷检测结构的透视图。在图8a的缺陷检测结构11和图8b的缺陷检测结构12中，第一导电回路至第四导电回路与参考图4至图6b描述的那些相同。因此，省略了重复的描述，并且将只描述屏蔽回路的结构。
74.参考图8a，缺陷检测结构11的屏蔽回路slp可以包括多条水平线hla和hlb，它们可以分别在多个导电层中形成，并且水平线hla和hlb可以电连接。图8a示出两条水平线hla和hlb作为示例。根据示例实施例，屏蔽回路slp可以包括在三个或更多个导电层中分别形成的三条或更多条水平线。在测试操作期间，可以通过一个或多个偏置节点将恒定的偏压vb施加到屏蔽回路slp。
75.参考图8b，缺陷检测结构12可以包括在各个位置中设置的多个屏蔽回路。作为示例，图9b示出两个屏蔽回路，即，第一屏蔽回路slpc和第二屏蔽回路slpd。根据示例实施例，缺陷检测结构可以包括三个或更多个屏蔽回路。第一屏蔽回路slpc可以包括水平线hlc，并且第二屏蔽回路slpd可以包括水平线hld。在一些示例实施例中，第一屏蔽回路slpc和第二屏蔽回路slpd中的每一个可以如参考图8a所述地利用在多个导电层中分别形成的多条水平线来实现。在测试操作期间，可以通过一个或多个偏置节点将恒定的偏压vb施加到第一屏蔽回路slpc和第二屏蔽回路slpd中的每一个。
76.屏蔽回路的至少一部分可以设置在用于屏蔽分别包括在第一导电回路至第四导电回路中的两条水平线之间的电干扰的位置处。例如，如图8b所示，第一屏蔽回路slpc的左半部分可以如参考图4至图6b所述地设置在第一导电回路lp1的两条水平线hl1和hl2之间，并且所述第一屏蔽回路slpc的右半部分可以如参考图4至图6b所述地设置在第二导电回路lp2的两条水平线hl1和hl3之间。
77.图9a、图9b、图9c和图9d是示出根据示例实施例的缺陷检测结构的竖直结构的截面图。图9a至图9d示出沿图1中的线a
‑
a’的截面图。尽管未示出，但是沿图1中的线b
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b’的截面图与图9a至图9d的截面图对称。图9a至图9d的基本结构与图6a的结构实质上相同，并且省略重复的描述。
78.如图9a至图9d所述，形成导电回路和/或屏蔽回路的单条水平线可以跨两个导电层地在竖直方向z上延伸。在一些示例实施例中，在图6a的第一导电层cl1中形成的第一水平线hl1可以在竖直方向z上延伸，例如，如图9a所示的跨两个导电层cl1
‑
1和cl1
‑
2的结构。图6a中的第一水平线hl1可以包括在第一下导电层cl1
‑
1中形成的第一下水平线hl1
‑
1，在
第一上导电层cl1
‑
2中形成的第一上水平线hl1
‑
2，以及连接第一下水平线hl1
‑
1和第一上水平线hl1
‑
2的竖直线vl。
79.在一些示例实施例中，在图6a的第三导电层cl3中形成的第六水平线hl6可以在竖直方向z上延伸，例如，如图9b所示的跨两个导电层cl3
‑
1和cl3
‑
2的结构。图6a中的第六水平线hl6可以包括在第三下导电层cl3
‑
1中形成的第六下水平线hl6
‑
1，在第三上导电层cl3
‑
2中形成的第六上水平线hl3
‑
2，以及连接第六下水平线hl6
‑
1和第六上水平线hl6
‑
2的竖直线vl。
80.在一些示例实施例中，在图6a的第四导电层cl4中形成的第四水平线hl4可以在竖直方向z上延伸，例如，如图9c所示的跨两个导电层cl4
‑
1和cl4
‑
2的结构。图6a中的第四水平线hl4可以包括在第四下导电层cl4
‑
1中形成的第四下水平线hl4
‑
1，在第四上导电层cl4
‑
2中形成的第四上水平线hl4
‑
2，以及连接第四下水平线hl4
‑
1和第四上水平线hl4
‑
2的竖直线vl。
81.图9d示出与图9a和图9c的示例实施例的组合相对应的示例实施例。如图9d所示，在图6a的第一导电层cl1中形成的第一水平线hl1可以在竖直方向z上延伸，例如，跨两个导电层cl1
‑
1和cl1
‑
2的结构，并且在图6a中的第四导电层cl4中形成的第四水平线hl4可以在竖直方向z上延伸，例如，跨两个导电层cl4
‑
1和cl4
‑
2的结构。图6a中的第一水平线hl1可以包括在第一下导电层cl1
‑
1中形成的第一下水平线hl1
‑
1，在第一上导电层cl1
‑
2中形成的第一上水平线hl1
‑
2，以及连接第一下水平线hl1
‑
1和第一上水平线hl1
‑
2的竖直线vl。此外，图6a中的第四水平线hl4可以包括在第四下导电层cl4
‑
1中形成的第四下水平线hl4
‑
1，在第四上导电层cl4
‑
2中形成的第四上水平线hl4
‑
2，以及连接第四下水平线hl4
‑
1和第四上水平线hl4
‑
2的竖直线vl。因此，可以通过在竖直方向z延伸形成导电回路和/或屏蔽回路的至少一条水平线，来更准确地检测裂口。
82.图10a、图10b和图10c是示出根据示例实施例的缺陷检测结构的噪声屏蔽效果的图。图10a、图10b和图10c示出用于表示两条导线之间的电干扰的虚线的电容器、以及导线的测试输入信号tsi与测试输出信号tso1和tso3的波形。图10a、图10b和图10c的缺陷检测结构与参考图4至图9d所描述的缺陷检测结构实质相同。
83.参考图10a和图10b，第一水平线hl1可以被裂口切断/中断，因此第四水平线hl4可以电悬空。当如图10a所示未包括屏蔽回路时，由于第二水平线hl2和第四水平线hl4之间的电干扰，第二水平线hl2上的第一测试输出信号tso1可以影响处于悬空状态的第四水平线hl4。因此，可以在第四水平线hl4上的第三测试输出信号tso3中引起噪声。
84.如图10b所示，屏蔽回路slp的一部分可以设置在用于屏蔽第一导电回路的第二水平线hl2和第三导电回路的第四水平线hl4之间的电干扰的位置处。在这种情况下，即使第二水平线hl2和屏蔽回路slp之间出现电干扰，也会因为将偏压施加到屏蔽回路slp而在屏蔽回路slp上引起很微弱的纹波状噪声。屏蔽回路slp上的纹波噪声可能几乎不影响第四水平线hl4，并且可以防止或减少第四水平线hl4上的第三测试输出信号tso3的噪声。
85.参考图10c，第一水平线hl1和第二水平线hl2可以被裂口切断，因此第二水平线hl2和第四水平线hl4可能电悬空。如图10c所示，屏蔽回路slpc的一部分可以设置在用于屏蔽第一水平线hl1和第二水平线hl2之间的电干扰的位置处，并且屏蔽回路slpd的一部分可以设置在用于屏蔽第二水平回路hl2和第四水平线hl4之间的电干扰的位置处。在这种情况
下，即使第二水平线hl2和屏蔽回路slpc之间出现电干扰，也会因为将偏压施加到屏蔽回路slpc而在屏蔽回路slpc上引起很微弱的纹波状噪声。屏蔽回路slpc上的纹波噪声可能几乎不影响第四水平线hl2，并且可以防止或减少第二水平线hl2上的第一测试输出信号tso1的噪声。
86.图11是示出根据示例实施例的半导体器件的图。参考图11，半导体器件102可以包括：在半导体管芯的外围区域preg中形成的环形的缺陷检测结构和输入输出电路ioc 200。缺陷检测结构包括第一导电回路lp1、第二导电回路lp2、第三导电回路lp3、第四导电回路lp4和屏蔽回路slp。第一导电回路lp1穿过左下角区域clb，第二导电回路lp2穿过右下角区域crb，第三导电回路lp3穿过左下角区域clb和左上角区域clu，并且第四导电回路lp4穿过右下角区域crb和右上角区域cru。此外，屏蔽回路slp电屏蔽第一导电回路至第四导电回路之间的电干扰lp1～lp4。
87.第一导电回路至第四导电回路lp1～lp4的端节点eni和eno1～eno4可以经由输入输出引线lio连接到输入输出电路200。输入输出引线lio可以根据输入输出电路200以及端节点eni和eno1～eno4的位置而形成在不同位置中。下面将参考图19和图21描述输入输出电路200的示例实施例。此外，当与图3的结构(在所述结构中，一些水平线的部分与其他水平线重叠)相比较时，图11的第一导电回路至第四导电回路lp1～lp4可以分别利用不同的水平线实现。
88.下文中，将在下面参考图12、图13a和图13b描述图11的半导体器件102中所包括的缺陷检测结构的示例实施例。图12示出根据示例实施例的缺陷检测结构的透视图，并且图13a和图13b是示出图12的缺陷检测结构的竖直结构的截面图。将省略与图1至图3重复的描述。图13a示出沿图1的线a
‑
a’的截面图，并且图13b示出沿图1的线b
‑
b’的截面图。
89.参考图12、图13a和图13b，缺陷检测结构13可以包括第一水平线hl1、第二水平线hl2、第三水平线hl3、第四水平线hl4、第五水平线hl5、第六水平线hl6、第七水平线hl7、第一竖直线vl1、第二竖直线vl2、第三竖直线vl3、第四竖直线vl4和第五竖直线vl5。
90.在第一导电层cl1中形成第一水平线hl1。第一水平线hl1通过穿过左下角区域clb和右下角区域crb而从左下角区域clb和左上角区域clu之间的第一边缘区域erg1延伸到右下角区域crb和右上角区域cru之间的第二边缘区域erg2。另外，在第二导电层cl2中形成第二水平线hl2。第二水平线hl2通过穿过左下角区域clb而从位于左下角区域clb和右下角区域crb之间的端节点区域enr中的第一输出端节点eno1延伸到第一边缘区域erg1。
91.在第二导电层cl2中形成第三水平线hl3。第三水平线hl3通过穿过右下角区域crb，从位于端节点区域enr中的第二输出端节点eno2延伸到第二边缘区域erg2。另外，在第四导电层cl4中形成第四水平线hl4。环形的第四水平线hl4通过穿过左下角区域clb、左上角区域clu、右上角区域cru和右下角区域crb，沿着外围区域preg延伸。在位于左上角区域clu和右上角区域cru之间的第三边缘区域erg3中切断第四水平线hl4。
92.在第五导电层cl5中形成第五水平线hl5。第五水平线hl5通过穿过左下角区域clb和左上角区域clu，从位于端节点区域enr中的第三输出端节点eno3延伸到第三边缘区域erg3。另外，在第五导电层cl5中形成第六水平线hl6。第六水平线hl6通过穿过右下角区域crb和右上角区域cru，从位于端节点区域enr中的第四输出端节点eno4延伸到第三边缘区域erg3。
93.在第三导电层cl3中形成第七水平线hl7。环形的第七水平线hl7通过穿过左下角区域clb、左上角区域clu、右上角区域cru和右下角区域crb，沿着外围区域preg延伸。
94.第一竖直线vl1在第一边缘区域erg1中连接第一水平线hl1和第二水平线hl2。第二竖直线vl2在第二边缘区域erg2中连接第一水平线hl1和第三水平线hl3。第三竖直线vl3在第三边缘区域erg3中连接第四水平线hl4和第五水平线hl5。第四竖直线vl4在第三边缘区域erg3中连接第四水平线hl4和第六水平线hl6。第五竖直线vl5在端节点区域enr中连接第一水平线hl1和第四水平线hl4。
95.图11中的第一导电回路lp1包括：第一水平线hl1的一部分和第二水平线hl2。图11中的第二导电回路lp2包括：第一水平线hl1的一部分和第三水平线hl3。图11中的第三导电回路lp3包括：第四水平线hl4的一部分和第五水平线hl5。图11中的第四导电回路lp4包括：第四水平线hl4的一部分和第六水平线hl6。图11中的屏蔽回路slp包括第七水平线hl7。在用于检测半导体器件的缺陷的测试操作期间，可以将恒定的偏压vb施加到第七水平线hl7。
96.因此，第一导电回路lp1和第二导电回路lp2可以使用第一导电层cl1和第二导电层cl2形成，屏蔽回路slp可以使用第三导电层cl3和第三导电回路lp3形成，并且第四导电回路lp4可以使用第四导电层cl4和第五导电层cl5形成。
97.图14是示出根据示例实施例的检测半导体管芯中的缺陷的方法的流程图。如上所述，半导体管芯sd可以包括形成有半导体集成电路的中心区域creg和包围中心区域creg的外围区域preg。参考图14，在半导体管芯的外围区域中形成缺陷检测结构，使所述缺陷检测结构包括：穿过外围区域preg的左下角区域的第一导电回路、穿过外围区域preg的右下角区域的第二导电回路、穿过外围区域preg的左下角区域和左上角区域的第三导电回路以及穿过外围区域preg的右下角区域和右上角区域的第四导电回路。还提供一种用于至少部分地屏蔽第一导电回路至第四导电回路之间的电干扰的屏蔽回路(s100)。
98.根据该方法，可以对缺陷检测结构的输入端节点施加测试输入信号(s200)。然后，从第一导电回路至第四导电回路的第一输出端节点和第四输出端节点接收第一测试输出信号至第四测试输出信号(s300)。然后，基于测试输入信号和第一测试输出信号至第四测试输出信号，确定在半导体管芯中存在至少一个缺陷和任意缺陷的位置(s400)。
99.图15是示出根据示例实施例的测试系统的框图。参考图15，测试系统可以包括测试器50和半导体器件100。半导体器件100可以包括：缺陷检测结构，其包括如上所述的第一导电回路至第四导电回路lp1～lp4。第一导电回路lp1可以是穿过左下角区域clb或在左下角区域clb中的开环回路，并且第二导电回路lp2可以是穿过右下角区域crb的开环回路。第三导电回路lp3可以是穿过左下角区域clb和左上角区域clu或在左下角区域clb和左上角区域clu中的开环回路，和/或第四导电回路lp4可以是穿过右下角区域crb和右上角区域cru或在右下角区域crb和右上角区域cru中的开环回路。
100.第一导电回路至第四导电回路lp1～lp4的输入端节点eni和第一输出端节点至第四输出端节点eno1～eno4可以连接到测试输入焊盘pti和测试输出焊盘pto，测试输入焊盘pti和测试输出焊盘pto形成在半导体器件100的表面上。第一导电回路至第四导电回路lp1～lp4可以通过测试输入焊盘pti和测试输出焊盘pto电连接到外部测试器50。
101.测试器50可以包括裂口检测器cdet 510。裂口检测器510可以对测试输入焊盘pti施加测试输入信号tsi，然后通过测试输出焊盘pto接收测试输出信号tso，其中，测试输出
信号tso与经过第一导电回路至第四导电回路lp1～lp4之后的测试输入信号tsi相对应。裂口检测器510可以通过比较测试输入信号tsi和测试输出信号tso，确定半导体管芯中的缺陷的存在或出现和所述缺陷的位置。
102.图16是示出根据示例实施例的半导体管芯中包括的输入输出电路的电路图，且图17是示出图16的输入输出电路的测试信号的时序图。参考图16，输入输出电路201可以包括输入缓存器211、输出缓存器212、选择电路213、测试输入焊盘pti和测试输出焊盘pto。在一些示例实施例中，输入缓存器211和/或输出缓存器212可以省略。测试输入焊盘pti可以电连接到输入端节点eni，以对输入端节点eni施加测试输入信号tsi。
103.选择电路213可以依次将测试输出焊盘pto连接到第一导电回路lp1的第一输出端节点eno1、第二导电回路lp2的第二输出端节点eno2、第三导电回路lp3的第三输出端节点eno3和第四导电回路lp4的第四输出端节点eno4。因此，如图20所示，来自选择电路213的测试输出信号tso可以依次包括分别与穿过第一导电回路至第四导电回路lp1～lp4的测试输入信号sti相对应的第一测试输出信号至第四测试输出信号tso1～tso4。
104.参考图17，图15中的裂口检测器510可以将测试输入信号tsi的相位与第一测试输出信号至第四测试输出信号tso1～tso4的相位进行比较，以测量相位差或延迟时间td1～td4。可以基于延迟时间td1～td4确定缺陷的存在和缺陷的位置。这种裂口检测器510可以生成测试输入信号tsi并从缺陷检测结构依次接收第一测试输出信号至第四测试输出信号tso1～tso4，所述测试输入信号tsi在时间点t1～t4处以脉冲的形式激活，以对缺陷检测结构施加测试输入信号tsi。如果第一测试输出信号至第四测试输出信号tso1～tso4中的任意一个不包括脉冲，则可以确定对应导电回路完全被切断。
105.第一测试输出信号至第四测试输出信号tso1～tso4可以相对于测试输入信号tsi分别具有第一延迟时间至第四延迟时间td1～td4。可以通过将第一延迟时间至第四延迟时间td1～td4与基准值进行比较或通过将第一延迟时间至第四延迟时间td1～td4相互比较来检测诸如裂口之类的缺陷。
106.图18是示出根据示例实施例的半导体管芯中所包括的输入输出电路的电路图。图19是示出图18的输入输出电路的测试信号的时序图。参考图18，输入输出电路202可以包括：输入缓存器211；输出缓存器221、222、223和224；测试输入焊盘pti；以及第一测试输出焊盘至第四测试输出焊盘pto1～pto4。在一些示例实施例中，可以省略输入缓存器211和/或输出缓存器221、222、223和224。
107.测试输入焊盘pti可以电连接到输入端节点eni，以对输入端节点eni施加测试输入信号tsi。第一测试输出焊盘至第四测试输出焊盘pto1～pto4可以分别电连接到第一输出端节点至第四输出端节点eno1～eno4。因此，如图22所示，可以并行地提供分别与穿过第一导电回路至第四导电回路lp1～lp4的测试输入信号sti相对应的第一测试输出信号至第四测试输出信号tso1～tso4。
108.参考图19，图15中的裂口检测器510可以将测试输入信号tsi的相位与第一测试输出信号至第四测试输出信号tso1～tso4的相位进行比较，以测量相位差或延迟时间td1～td4。可以基于延迟时间td1～td4确定缺陷的存在和缺陷的位置。图18示出四个测试输出焊盘pto1～pto4的情况，但是示例实施例不限于此。在一些示例实施例中，使用与图16的选择电路类似的选择电路，可以通过两个测试输出焊盘并行地提供第一信号至第四信号tso1～
tso4中的两个信号，然后可以并行地提供第一信号至第四信号tso1～tso4中的另外两个信号。
109.裂口检测器510可以生成测试输入信号tsi并从缺陷检测结构并并行接收第一测试输出信号至第四测试输出信号tso1～tso4，所述测试输入信号tsi在时间点t1处以脉冲的形式激活，以对缺陷检测结构施加测试输入信号tsi。如果第一测试输出信号至第四测试输出信号tso1～tso4中的任意一个不包括脉冲，则可以确定对应导电回路完全被切断。
110.第一测试输出信号至第四测试输出信号tso1～tso4可以相对于测试输入信号tsi分别具有第一延迟时间至第四延迟时间td1～td4。可以通过将第一延迟时间至第四延迟时间td1～td4与基准值进行比较或通过将第一延迟时间至第四延迟时间td1～td4相互比较来检测诸如裂口之类的缺陷。
111.图20和图21是根据示例实施例的用于描述半导体器件中的缺陷检测的图。参考图20，例如，在切割晶片的过程期间，可以引起各个位置的裂口。第一裂口cr1表示接近左下角区域clb的缺陷，第二裂口cr2表示接近右下角区域crb的缺陷，第三裂口cr3表示接近左上角区域clu的缺陷，且第四裂口cr4表示接近右上角区域cru的缺陷。使用穿过角区域的不同组合的多个导电回路lp1～lp4，除了缺陷的存在之外，根据示例实施例的缺陷检测结构还可以高效地检测诸如裂口的缺陷的位置。
112.图21示出根据裂口cr1～cr4的位置或定位的第一导电回路至第四导电回路lp1～lp4的延迟。在图21中，del表示延迟时间超过用于指示在相应的导电回路中出现缺陷的基准值，且nor表示延迟时间短于用于指示相应的导电回路不包括缺陷的基准值。因此，第一导电回路至第四导电回路lp1～lp4的测量结果可以根据裂口的位置具有不同的组合，因此可以确定裂口的位置。
113.在如参考图1至图13b所描述的缺陷检测结构中，第一导电回路lp1和第二导电回路lp2是双侧对称的，且第三导电回路lp3和第四导电回路lp4是双侧对称的。在这样的对称结构中，第一导电回路lp1和第二导电回路lp2可以具有实质上相同的延迟时间，并且第三导电回路lp3和第四导电回路lp4也可以具有实质上相同的延迟时间。可以通过比较第一测试输出信号tso1和第二测试输出信号tso2的相互延迟、以及通过比较第三测试输出信号tso3和第四测试输出信号tso4的相互延迟来确定缺陷的位置，而不管测试输入信号tsi。
114.图22是示出根据示例实施例的半导体器件的图。除了端节点之外，图22的半导体器件103和图11的半导体器件102实质上相同，并且省略重复的描述。半导体器件103可以如将参考图23所描述地不包括屏蔽回路，或如将参考图24所描述地包括屏蔽回路。
115.参考图22，第一导电回路至第四导电回路lp1～lp4的端节点，即，第一输入端节点eni1、第二输入端节点eni2、第一输出端节点eno1、第二输出端节点eno2、第三输出端节点eno3和第四输出端节点eno4可以位于端节点区域enr中。在图11的半导体器件102中，第一导电回路至第四导电回路lp1～lp4具有公共输入端节点eni。相比而言，在图22的半导体器件103中，第一导电回路lp1和第二导电回路lp2具有公共第一输入端节点eni1，并且第三导电回路lp3和第四导电回路lp4具有公共第二输入端节点eni2。
116.第一输入端节点eni1可以与第二输入端节点eni2断开，并且可以分别对第一输入端节点eni1和第二输入端节点eni2施加第一输入信号和第二测试输入信号。在这种情况下，即使裂口在第一导电回路lp1和第三导电回路lp3中的一个中出现，也可以减少由于电
干扰引起的噪声，这是因为将独立的测试输入信号输入到第一导电回路lp1和第三导电回路lp3中的另一个。尽管在附图中未示出，但是第一导电回路至第四导电回路lp1～lp4可以与彼此断开，并且可以将四个独立的测试输入信号施加到第一导电回路至第四导电回路lp1～lp4的四个相应的输入端节点。
117.图23和图24是示出根据示例实施例的缺陷检测结构的透视图。图23的缺陷检测结构14和图24的缺陷检测结构15与如参考图12、图13a和图13b描述的缺陷检测结构13类似，并且省略重复的描述。
118.参考图23，在缺陷检测结构14中，第一导电回路lp1和第二导电回路lp2具有公共第一输入端节点eni1，并且第三导电回路lp3和第四导电回路lp4具有公共第二输入端节点eni2。可以分别对第一输入端节点eni1和第二输入端节点eni2施加彼此独立的第一测试输入信号和第二测试输入信号。在这种情况下，可以通过施加独立的测试输入信号减少由于第一导电回路lp1和第三导电回路lp3之间的电干扰和第二导电回路lp2和第四导电回路lp4之间的电干扰引起的噪声。在这种情况下，如图23所示，可以省略图12的屏蔽回路slp。
119.除了第一输入端节点eni1和第二输入端节点eni2之外，图24的缺陷检测结构15与图12的缺陷检测结构13相同。在缺陷检测结构15的情况下，可以通过包括屏蔽回路slp以及独立施加测试输入信号来进一步减少由于电干扰引起的电噪声。
120.图25是示出在nand闪存器件中包括的存储单元阵列的框图，其中所述nand闪存器件可以集成在半导体器件中。图26是示出图25的存储单元阵列中的存储块的等效电路的电路图。参考图25，nand闪存器件的存储单元阵列400可以包括多个存储块blk1至blkz。在示例实施例中，可以通过nand闪存器件中的地址解码器选择存储块blk1至blkz。例如，地址解码器可以在存储块blk1至blkz中选择与块地址相对应的特定存储块。
121.在图25和图26中，第一方向d1指示与半导体基板的上表面垂直的竖直方向，第二方向d2和第三方向d3指示与半导体基板的上表面平行的两个正交方向。可以以三维结构(或竖直结构)将图26的存储块blki形成在半导体衬底上。例如，包括在存储块blki中的多个nand串或单元串可以沿第一方向d1延伸。
122.参考图26，存储块blki可以包括耦接在位线bl1、bl2和bl3与公共源极线csl之间的nand串ns11至ns33。nand串ns11至ns33中的每一个可以包括串选择晶体管sst、多个存储器单元mc1至mc8和地选择晶体管gst。在图26中，nand串ns11至ns33中的每一个被示为包括八个存储器单元mc1至mc8。然而，示例实施例不限于此。在一些示例实施例中，nand串ns11至ns33中的每一个可以包括任何数量的存储器单元。
123.每一个串选择晶体管sst可以连接到相应的串选择线(ssl1至ssl3之一)。多个存储器单元mc1至mc8可以分别连接到相应的栅极线gtl1至gtl8。栅极线gtl1至gtl8可以是字线，且栅极线gtl1至gtl8中的一些可以是虚设字线。每一个地选择晶体管gst可以连接到相应的地选择线(gsl1至gsl3之一)。每一个串选择晶体管sst可以连接到相应的位线(例如，bl1、bl2和bl3之一)，并且每一个地选择晶体管gst可以连接到公共源极线csl。
124.具有相同高度的字线(例如，wl1)可以共同连接，并且地选择线gsl1至gsl3和串选择线ssl1至ssl3可以分离。在图26中，存储块blk被示为耦接到八个栅极线gtl1至gtl8和三个位线bl1至bl3。然而，示例实施例不限于此。存储单元阵列400中的每个存储块可以耦接到任何数量的字线和任何数量的位线。
125.图25和图26示出根据示例实施例的半导体器件与竖直nand闪存器件相对应的非限制性示例实施例，并且所述缺陷检测结构可以施加到使用半导体管芯制造的任何半导体器件。
126.图27是示出根据示例实施例的移动系统的框图。参考图27，移动系统3000包括经由总线连接的应用处理器3100、连通单元3200、易失性存储器件vm 3300、非易失性存储器件nvm 3400、用户接口3500和电源3600。
127.应用处理器3100可以执行诸如web浏览器、游戏应用、视频播放器等的应用。连通单元3200可以执行与外部没备的有线或无线通信。易失性存储器设备3300可以存储由应用处理器3100处理的数据，或者可以作为工作存储器进行操作。例如，易失性存储器件3300可以是dram，例如，双倍数据速率同步动态随机存取存储器(ddr sdram)、低功率ddr(lpddr)sdram、图形ddr(gddr)sdram、rambus dram(rdram)，等等。非易失性存储器件3400可以存储用于引导移动系统3000的引导图像和其他数据。用户接口3500可以包括至少一个输入设备(例如，键区、触摸屏等)和至少一个输出设备(例如，扬声器、显示设备等)。电源3600可以向移动系统3000供应电源电压。在本发明构思的示例实施例中，移动系统3000还可以包括：相机图像处理器(cip)；和/或储存设备，例如，存储卡、固态驱动器(ssd)、硬盘驱动器(hdd)、光盘只读存储器(cd
‑
rom)等。
128.易失性存储器件3300和/或非易失性存储器件3400可以实现为如上面所述的包括缺陷检测结构的半导体器件。缺陷检测结构包括第一导电回路、第二导电回路、第三导电回路、第四导电回路和屏蔽回路。第一导电回路穿过外围区域preg的左下角区域clb。第二导电回路穿过外围区域preg的右下角区域crb。第三导电回路穿过外围区域preg的左下角区域clb和左上角区域clu。第四导电回路穿过外围区域preg的右下角区域crb和右上角区域cru。屏蔽回路屏蔽第一导电回路至第四导电回路之间的电干扰。
129.如上所述，根据示例实施例的缺陷检测结构、半导体器件和相关联的方法可以使用在外围区域中形成的多个导电回路和屏蔽回路来准确地检测各种类型的裂口侵入，其中所述外围区域包围在其中形成半导体集成电路的中心区域。根据示例实施例的缺陷检测结构、半导体器件和相关联的方法可以利用增强的裂口检测能力来防止生产次品。
130.本发明构思可以应用于使用半导体管芯形成的任何电子设备和系统。例如，根据示例实施例的缺陷检测结构可以应用于各种系统，诸如，存储卡、固态驱动器(ssd)、嵌入式多媒体卡(emmc)、移动电话、智能电话、个人数字助手(pda)、便携式多媒体播放器(pmp)、数字相机、录像机、个人计算机(pc)、伺服计算机、工作站、膝上型计算机、数字tv、机顶盒、便携式游戏机、导航系统、可穿戴设备、物联网(iot)设备、万物网(ioe)设备、电子书、虚拟现实(vr)设备、增强现实(ar)设备等。
131.前述内容是对示例实施例的说明，而不应被解释为对其的限制。尽管已经描述了一些示例实施例，但本领域技术人员将容易地理解，可能存在本质上不脱离本发明构思的示例实施例的各种修改。