1.本公开的实施例处于高级集成电路结构制作领域中，并且具体是具有表面锗浓度高的源或漏结构的集成电路结构。
背景技术：2.在过去数十年，集成电路中的特征的缩放一直是日益增长的半导体工业背后的推动力。缩放至越来越小的特征使得能够增加半导体芯片的有限基板面(real estate)上的功能单元的密度。例如，缩小晶体管尺寸允许在芯片上结合增加数量的存储器或逻辑装置，从而适合于(lend to)制作具有增加的容量的产品。但是，针对越来越大容量的驱动并非没有问题。优化每个装置的性能的必要性变得越来越重要。
3.常规的并且当前已知的制作过程中的可变性可能限制将它们进一步扩展到10纳米节点的或者亚10纳米节点的范围中的可能性。因此，将来技术的节点所需的功能组件的制作可能要求在当前制作过程中引入新方法或者集成新技术或者代替当前制作过程。
技术实现要素：4.本公开提供一种集成电路结构，包括：鳍，具有下鳍部分和上鳍部分；鳍的上鳍部分之上的栅叠层，栅叠层具有与第二侧相对的第一侧；第一源或漏结构，包括在栅叠层的第一侧被嵌入鳍中的外延结构；第二源或漏结构，包括在栅叠层的第二侧被嵌入鳍中的外延结构，第一和第二源或漏结构的外延结构的每个包括硅、锗和硼，锗在第一和第二源或漏结构的外延结构的每个的顶面具有大于55%的原子浓度；以及金属硅化物层，处于第一和第二源或漏结构的外延结构的每个的顶面上并且与其直接接触。
5.本公开还提供一种集成电路结构，包括：鳍，具有下鳍部分和上鳍部分；鳍的上鳍部分之上的栅叠层，栅叠层具有与第二侧相对的第一侧；第一源或漏结构，包括在栅叠层的第一侧被嵌入鳍中的外延结构，外延结构包括下半导体层以及下半导体层上的覆盖半导体层；第二源或漏结构，包括在栅叠层的第二侧被嵌入鳍中的外延结构，外延结构包括下半导体层以及下半导体层上的覆盖半导体层，其中第一和第二源或漏结构的外延结构的每个的下半导体层包括硅、锗和硼，锗在第一和第二源或漏结构的外延结构的每个的下半导体层的顶面具有大于55%的原子浓度，并且其中第一和第二源或漏结构的外延结构的每个的覆盖半导体层包括硅、锗和硼，锗具有小于10%的原子浓度；以及处于覆盖半导体层的开口中的金属硅化物层，金属硅化物层与第一和第二源或漏结构的外延结构的每个的下半导体层的顶面直接接触。
6.本公开还提供一种计算装置，包括：板；以及耦合到板的组件，组件包括集成电路结构，集成电路结构包括：鳍，具有下鳍部分和上鳍部分；鳍的上鳍部分之上的栅叠层，栅叠层具有与第二侧相对的第一侧；第一源或漏结构，包括在栅叠层的第一侧被嵌入鳍中的外延结构；第二源或漏结构，包括在栅叠层的第二侧被嵌入鳍中的外延结构，第一和第二源或
漏结构的外延结构的每个包括硅、锗和硼，锗在第一和第二源或漏结构的外延结构的每个的顶面具有大于55%的原子浓度；以及金属硅化物层，处于第一和第二源或漏结构的外延结构的每个的顶面上并且与其直接接触。
附图说明
7.图1a
‑
1f示出按照本公开的实施例、表示制作具有表面锗浓度高的源或漏结构的集成电路结构的方法中的各种操作的截面图。
8.图2a
‑
2g示出按照本公开的实施例、表示制作具有表面锗浓度高的源或漏结构的集成电路结构的方法中的各种操作的截面图。
9.图2g’示出按照本公开的另一个实施例、具有表面锗浓度高的源或漏结构的另一个集成电路结构的截面图。
10.图2g”示出按照本公开的另一个实施例、具有表面锗浓度高的源或漏结构的另一个集成电路结构的截面图。
11.图3a示出按照本公开的另一个实施例、一对半导体鳍之上的多个栅线的平面图。
12.图3b示出按照本公开的实施例、沿图3a的a
‑
a’轴所截取的截面图。
13.图4示出按照本公开的另一个实施例、具有用于pmos装置的沟槽接触的集成电路结构的截面图。
14.图5示出按照本公开的实施例、在凸起的源或漏区上具有导电接触的集成电路结构的截面图。
15.图6a和图6b示出按照本公开的实施例的各种集成电路结构的截面图，所述集成电路结构各自具有包括上覆绝缘帽层的沟槽接触并且具有包括上覆绝缘帽层的栅叠层。
16.图7示出按照本公开的一个实现的计算装置。
17.图8示出包括本公开的一个或多个实施例的插入器。
18.图9是按照本公开的实施例、采用按照本文所述一个或多个过程所制作的或者包括本文所述一个或多个特征的ic的移动计算平台的等距视图。
19.图10示出按照本公开的实施例的倒装芯片安装的管芯的截面图。
具体实施方式
20.描述具有表面锗浓度高的源或漏结构的集成电路结构以及制作具有高表面锗浓度的源或漏结构的方法。在以下描述中，阐述许多具体细节(例如具体的集成和材料体系)，以提供对本公开的实施例的透彻理解。本领域的技术人员将会清楚的是，在没有这些具体细节的情况下可实施本公开的实施例。在其他情况下，没有详细描述众所周知的特征(例如集成电路设计布局)，以免不必要地影响对本公开的实施例的理解。此外，要理解，图中所示的各种实施例是说明性表示，而不一定是按比例绘制的。
21.以下详细描述实际上只是说明性的，而不是意在限制本主题或本技术的实施例或者这类实施例的使用。如本文所使用的，词语“示范”表示“用作示例、实例或说明”。本文描述为示范的任何实现不一定被理解为相对其他实现是优选或有利的。此外，并不是意在通过前面的技术领域、背景技术、发明内容或者以下详细描述中提供的任何表达的或暗示的理论进行限制。
22.本说明书包括对“一个实施例”或“实施例”的引用。短语“在一个实施例中”或“在实施例中”的出现不一定表示同一个实施例。特定的特征、结构或特性可按照与本公开一致的任何适当方式相结合。
23.术语。以下段落提供本公开(包括所附权利要求书)中存在的术语的定义或上下文：“包括”。这个术语是开放式的。如所附权利要求书中所使用的，这个术语并不排除附加的结构或操作。
[0024]“配置成”。各种单元或组件可被描述或被声称为“配置成”执行一个或多个任务。在这类上下文中，“配置成”用来通过指示单元或组件包括在操作期间执行那个任务或那些任务的结构来隐含结构。因此，单元或组件甚至当所指定单元或组件当前不是可操作的(例如，不是接通的或活动的)时候能够被说成是配置成执行任务。叙述单元或电路或组件“配置成”执行一个或多个任务明确地意在不对那个单元或组件援引35 u.s.c.
ꢀ§
112第六段。
[0025]“第一”、“第二”等。如本文所使用的，这些术语用作它们所前导的名词的标签，而没有暗示任何类型的排序(例如，空间、时间、逻辑等)。
[0026]“耦合”。以下描述表示元件或节点或特征被“耦合”在一起。如本文所使用的，除非另外明确说明，否则“耦合”意味着一个元件或节点或特征直接或间接地连到另一个元件或节点或特征(或者，直接或间接地与另一个元件或节点或特征通信)，而不一定以机械方式。
[0027]
另外，某些术语还可能仅为了便于参考而在以下描述中使用，并且因而不是意在进行限制。例如，诸如“上”、“下”、“上方”和“下方”之类的术语表示附图中所参考的方向。诸如“正面”、“背面”、“后面”、“侧面”、“板外”和“板内”之类的术语描述一致但任意的参考系内的、组件的部分的取向或位置或者两者，这通过参照描述所述组件的文本及关联附图来阐明。这种术语可包括以上具体提到的词语、其派生词以及相似含义的词语。
[0028]“抑制”。如本文所使用的，“抑制”用来描述减少或最小化效果。当组件或特征被描述为抑制动作、运动或条件时，它可完全阻止结果或结局或完全阻止将来状态。另外，“抑制”还能够表示原本可能发生的结局、性能或效果的减少或减小。相应地，当组件、元件或特征被称作抑制结果或状态时，它无需完全阻止或消除该结果或状态。
[0029]
本文所述的实施例可针对前道工序(feol)半导体处理和结构。feol是集成电路(ic)制作的第一部分，其中单独装置(例如，晶体管、电容器、电阻器等)在半导体衬底或层中被图案化。feol一般涵盖一直到(但是不包括)金属互连层的沉积的每一个方面。在最后一个feol操作之后，结果通常是具有隔离晶体管(例如，没有任何导线)的晶片。
[0030]
本文所述的实施例可针对后道工序(beol)半导体处理和结构。beol是ic制作的第二部分，其中单独装置(例如，晶体管、电容器、电阻器等)与晶片上的布线(例如，一个或多个金属化层)互连。beol包括接触、绝缘层(电介质)、金属层级以及用于芯片
‑
封装的连接的接合部位。在制作阶段的beol部分中，形成接触(焊盘)、互连导线、通孔和介电结构。对于现代ic过程，在beol中可添加多于10个金属层。
[0031]
以下描述的实施例可适用于feol处理和结构、beol处理和结构或者feol和beol处理和结构。具体地，虽然可使用feol处理情形示出示范处理方案，但是这类方式也可适用于beol处理。同样，虽然可使用beol处理情形示出示范处理方案，但是这类方式也可适用于feol处理。
[0032]
按照本公开的一个或多个实施例，描述用于含锗(ge)高的源或漏的自对齐选择性pmos保护帽。
[0033]
为了提供上下文，pmos源或漏结构在下游处理期间所遇到的蚀刻和清洁能够引起含锗高的层的显著腐蚀(etch
‑
out)，从而引起接触电阻增加和驱动降级。实际上，在pmos形成之后从nmos源或漏结构去除硬掩模能够蚀刻掉包含超过55%的ge的任何外露pmos层。
[0034]
为了防止完全腐蚀，当前采用低于55%的ge组成来形成pmos源或漏层。另外，ge含量高的层通常被沉积到至少20纳米的厚度，以确保含高含量的ge的层的至少部分在接触沉积之后保留。在源或漏中结合高ge的当前解决方案引起：在鳍顶部下方形成厚的高ge层或者制作很厚的pmos外延(epi)源漏，这能够引起源或漏结构中的缺陷，所述缺陷增加源漏的电阻率并且降低沟道应变。
[0035]
按照本文所述的一个或多个实施例，在高ge的pmos源或漏结构之上形成薄(例如，4nm)的选择性的低ge浓度(例如，小于5%)的高硼sige:b帽的原位外延沉积，以保护高ge的层免受腐蚀。然后在接触循环中，能够在硅化物形成期间消耗低ge的保护层，以及能够采用pmos源或漏结构中的高ge层来制作接触。备选地，能够就在硅化物形成之前有选择地腐蚀ge%低的层。在一个实施例中，牺牲保护帽使超过55%的ge浓度能够用于pmos中，从而提供改进的接触电阻。因为下游处理温度使硼从保护帽扩散出来到源或漏结构的其余部分中，所以能够实现外部电阻的附加减小。作为另一个备选方案，能够实现因清洁/蚀刻引起的去除和硅化物形成期间的消耗的组合。
[0036]
按照一个或多个实施例，能够经由tem、sims或者原子探针断层扫描(apt)来识别保护帽的利用。例如，鳍切面tem能够示出在顶部顶点(top apex)没有蚀刻凹陷(divot)的分面(faceted)epi。栅切面tem能够示出因蚀刻而引起的最小的源或漏凹口。sims和apt能够示出，硅化物的大多数在表面具有极少ge浓度和高硼(b)。另外，按照实施例，利用生存到接触形成的低ge的保护帽，已经形成硅化物正下方的ge浓度超过55%的层。最后，取决于去除低帽的良好程度并且取决于用于硅化物形成的退火条件，极低ge的保护帽的一部分可能(但无需)生存到工序结束。任何剩余保护帽能够在tem栅切面中是可见的(保护帽毗连间隔物下的硅化物层)，以及apt能够检测这个方面并且量化极低ge的组成。
[0037]
本文所述实施例的实现可包括在pmos源或漏外延结构的ge含量高的部分上有选择地原位沉积高硼(例如，大于5e20cm
‑3)的、锗含量极低(例如，小于5%，但是小于10%至15%也能够工作)的保护帽的使用。没有这种帽，pmos源或漏外延结构的ge含量高的部分能够在下游处理中被腐蚀。例如，当前7nm过程流程能够蚀刻50%帽的大约15nm
‑
20nm。为了实现高应变的沟道，将ge%高的帽保持为薄层存在有益效果(因为较厚的ge%高的帽可能松弛(relax)，从而降低沟道应变)。另外，为了减小接触电阻，增加硅化物接触所接触的层中的ge%能够是有益的。要理解，随着ge%增加，层能够变得更易于去除，以及已经观察到，从nmos结构去除硬掩模能够使ge大于55%的层被完全去除。但是，当例如极低ge的保护帽的3
‑
8nm被沉积在pmos源或漏外延结构的ge含量高的部分之上时，ge含量高的部分能够一直到硅化物形成都受到保护。
[0038]
按照本文所述的一个或多个实施例，金属硅化物与ge含量高的层相接触对于低接触电阻能够是必不可少的。本文描述两种可能方式。在第一方式中，就在接触沉积之前，有选择地蚀刻掉极低ge的保护帽，从而使高ge的层外露。在第二方式中，接触被沉积在极低ge
的保护帽上，之后接着适当退火，以形成接触层与极低ge的保护帽之间的硅化物，从而使硅化物接触高ge的层。
[0039]
作为示范比较过程流程，图1a
‑
1f示出按照本公开的实施例、表示制作具有表面锗浓度高的源或漏结构的集成电路结构的方法中的各种操作的截面图。
[0040]
参照图1a，起始结构100的两个成角度截面图示出衬底102上的多个半导体鳍104。在一个实施例中，多个硅鳍104与硅衬底102是连续的。图案化掩模106在形成之后保留在多个半导体鳍104上。在一个实施例中，图案化掩模106包括氮化硅硬掩模层106a、碳硬掩模(chm)层106b、硅抗反射涂敷层106c和光致抗蚀剂层106d。
[0041]
参照图1b，两个成角度截面图示出多个半导体鳍104的一些之间的隔离结构108。在多个半导体鳍104之上形成伪栅线110(例如多晶硅栅线)。多个半导体鳍104的每个被限定成包括子鳍部分104a和有源鳍部分104b。能够包括隔离衬里109a和隔离帽109b，如所示的。伪栅硬掩模111能够被包括在伪栅线110上，又如所示的。
[0042]
参照图1c，穿过源或漏(s/d)的鳍切面(fin cut through source or drain (s/d))的截面图以及穿过鳍的pmos s/d切面的截面图示出pmos腐蚀区112，其中将最终形成pmos源或漏结构。还示出的是nmos源或漏结构114，其上具有nmos硬掩模层116。
[0043]
参照图1d，穿过源或漏(s/d)的鳍切面的截面图以及穿过鳍的pmos s/d切面的截面图示出(包括下面的、ge含量较低的源或漏区118和上面的ge含量较高的源或漏区120的)pmos源或漏结构的外延生长。在上面的ge含量较高的源或漏区120上外延生长极低ge的源或漏保护帽122。
[0044]
参照图1e，穿过源或漏(s/d)的鳍切面的截面图以及穿过鳍的pmos s/d切面的截面图示出用金属栅电极(以及可能还有对应的高k栅电介质)取代伪栅线110。还示出的是部分被腐蚀的nmos源或漏结构126。能够在从nmos源或漏结构114去除nmos硬掩模层116时形成部分被腐蚀的nmos源或漏结构126。
[0045]
参照图1f，穿过源或漏(s/d)的鳍切面的截面图以及穿过鳍的pmos s/d切面的截面图示出pmos源或漏结构的ge含量高的源或漏区120上的导电结构的形成。导电结构包括金属硅化物层128a和导电接触128b/128c(其能够包括导电衬里128b和导电填充128c)。还示出的是极低ge的源或漏保护帽122的剩余部分122a。
[0046]
在第一方面，再次参照图1a
‑
1f，按照本公开的实施例，集成电路结构包括鳍104，该鳍104具有下鳍部分104a和上鳍部分104b。栅叠层124处于鳍104的上鳍部分104b之上，栅叠层124具有与第二侧相对的第一侧。第一源或漏结构(第一pmos s/d)具有外延结构118/120，该外延结构118/120在栅叠层124的第一侧被嵌入鳍104。第二源或漏结构(第二pmos s/d)具有外延结构118/120，该外延结构118/120在栅叠层124的第二侧被嵌入鳍104。第一和第二源或漏结构的外延结构118/120的每个包括硅、锗和硼，锗在第一和第二源或漏结构的外延结构118/120的每个的顶面(例如，120)具有大于55%的原子浓度。金属硅化物层128a处于第一和第二源或漏结构的外延结构118/120的每个的顶面(例如，120)上并且与其直接接触。在其他实施例中，第一和第二源或漏结构的外延结构118/120的每个包括硅、锗和硼，锗在第一和第二源或漏结构的外延结构118/120的每个的顶面(例如，120)具有大于40%的原子浓度。
[0047]
在实施例中，金属硅化物层128a是硅锗层的硅化物，该硅锗层具有与在外延结构
118/120的每个的顶面(例如，120)的、外延结构118/120的每个的组成基本上相同的组成(例如，通过上面的ge含量较高的源或漏区120的一部分的硅化物消耗来形成金属硅化物层128a)。在另一个实施例中，金属硅化物层128a是硅锗层的硅化物，该硅锗层具有锗的原子浓度小于10%的组成(例如，通过极低ge的源或漏保护帽122的至少一部分的硅化物消耗来形成金属硅化物层128a)。在这种特定实施例中，金属硅化物层是硅锗层的硅化物，该硅锗层具有锗的原子浓度小于5%的组成。在实施例中，金属硅化物层128a包括从由镍、钛、铂以及它们的两个或更多的组合所组成的组中选取的金属。
[0048]
在实施例中，下鳍部分104a包括下层(underlying)体单晶硅衬底102的一部分。在实施例中，集成电路结构进一步包括分别沿栅叠层的第一和第二侧的第一和第二介电栅侧壁间隔物。在实施例中，集成电路结构进一步包括第一源或漏结构的外延结构118/120上的金属硅化物层128a的第一部分上的第一导电接触128b/128c以及第二源或漏结构的外延结构118/120上的金属硅化物层128a的第二部分上的第二导电接触128b/128c。
[0049]
在第二方面，再次参照图1a
‑
1f，按照本公开的另一个实施例，集成电路结构包括鳍104，该鳍104具有下鳍部分104a和上鳍部分104b。栅叠层124处于鳍104的上鳍部分104b之上，栅叠层124具有与第二侧相对的第一侧。第一源或漏结构(第一pmos s/d)具有在栅叠层124的第一侧被嵌入鳍104的外延结构，外延结构包括下半导体层118/120以及下半导体层118/120上的覆盖半导体层122a。第二源或漏结构(第二pmos s/d)具有在栅叠层124的第二侧被嵌入鳍104的外延结构，外延结构包括下半导体层118/120以及下半导体层118/120上的覆盖半导体层122a。第一和第二源或漏结构的外延结构的每个的下半导体层118/120包括硅、锗和硼，锗在第一和第二源或漏结构的外延结构的每个的下半导体层118/120的顶面(例如，120)具有大于55%的原子浓度。在其他实施例中，第一和第二源或漏结构的外延结构118/120的每个包括硅、锗和硼，锗在第一和第二源或漏结构的外延结构118/120的每个的顶面(例如，120)具有大于40%的原子浓度。
[0050]
在实施例中，第一和第二源或漏结构的外延结构的每个的覆盖半导体层122a包括硅、锗和硼，锗在一个实施例中具有小于10%的原子浓度，以及在特定实施例中具有小于5%的原子浓度。金属硅化物层128a处于覆盖半导体层122a的开口中，金属硅化物层128a与第一和第二源或漏结构的外延结构的每个的下半导体层118/120的顶面(例如，120)直接接触。在实施例中，第一和第二源或漏结构的外延结构的每个的覆盖半导体层122a包括硼，所述硼具有大于5e20cm
‑3的原子浓度。
[0051]
在实施例中，金属硅化物层128a是硅锗层的硅化物，该硅锗层具有与在下半导体层118/120的每个的顶面(例如，120)的、外延结构的每个的下半导体层118/120的组成基本上相同的组成(例如，通过上面的ge含量较高的源或漏区120的一部分的硅化物消耗来形成金属硅化物层128a)。在另一个实施例中，金属硅化物层128a是硅锗层的硅化物，该硅锗层具有与覆盖半导体层122/122a的组成基本上相同的组成(例如，通过极低ge的源或漏保护帽122的至少一部分的硅化物消耗来形成金属硅化物层128a)。在实施例中，金属硅化物层128a包括从由镍、钛、铂以及它们的两个或更多的组合所组成的组中选取的金属。
[0052]
在实施例中，下鳍部分104a包括下层体单晶硅衬底102的一部分。在实施例中，集成电路结构进一步包括分别沿栅叠层的第一和第二侧的第一和第二介电栅侧壁间隔物。在实施例中，集成电路结构进一步包括第一源或漏结构的外延结构的下半导体层118/120上
的金属硅化物层128a的第一部分上的第一导电接触128b/128c以及第二源或漏结构的外延结构的下半导体层118/120上的金属硅化物层128a的第二部分上的第二导电接触128b/128c。
[0053]
可在对基准过程流程进行最小修改的情况下在平面、三栅、finfet、纳米线或纳米带结构之上或之内生长例如本文所述的高的表面锗浓度。在实施例中，源或漏结构的整个外延结构具有高的锗浓度，在下面与图2g’和图2g”关联地描述其示例。但是要理解，取决于所产生的源或漏结构中的预期掺杂剂分布，锗浓度高的材料可能改为仅在尖端中或者仅在下结构部分被使用，其上形成有外延填充和/或帽，在下面与图2g关联地描述其示例。
[0054]
本文所述的一个或多个实施例针对包括以下结构的结构和制作过程：其上保留锗含量低的硅锗帽的至少部分的、表面锗浓度高的源或漏结构，与图2g关联地描述其示例。本文所述的一个或多个实施例针对包括以下结构的结构和制作过程：去除了这种覆盖层的、表面锗浓度高的源或漏结构，与图2g’和图2g”关联地描述其示例。
[0055]
作为示范过程流程，图2a
‑
2g示出按照本公开的实施例、表示制作具有表面锗浓度高的源或漏结构的集成电路结构的方法中的各种操作的截面图。图2g’示出按照本公开的另一个实施例、具有表面锗浓度高的源或漏结构的另一个集成电路结构的截面图。图2g”示出按照本公开的另一个实施例、具有表面锗浓度高的源或漏结构的另一个集成电路结构的截面图。
[0056]
参照图2a，可选地，沟道材料204在衬底202(例如硅衬底)上生长。在实施例中，沟道材料204包括硅。在实施例中，沟道材料204包括硅和锗。在实施例中，沟道材料204包括锗。在实施例中，沟道材料204是iii
‑
v族材料。在其他实施例中，没有形成不同沟道材料204，以及在衬底202的表面上执行以下所述过程操作。
[0057]
参照图2b，沟道材料204被图案化为鳍206。图案化可形成到衬底202中的凹口208，如所示的。
[0058]
参照图2c，鳍206之间的沟槽填充有浅沟槽隔离材料，该浅沟槽隔离材料然后被抛光和凹进，以形成隔离结构210。该过程可进一步涉及介电隔离阻挡层的沉积、图案化和凹进。该过程继续进行(可以是伪栅氧化物材料和伪栅电极材料的)栅氧化物材料和栅电极材料的沉积和图案化以及栅间隔物的形成，以形成栅叠层212和栅间隔物214。
[0059]
参照图2d，在位置218与栅叠层212的侧面相邻地蚀刻鳍206。蚀刻留下栅叠层212下面的沟道区216。
[0060]
参照图2e，源或漏结构形成涉及下源或漏材料220和覆盖半导体层222的生长(它们可原位生长)。在实施例中，下源或漏材料220包括硅、锗和硼，锗在下源或漏材料220的顶面具有大于55%的原子浓度。在实施例中，覆盖半导体层222包括硅、锗和硼，锗在一个实施例中具有小于10%的原子浓度，以及在特定实施例中具有小于5%的原子浓度。
[0061]
参照图2f，在图2e的源或漏结构上形成隔离材料。隔离材料然后被图案化和凹进，以暴露源或漏结构并且形成辅助间隔物226和沟槽228。在一个实施例中，使用蚀刻过程来执行隔离材料的凹进，该蚀刻过程在覆盖半导体层222上停止或者部分进入其中停止，其中在后一种情况下，形成图案化的源或漏覆盖半导体层222’。
[0062]
参照图2g，金属硅化物层299由覆盖半导体层222或者图案化的源或漏覆盖半导体层222’来形成。源或漏接触材料沉积和图案化然后被执行，以在金属硅化物层299上形成导
电接触230。在实施例中，金属硅化物层299与具有大于55%的锗原子浓度的下源或漏材料220的一部分直接接触。要理解，虽然未示出，但是然后可对图2g的结构执行后端处理。
[0063]
与图2g形成对照，图2g’中，示出实施例，其中图2e的覆盖半导体层222在硅化物和接触形成之前被去除。具体地，金属硅化物层299’由下源或漏材料220’的上部来形成。不过，在实施例中，金属硅化物层299’与具有大于55%的锗原子浓度的下源或漏材料220’的剩余部分直接接触。源或漏接触材料沉积和图案化然后被执行，以在金属硅化物层299’上形成导电接触230。要理解，虽然未示出，但是然后可对图2g’的结构执行后端处理。
[0064]
与图2g和图2g’形成对照，图2g”中，示出实施例，其中图2e的覆盖半导体层222在硅化物和接触形成之前被去除，并且其中沉积硅化物，这与基于消耗来形成硅化物相反。具体地，金属硅化物层299”被沉积在下源或漏材料220”的上部。在实施例中，金属硅化物层299”与具有大于55%的锗原子浓度的下源或漏材料220”的表面直接接触。源或漏接触材料沉积和图案化然后被执行，以在金属硅化物层299”上形成导电接触230。要理解，虽然未示出，但是然后可对图2g”的结构执行后端处理。
[0065]
在另一方面，图3a示出按照本公开的另一个实施例、一对半导体鳍之上的多个栅线的平面图。
[0066]
参照图3a，在多个半导体鳍300之上形成多个有源栅线304。伪栅线306处于多个半导体鳍300的末端。栅线304/306之间的间距308是如下位置：沟槽接触可位于所述位置以提供到源或漏区(例如源或漏区351、352、353和354)的导电接触。在实施例中，多个栅线304/306的图案或者多个半导体鳍300的图案被描述为格栅结构。在一个实施例中，格栅状图案包括以恒定节距所间隔并且具有恒定宽度的多个半导体鳍300的图案和/或多个栅线304/306或者两者。
[0067]
图3b示出按照本公开的实施例、沿图3a的a
‑
a’轴所截取的截面图。
[0068]
参照图3b，在半导体鳍362之上形成多个有源栅线364，在衬底360上方形成半导体鳍362。伪栅线366处于半导体鳍362的末端。介电层370处于伪栅线366外部。沟槽接触材料397处于有源栅线364之间以及伪栅线366与有源栅线364之间。嵌入的源或漏结构368和对应的金属硅化物层369在半导体鳍362中/上处于有源栅线364之间以及伪栅线366与有源栅线364之间。嵌入的源或漏结构368和对应的金属硅化物层369可如与（在上面与图1a
‑
1f、图2a
‑
2g、图2g’和图2g”关联地描述的)表面锗浓度高的源或漏结构和对应的金属硅化物层关联地描述的那样。
[0069]
有源栅线364包括栅介电结构398/399、功函数栅电极部分374和填充栅电极部分376以及介电覆盖层378。介电间隔物380铺装(line)有源栅线364和伪栅线366的侧壁。
[0070]
在另一方面，描述例如用于源或漏区的沟槽接触结构。在示例中，图4示出按照本公开的另一个实施例、具有用于pmos装置的沟槽接触的集成电路结构的截面图。
[0071]
参照图4，集成电路结构450包括鳍452，例如硅锗鳍。栅介电层454处于鳍452之上。栅电极456处于栅介电层454之上。在实施例中，栅电极456包括共形导电层458和导电填充460。在实施例中，介电帽462处于栅电极456之上以及栅介电层454之上。栅电极具有第一侧456a以及与第一侧456a相对的第二侧456b。介电间隔物463沿着栅电极456的侧壁。在一个实施例中，栅介电层454还处于介电间隔物463的第一个与栅电极456的第一侧456a之间以及介电间隔物463的第二个与栅电极456的第二侧456b之间，如所示的。在实施例中，虽然未
示出，但是薄氧化物层(例如热或化学氧化硅或二氧化硅层)处于鳍452与栅介电层454之间。
[0072]
第一464和第二466外延半导体源或漏结构分别与栅电极456的第一456a和第二456b侧相邻。在一个实施例中，第一464和第二466外延半导体源或漏结构包括在其上具有对应的金属硅化物层495或497，并且分别在鳍452的凹口465和467中被形成，如所示的。在实施例中，金属硅化物层495和497与硅锗外延源或漏结构464和466的锗含量高(例如，大于55原子百分比)的部分482直接接触。第一464和第二466外延半导体源或漏结构和对应的金属硅化物层495或497可如与(在上面与图1a
‑
1f、图2a
‑
2g、图2g’和图2g”关联地描述的)表面锗浓度高的源或漏结构和对应的金属硅化物层关联地描述的那样。
[0073]
第一468和第二470沟槽接触结构分别处于第一464和第二466半导体源或漏区之上与栅电极456的第一456a和第二456b侧相邻。第一468和第二470沟槽接触结构均包括u形金属层472以及在u形金属层472的整体上和之上的t形金属层474。在一个实施例中，u形金属层472和t形金属层474在组成上有所不同。在一个这种实施例中，u形金属层472包括钛，而t形金属层474包括钴。在一个实施例中，第一468和第二470沟槽接触结构均进一步包括t形金属层474上的第三金属层476。在一个这种实施例中，第三金属层476和u形金属层472具有相同的组成。在特定实施例中，第三金属层476和u形金属层472包括钛，而t形金属层474包括钴。
[0074]
第一沟槽接触通孔478电连接到第一沟槽接触468。在特定实施例中，第一沟槽接触通孔478处于第一沟槽接触468的第三金属层476上并且与其耦合。第一沟槽接触通孔478还处于介电间隔物463之一的一部分之上并且与其接触以及处于介电帽462的一部分之上并且与其接触。第二沟槽接触通孔480电连接到第二沟槽接触470。在特定实施例中，第二沟槽接触通孔480处于第二沟槽接触470的第三金属层476上并且与其耦合。第二沟槽接触通孔480还处于介电间隔物463的另一个的一部分之上并且与其接触以及处于介电帽462的另一部分之上并且与其接触。
[0075]
本文所述的一个或多个实施例针对将金属化学气相沉积用于环绕式(wrap
‑
around)半导体接触。实施例可适用于或者包括以下各项中的一个或多个：化学气相沉积(cvd)、等离子体增强化学气相沉积(pecvd)、原子层沉积(ald)、导电接触制作或薄膜。特定实施例可包括使用接触金属的低温(例如，小于500℃或者处于400
‑
500℃的范围中)化学气相沉积来制作钛等金属层，以提供共形源或漏接触。这种共形源或漏接触的实现可改进三维(3d)晶体管互补金属氧化物半导体(cmos)性能。
[0076]
为了提供上下文，可使用溅射来沉积金属
‑
半导体接触层。溅射是瞄准线式(line of sight)过程，并且可能不太适合3d晶体管制作。已知的溅射解决方案在与沉积的入射角成一角度的装置接触表面上具有不良或不完整的金属
‑
半导体结。按照本公开的一个或多个实施例，实现低温化学气相沉积过程来制作接触金属，以提供三维中的共形并且使金属半导体结接触面积最大化。所产生的更大接触面积可降低结的电阻。实施例可包括在具有不平坦形貌的半导体表面上的沉积，其中区域的形貌表示表面形状和特征本身，以及不平坦形貌包括是不平坦的表面形状和特征或者表面形状和特征的部分，即，不是完全平坦的表面形状和特征。在实施例中，沉积是在具有较高锗含量的、源或漏结构的半导体表面上。
[0077]
本文所述的实施例可包括环绕式接触结构的制作。在一个这种实施例中，描述通
过化学气相沉积、等离子体增强化学气相沉积、原子层沉积或等离子体增强原子层沉积来共形沉积到晶体管源
‑
漏接触上的纯金属的使用。这种共形沉积可用来增加金属半导体接触的可用面积并且降低电阻，从而改进晶体管装置的性能。在实施例中，沉积的较低温度引起每单位面积的结的最小化电阻。
[0078]
要理解，可使用涉及如本文所述的金属层沉积过程的集成方案来制作多种集成电路结构。按照本公开的实施例，制作集成电路结构的方法包括在具有rf源的化学气相沉积(cvd)室中提供衬底，该衬底在其上具有特征。该方法还包括使四氯化钛(ticl4)和氢气(h2)起反应，以在衬底的特征上形成钛(ti)层。在实施例中，钛层具有包括98%或以上的钛和0.5
‑
2%的氯的总原子组成。在备选实施例中，类似过程用来制作锆(zr)、铪(hf)、钽(ta)、铌(nb)或钒(v)的高纯度金属层。
[0079]
按照本公开的实施例，衬底的特征是暴露半导体源或漏结构的源或漏接触沟槽。钛层(或另一高纯度金属层)是用于半导体源或漏结构的导电接触层。下面与图5关联地描述这种实现的示范实施例。
[0080]
图5示出按照本公开的实施例、在凸起的源或漏区上具有导电接触的集成电路结构的截面图。
[0081]
参照图5，半导体结构550包括衬底554上方的栅结构552。栅结构552包括栅介电层552a、功函数层552b和栅填充552c。源区558和漏区560处于栅结构552的相对侧上。源或漏接触562电连接到源区558和漏区560，并且通过层间介电层564或栅介电间隔物566之一或两者与栅结构552间隔开。源区558和漏区560是或者包括：在衬底554的被腐蚀区域中形成的外延或嵌入材料区域。在其上形成金属硅化物层502。源区558和漏区560的外延或嵌入材料区域以及金属硅化物层502可如与(在上面与图1a
‑
1f、图2a
‑
2g、图2g’和图2g”关联地描述的)表面锗浓度高的源或漏结构和对应的金属硅化物层关联地描述的那样。
[0082]
在实施例中，源或漏接触562包括例如以上所述的高纯度金属层562a以及导电沟槽填充材料562b。在一个实施例中，高纯度金属层562a具有包括98%或以上的钛的总原子组成。在一个这种实施例中，高纯度金属层562a的总原子组成进一步包括0.5
‑
2%的氯。在实施例中，高纯度金属层562a具有30%或以下的厚度变化。在实施例中，导电沟槽填充材料562b由导电材料(例如但不限于cu、al、w、co或者其合金)来组成。
[0083]
在另一方面，描述有源栅上接触(contact over active gate，coag)结构和过程。本公开的一个或多个实施例针对半导体结构或装置，所述半导体结构或装置具有半导体结构或装置的栅电极的有源部分之上设置的一个或多个栅接触结构(例如，作为栅接触通孔)。本公开的一个或多个实施例针对制作半导体结构或装置的方法，所述半导体结构或装置具有半导体结构或装置的栅电极的有源部分之上形成的一个或多个栅接触结构。本文所述的方式可用来通过实现有源栅区之上的栅接触形成来减少标准单元面积。在一个或多个实施例中，为了接触栅电极而制作的栅接触结构是自对齐通孔结构。
[0084]
在实施例中，集成电路结构、半导体结构或装置是非平面装置，例如但不限于fin
‑
fet或三栅装置。在这种实施例中，对应的半导电沟道区由三维主体来组成或者在三维主体中形成。在一个这种实施例中，栅线的栅电极叠层包围三维主体的至少顶面和一对侧壁。在另一个实施例中，例如在全环绕栅(gate
‑
all
‑
around)装置(例如，纳米线或纳米带)中，使至少沟道区是分离的三维主体。在一个这种实施例中，多个栅线的每个栅电极叠层完全包
围沟道区。
[0085]
更一般地，一个或多个实施例针对用于将栅接触通孔直接着落(land)在有源晶体管栅上的方式以及由此形成的结构。这类方式可消除对以下方面的需要：为接触目的而延伸处于隔离的栅线。这类方式还可消除对以下方面的需要：独立栅接触(gcn)层，用于传导来自栅线或结构的信号。在实施例中，通过使接触金属凹进在沟槽接触(tcn)中并且在过程流程中引入附加介电材料(例如，tila)来实现消除上述特征。附加介电材料被作为沟槽接触介电帽层来包括，该沟槽接触介电帽层具有与已经在栅对齐的接触过程(gap)处理方案中用于沟槽接触对齐的栅介电材料帽层(例如，gila)不同的蚀刻特性。
[0086]
在实施例中，提供集成电路结构涉及：形成实质上与现有的栅图案完全对齐的接触图案，同时消除具有非常紧密配准预算的平版印刷(lithographic)操作的使用。在一个这种实施例中，这种方式使得能够使用在本质上高选择性的湿式蚀刻(例如，相比干式或等离子体蚀刻)来生成接触开口。在实施例中，通过利用现有的栅图案结合接触插塞平版印刷操作来形成接触图案。在一个这种实施例中，该方式实现消除对以下方面的需要：如其他方式中所使用的、生成接触图案的、原本关键的平版印刷操作。在实施例中，沟槽接触网格没有单独被图案化，而是被形成在多(栅)线之间。例如，在一个这种实施例中，在栅格栅图案化之后但在栅格栅切削之前形成沟槽接触网格。
[0087]
此外，可通过取代栅过程来制作栅叠层结构。在这种方案中，可去除伪栅材料(例如多晶硅或氮化硅柱材料)并且采用永久栅电极材料来取代。在一个这种实施例中，还在这个过程中形成永久栅介电层，这与从早期处理时起就被完成的相反。在实施例中，伪栅通过干式蚀刻或湿式蚀刻过程被去除。在一个实施例中，伪栅由多晶硅或非晶硅来组成，并且采用包括sf6的干式蚀刻过程被去除。在另一个实施例中，伪栅由多晶硅或非晶硅来组成，并且采用包括含水nh4oh或氢氧化四甲基铵的湿式蚀刻过程被去除。在一个实施例中，伪栅由氮化硅来组成，并且采用包括含水磷酸的湿式蚀刻被去除。
[0088]
在实施例中，本文所述的一个或多个方式实质上考虑伪和取代栅过程与伪和取代接触过程相结合，以得出集成电路结构。在一个这种实施例中，在取代栅过程之后执行取代接触过程，以允许永久栅叠层的至少一部分的高温退火。例如，在这种具体实施例中，在大于大约600℃的温度执行例如在形成栅介电层之后的、永久栅结构的至少一部分的退火。在永久接触的形成之前执行退火。
[0089]
要理解，可制作绝缘栅帽层与绝缘沟槽接触帽层之间的不同结构关系。作为示例，图6a和图6b示出按照本公开的实施例的各种集成电路结构的截面图，所述集成电路结构各自具有包括上覆绝缘帽层的沟槽接触并且具有包括上覆绝缘帽层的栅叠层。
[0090]
参照图6a和图6b，集成电路结构600a和600b分别包括鳍602，例如硅锗鳍。虽然示为截面图，但是要理解，鳍602具有顶面602a和(进入和离开所示透视的页面的)侧壁。第一604和第二606栅介电层处于鳍602的顶部602a之上，并且与鳍602的侧壁横向相邻。第一608和第二610栅电极分别处于第一604和第二606栅介电层之上，处于鳍602的顶部602a之上并且与鳍602的侧壁横向相邻。第一608和第二610栅电极各自包括共形导电层609a(例如功函数设定层)以及共形导电层609a上方的导电填充材料609b。第一608和第二610栅电极均具有第一侧612以及与第一侧612相对的第二侧614。第一608和第二610栅电极还均具有绝缘帽616，该绝缘帽616具有顶面618。
[0091]
第一介电间隔物620与第一栅电极608的第一侧612相邻。第二介电间隔物622与第二栅电极610的第二侧614相邻。半导体源或漏区624与第一620和第二622介电间隔物相邻。沟槽接触结构626处于半导体源或漏区624之上与第一620和第二622介电间隔物相邻。在实施例中，半导体源或漏区624具有例如在上面与图1a
‑
1f、图2a
‑
2g、图2g’、图2g”以及本文所述的其他实施例关联地描述的结构。
[0092]
沟槽接触结构626包括导电结构630上的绝缘帽628。沟槽接触结构626的绝缘帽628具有与第一608和第二610栅电极的绝缘帽616的顶面618基本上共面的顶面629。在实施例中，沟槽接触结构626的绝缘帽628横向延伸到在第一620和第二622介电间隔物中的凹口632中。在这种实施例中，沟槽接触结构626的绝缘帽628悬于沟槽接触结构626的导电结构630之上。但是，在其他实施例中，沟槽接触结构626的绝缘帽628没有横向延伸到在第一620和第二622介电间隔物中的凹口632中，并且因此没有悬于沟槽接触结构626的导电结构630之上。
[0093]
要理解，沟槽接触结构626的导电结构630可以不是矩形的，如图6a和图6b中所示的。例如，沟槽接触结构626的导电结构630可具有与针对图6a的投影中所示的导电结构630a所示的几何结构相似或相同的截面几何结构。
[0094]
在实施例中，沟槽接触结构626的绝缘帽628具有与第一608和第二610栅电极的绝缘帽616的组成不同的组成。在一个这种实施例中，沟槽接触结构626的绝缘帽628包括碳化物材料，例如碳化硅材料。第一608和第二610栅电极的绝缘帽616包括氮化物材料，例如氮化硅材料。
[0095]
在实施例中，第一608和第二610栅电极的绝缘帽616均具有在沟槽接触结构626的绝缘帽628的底面628a下方的底面617a，如图6a中所示的。在另一个实施例中，第一608和第二610栅电极的绝缘帽616均具有与沟槽接触结构626的绝缘帽628的底面628b基本上共面的底面617b，如图6b中所示的。在另一个实施例中，虽然未示出，但是第一608和第二610栅电极的绝缘帽616均具有在沟槽接触结构626的绝缘帽628的底面上方的底面。
[0096]
在实施例中，沟槽接触结构626的导电结构630包括u形金属层634、在u形金属层634的整体上和之上的t形金属层636以及在t形金属层636上的第三金属层638。沟槽接触结构626的绝缘帽628处于第三金属层638上。在一个这种实施例中，第三金属层638和u形金属层634包括钛，而t形金属层636包括钴。在这种特定实施例中，t形金属层636进一步包括碳。
[0097]
在实施例中，金属硅化物层640直接处于沟槽接触结构626的导电结构630与半导体源或漏区624之间。在一个这种实施例中，金属硅化物层640包括镍、铂、锗和硅。在特定实施例中，半导体源和漏区624是p型半导体源或漏区。
[0098]
如本技术通篇所述的，衬底可由半导体材料来组成，该半导体材料能够耐受制造过程，并且其中电荷能够迁移。在实施例中，本文所述的衬底是由结晶硅、硅/锗或锗层组成的体衬底，所述结晶硅、硅/锗或锗层掺杂有载荷子(例如但不限于磷、砷、硼或者其组合)以形成有源区。在一个实施例中，这种体衬底中的硅原子的浓度大于97%。在另一个实施例中，体衬底由在不同结晶衬底顶部所生长的外延层(例如在硼掺杂体硅单晶衬底顶部所生长的硅外延层)来组成。体衬底备选地可由iii
‑
v族材料来组成。在实施例中，体衬底由iii
‑
v族材料(例如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或者其组合)来组成。在一个实施例中，体衬底由iii
‑
v族材料来组成，以及载荷子掺杂剂
杂质原子是例如但不限于碳、硅、锗、氧、硫、硒或碲的原子。
[0099]
如本技术通篇所述的，隔离区(例如浅沟槽隔离区或者子鳍隔离区)可由适合最终电隔离或促成隔离永久栅结构的部分与下层体衬底或者隔离下层体衬底内形成的有源区(例如隔离鳍有源区)的材料来组成。例如，在一个实施例中，隔离区由介电材料(例如但不限于二氧化硅、氮氧化硅、氮化硅、碳掺杂氮化硅或者其组合)的一层或多层来组成。
[0100]
如本技术通篇所述的，栅线或栅结构可由栅电极叠层来组成，该栅电极叠层包括栅介电层和栅电极层。在实施例中，栅电极叠层的栅电极由金属栅来组成，以及栅介电层由高k材料来组成。例如，在一个实施例中，栅介电层由材料(例如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅锶钽、铌锌酸铅或者其组合)来组成。此外，栅介电层的一部分可包括由半导体衬底的顶部几层所形成的原始氧化物层。在实施例中，栅介电层由顶部高k部分和下部(该下部由半导体材料的氧化物所组成)来组成。在一个实施例中，栅介电层由氧化铪的顶部部分以及二氧化硅或氮氧化硅的底部部分来组成。在一些实现中，栅电介质的一部分是“u”形结构，该结构包括与衬底的表面基本上平行的底部部分以及两个侧壁部分，所述侧壁部分与衬底的顶面基本上垂直。
[0101]
在一个实施例中，栅电极由金属层(例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或者导电金属氧化物)来组成。在具体实施例中，栅电极由在金属功函数设定层上方所形成的非功函数设定填充材料来组成。栅电极层可由p型功函数金属或者n型功函数金属来组成，这取决于晶体管将是pmos还是将是nmos晶体管。在一些实现中，栅电极层可由两个或更多金属层的叠层来组成，其中一个或多个金属层是功函数金属层，而至少一个金属层是导电填充层。对于pmos晶体管，可用于栅电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如，氧化钌)。p型金属层将实现具有在大约4.9 ev与大约5.2 ev之间的功函数的pmos栅电极的形成。对于nmos晶体管，可用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物(例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)。n型金属层将实现具有在大约3.9 ev与大约4.2 ev之间的功函数的nmos栅电极的形成。在一些实现中，栅电极可由“u”形结构来组成，所述“u”形结构包括与衬底的表面基本上平行的底部部分以及两个侧壁部分，所述两个侧壁部分与衬底的顶面基本上垂直。在另一个实现中，形成栅电极的金属层的至少一个可以只是平面层，其与衬底的顶面基本上平行，并且不包括与衬底的顶面基本上垂直的侧壁部分。在本公开的另外的实现中，栅电极可由u形结构和平面非u形结构的组合来组成。例如，栅电极可由在一个或多个平面非u形层顶部所形成的一个或多个u形金属层来组成。
[0102]
如本技术通篇所述的，与栅线或电极叠层关联的间隔物可由适合最终电隔离或者促成隔离永久栅结构与相邻导电接触(例如自对齐接触)的材料来组成。例如，在一个实施例中，间隔物由介电材料(例如但不限于二氧化硅、氮氧化硅、氮化硅或者碳掺杂氮化硅)来组成。
[0103]
在实施例中，本文所述的方式可涉及：形成与现有的栅图案极好地对齐的接触图案，同时消除具有非常紧密配准预算的平版印刷操作的使用。在一个这种实施例中，这种方式实现固有高选择性湿式蚀刻(例如，相对干式或等离子体蚀刻)的使用，以生成接触开口。在实施例中，通过利用现有的栅图案结合接触插塞平版印刷操作来形成接触图案。在一个
这种实施例中，该方式实现消除对以下方面的需要：如其他方式中所使用的、生成接触图案的、原本关键的平版印刷操作。在实施例中，沟槽接触网格没有单独被图案化，而是被形成在多(栅)线之间。例如，在一个这种实施例中，在栅格栅图案化之后但在栅格栅切削之前形成沟槽接触网格。
[0104]
节距分割处理和图案化方案可被实现以实现本文所述的实施例，或者可作为本文所述实施例的部分来而被包括。节距分割图案化通常表示节距二等分、节距四等分等。节距分割方案可适用于feol处理、beol处理或者feol(装置)和beol(金属化)处理。按照本文所述的一个或多个实施例，首先实现光刻，从而以预定义节距印制单向线(例如，严格地单向或者主要单向)。节距分割处理然后实现为增加线密度的技术。
[0105]
在实施例中，用于鳍、栅线、金属线、ild线或硬掩模线的术语“格栅结构”在本文中用来表示紧密节距格栅结构。在一个这种实施例中，紧密节距不是直接通过所选平版印刷可取得的。例如，可首先形成基于所选平版印刷的图案，但是可通过使用间隔物掩模图案化来二等分节距，如本领域已知的。更进一步，可通过第二轮间隔物掩模图案化来四等分原始节距。相应地，本文所述的格栅状图案可使金属线、ild线或硬掩模线以基本上一致的节距来间隔并且具有基本上一致的宽度。例如，在一些实施例中，节距变化会处于10%之内，以及宽度变化会处于10%之内，而在一些实施例中，节距变化会处于5%之内，以及宽度变化会处于5%之内。可通过节距二等分的或节距四等分的或者另一节距分割的方式来制作图案。在实施例中，格栅不一定是单个节距。
[0106]
在实施例中，如本描述通篇所使用的，层间介电(ild)材料包括介电或绝缘材料层或者由其组成。适当介电材料的示例包括但不限于硅的氧化物(例如，二氧化硅(sio2))、硅的掺杂氧化物、硅的氟化氧化物、硅的碳掺杂氧化物、本领域已知的各种低k介电材料及其组合。可通过诸如例如化学气相沉积(cvd)、物理气相沉积(pvd)之类的技术或者通过其他沉积方法来形成层间介电材料。
[0107]
在实施例中，如又在本描述中通篇所使用的，金属线或互连线材料(和通孔材料)由一个或多个金属或其他导电结构来组成。常见示例是铜线和结构的使用，所述铜线和结构可以包括或者可以不包括铜与周围ild材料之间的阻挡层。如本文所使用的，术语“金属”包括合金、叠层以及多个金属的其他组合。例如，金属互连线可包括阻挡层(例如，包括ta、tan、ti或tin中的一个或多个的层)、不同金属或合金的叠层等。因此，互连线可以是单个材料层，或者可由若干层(包括导电衬里层和填充层)来形成。任何适当沉积过程(例如电镀、化学气相沉积或物理气相沉积)可用来形成互连线。在实施例中，互连线由导电材料例如但不限于cu、al、ti、zr、hf、v、ru、co、ni、pd、pt、w、ag、au或者其合金来组成。互连线在本领域有时还称作迹线、导线、线、金属或者简单地称作互连。
[0108]
在实施例中，如又在本描述中通篇所使用的，硬掩模材料由与层间介电材料不同的介电材料来组成。在一个实施例中，不同硬掩模材料可用于不同区域中，以便向彼此以及向下层介电和金属层提供不同的生长或蚀刻选择性。在一些实施例中，硬掩模层包括硅的氮化物(例如，氮化硅)层或者硅的氧化物层或两者或者其组合。其他适当材料可包括基于碳的材料。在另一个实施例中，硬掩模材料包括金属种类。例如，硬掩模或另一上覆材料可包括钛的或者另一种金属的氮化物(例如，氮化钛)层。潜在更少量的其他材料(例如氧)可被包括在这些层的一个或多个中。备选地，可根据特定实现来使用本领域已知的其他硬掩
模层。可通过cvd、pvd或者通过其他沉积方法来形成硬掩模层。
[0109]
在实施例中，如又在本描述中通篇所使用的，使用193nm浸没式平版印刷(i193)、极紫外(euv)平版印刷或电子束直写(ebdw)平版印刷或诸如此类执行平版印刷操作。可使用正性或负性抗蚀剂。在一个实施例中，平版印刷掩模是三层掩模，其由形貌掩蔽部分、抗反射涂敷(arc)层和光致抗蚀剂层来组成。在这种特定实施例中，形貌掩蔽部分是碳硬掩模(chm)层，以及抗反射涂敷层是硅arc层。
[0110]
要理解，上述过程的并非全部方面都需要被实施以落入本公开的实施例的精神和范围之内。例如，在一个实施例中，无需一直在栅叠层的有源部分之上制作栅接触之前形成伪栅。上述栅叠层实际上可以是如最初所形成的永久栅叠层。另外，本文所述的过程可用来制作一个或多个半导体装置。半导体装置可以是晶体管或类似装置。例如，在实施例中，半导体装置是用于逻辑或存储器的金属氧化物半导体(mos)晶体管或者是双极晶体管。另外，在实施例中，半导体装置具有三维架构，例如三栅装置、独立寻址(accessed)双栅装置、fin
‑
fet、纳米线装置或纳米带装置。一个或多个实施例对于在10纳米(10 nm)技术节点、亚10纳米(10 nm)技术节点来制作半导体装置可以是特别有用的。
[0111]
用于feol层或结构制作的附加或中间操作可包括标准微电子制作过程，例如平版印刷、蚀刻、薄膜沉积、平面化(例如化学机械抛光(cmp))、扩散、计量、牺牲层的使用、蚀刻终止层的使用、平面化终止层的使用或者与微电子组件制作关联的任何其他动作。另外，要理解，可按照备选序列来实施针对前面过程流程所述的过程操作，并非需要执行每一个操作或者可执行附加过程操作或两者。
[0112]
要理解，在上述示范feol实施例中，在实施例中，10纳米或者亚10纳米节点处理作为技术推动力被直接实现到制作方案和所产生的结构中。在另一实施例中，可通过beol 10纳米或者亚10纳米处理要求来推动feol考虑因素。例如，用于feol层和装置的材料选择和布局可能需要适应beol处理。在一个这种实施例中，材料选择和栅叠层架构被选择以适应beol层的高密度金属化，例如以降低在feol层中形成的但是通过beol层的高密度金属化被耦合在一起的晶体管结构中的边缘电容(fringe capacitance)。
[0113]
本文所公开的实施例可用来制造各种各样不同类型的集成电路或微电子装置。这类集成电路的示例包括但不限于处理器、芯片集组件、图形处理器、数字信号处理器、微控制器以及诸如此类。在其他实施例中，可制造半导体存储器。此外，集成电路或其他微电子装置可用于本领域已知的各种各样电子装置中。例如，在计算机系统(例如，台式、膝上型、服务器)、蜂窝电话、个人电子器件等中。集成电路可与总线以及系统中的其他组件耦合。例如，处理器可通过一个或多个总线来耦合到存储器、芯片集等。潜在地可使用本文所公开方式来制造处理器、存储器和芯片集的每个。
[0114]
图7示出按照本公开的一个实现的计算装置700。计算装置700容纳板702。板702可包括多个组件，包括但不限于处理器704和至少一个通信芯片706。处理器704物理和电耦合到板702。在一些实现中，至少一个通信芯片706也物理和电耦合到板702。在另外的实现中，通信芯片706是处理器704的部分。
[0115]
取决于其应用，计算装置700可包括其他组件，所述组件可以或者可以不物理和电耦合到板702。这些其他组件包括但不限于易失性存储器(例如，dram)、非易失性存储器(例如，rom)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片集、天线、显示器、触
摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(gps)装置、罗盘、加速计、陀螺仪、扬声器、相机和大容量存储装置(例如硬盘驱动器、压缩盘(cd)、数字多功能盘(dvd)等)。
[0116]
通信芯片706实现用于向计算装置700和从计算装置700传递数据的无线通信。术语“无线”及其派生词可用来描述可通过使用经过非固态介质的经调制电磁辐射来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不是暗示关联装置不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片706可实现包括但不限于以下项的多个无线标准或协议的任一个：wi
‑
fi(ieee 802.11族)、wimax(ieee 802.16族)、ieee 802.20、长期演进(lte)、ev
‑
do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、edct、蓝牙、其派生物以及表示为3g、4g、5g和后续代的任何其他无线协议。计算装置700可包括多个通信芯片706。例如，第一通信芯片706可专用于较短程无线通信例如wi
‑
fi和蓝牙，以及第二通信芯片706可专用于较长程无线通信例如gps、edge、gprs、cdma、wimax、lte、ev
‑
do以及其他较长程无线通信。
[0117]
计算装置700的处理器704包括封装在处理器704内的集成电路管芯。在本公开的实施例的一些实现中，处理器的集成电路管芯包括一个或多个结构，例如按照本公开的实现所构建的集成电路结构。术语“处理器”可表示处理来自寄存器或存储器的电子数据以将那个电子数据或两者变换为可存储在寄存器或存储器或两者中的其他电子数据的任何装置或者装置的部分。
[0118]
通信芯片706还包括封装在通信芯片706内的集成电路管芯。按照本公开的另一个实现，按照本公开的实现来构建通信芯片的集成电路管芯。
[0119]
在另外的实现中，计算装置700内容纳的另一个组件可包含按照本公开的实施例的实现所构建的集成电路管芯。
[0120]
在各种实施例中，计算装置700可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板、个人数字助理(pda)、超移动pc、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携音乐播放器或者数字录像机。在另外的实现中，计算装置700可以是处理数据的任何其他电子装置。
[0121]
图8示出插入器800，该插入器800包括本公开的一个或多个实施例。插入器800是用来将第一衬底802桥接到第二衬底804的中间衬底。第一衬底802可以是例如集成电路管芯。第二衬底804可以是例如存储器模块、计算机母板或者另一个集成电路管芯。一般来说，插入器800的用途是将连接扩展到更宽节距或者将连接重布线到不同连接。例如，插入器800可将集成电路管芯耦合到球栅阵列(bga)806，该bga 806随后能够耦合到第二衬底804。在一些实施例中，第一和第二衬底802/804附连到插入器800的相对侧。在其他实施例中，第一和第二衬底802/804附连到插入器800的同一侧。而且在其他实施例中，通过插入器800来互连三个或更多衬底。
[0122]
插入器800可由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或聚合物材料(例如聚酰亚胺)来形成。在另外的实现中，插入器800可由备选(alternate)刚性或柔性材料(其可包括以上所述供半导体衬底中使用的相同材料，例如硅、锗和其他iii
‑
v族和iv族材料)来形成。
[0123]
插入器800可包括金属互连808和通孔810，包括但不限于穿透硅通孔(tsv) 812。
插入器800还可包括嵌入式装置814，包括无源装置和有源装置两者。这类装置包括但不限于电容器、去耦电容器、电阻器、电感器、熔断器、二极管、变换器、传感器和静电放电(esd)装置。还可在插入器800上形成更复杂的装置(例如射频(rf)装置、功率放大器、功率管理装置、天线、阵列、传感器和mems装置)。按照本公开的实施例，本文所公开的设备或过程可用于插入器800的制作中或者插入器800中包括的组件的制作中。
[0124]
图9是按照本公开的实施例、采用按照本文所述一个或多个过程所制作的或者包括本文所述一个或多个特征的集成电路(ic)的移动计算平台900的等距视图。
[0125]
移动计算平台900可以是配置用于电子数据显示、电子数据处理和无线电子数据传输的每个的任何便携装置。例如，移动计算平台900可以是平板、智能电话、膝上型计算机等的任一个，并且包括显示屏905、芯片级(soc)或封装级集成系统910和电池913，显示屏905在示范实施例中是触摸屏(电容式、电感式、电阻式等)。如所示的，通过更高晶体管封装密度所实现的在系统910中的集成度越大，则可被电池913或者非易失性存储装置(例如固态驱动器)所占用的、移动计算平台900的部分越大，或者用于改进的平台功能性的晶体管栅数越大。类似地，系统910中的每个晶体管的载流子迁移率越大，则功能性越大。因此，本文所述的技术可实现移动计算平台900中的性能和形状因数改进。
[0126]
在扩大视图920中进一步示出集成系统910。在示范实施例中，封装的装置977包括按照本文所述一个或多个过程所制作的或者包括本文所述一个或多个特征的至少一个存储器芯片(例如，ram)或者至少一个处理器芯片(例如，多核微处理器和/或图形处理器)。封装的装置977连同以下各项中的一个或多个一起进一步耦合到板960：功率管理集成电路(pmic)915、包括宽带rf(无线)发射器和/或接收器(例如，包括数字基带和模拟前端模块进一步包括发射路径上的功率放大器以及接收路径上的低噪声放大器)的rf(无线)集成电路(rfic)925及其控制器911。在功能上，pmic 915执行电池功率调节、dc
‑
dc转换等，并且因此具有耦合到电池913的输入，并且具有向全部其他功能模块提供电流供给的输出。如进一步所示的，在示范实施例中，rfic 925具有输出，该输出耦合到天线以提供来实现包括但不限于以下项的多个无线标准或协议的任一个：wi
‑
fi(ieee 802.11族)、wimax(ieee 802.16族)、ieee 802.20、长期演进(lte)、ev
‑
do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、edct、蓝牙、其派生物以及表示为3g、4g、5g和后续代的任何其他无线协议。在备选实现中，这些板级模块的每个可集成到独立ic(所述独立ic耦合到封装的装置977的封装衬底)上或者单个ic(soc)(所述单个ic(soc)耦合到封装的装置977的封装衬底)内。
[0127]
在另一方面，半导体封装用于保护集成电路(ic)芯片或管芯，并且还为管芯提供到外部电路的电接口。随着对更小电子装置的需求增加，半导体封装被设计为甚至更加紧凑并且必须支持更大的电路密度。此外，对更高性能装置的需求引起对改进的半导体封装的需要，该改进的半导体封装实现与后续组装处理兼容的薄封装轮廓和低总体翘曲。
[0128]
在实施例中，使用到陶瓷或有机封装衬底的引线接合。在另一个实施例中，c4过程用来将管芯安装到陶瓷或有机封装衬底。具体地，c4焊球连接能够被实现，以提供半导体装置与衬底之间的倒装芯片互连。倒装芯片或受控塌陷芯片连接(c4)是用于半导体装置(例如集成电路(ic)芯片、mems或组件)的、利用焊料块而不是引线接合的一种安装类型。焊料块沉积在c4焊盘上，所述c4焊盘位于衬底封装的顶侧。为了将半导体装置安装到衬底，它被翻转，其中有源侧向下朝向安装区域(facing down on the mounting area)。焊料块用来
将半导体装置直接连接到衬底。
[0129]
图10示出按照本公开的实施例的倒装芯片安装的管芯的截面图。
[0130]
参照图10，按照本公开的实施例，设备1000包括管芯1002，例如按照本文所述一个或多个过程所制作的或者包括本文所述一个或多个特征的集成电路(ic)。管芯1002在其上包括金属化焊盘1004。封装衬底1006(例如陶瓷或有机衬底)在其上包括连接1008。管芯1002和封装衬底1006通过焊球1010电连接，所述焊球1010耦合到金属化焊盘1004和连接1008。底填充材料1012包围焊球1010。
[0131]
处理倒装芯片可与常规ic制作相似，其中具有几个附加操作。接近制造过程结束时，附连焊盘被金属化，以使它们更能接受焊料。这通常由若干处理来组成。然后在每个金属化焊盘上沉积小焊点。然后如常从晶片来切割出芯片。为了将倒装芯片附连到电路中，芯片被倒转以使焊点下碰到在下层电子器件或电路板上的连接器上。然后通常使用超声或者备选回流焊料过程来重新熔化焊料，以产生电连接。这还留下芯片的电路与下层安装之间的小空间。在大多数情况下，电绝缘粘合剂然后被“底填充”，以提供更强机械连接，提供热桥，并且确保焊料接头不会因芯片和系统的其余部分的差分发热而受应力。
[0132]
在其他实施例中，诸如穿透硅通孔(tsv)和硅插入器的、更新的封装和管芯
‑
管芯互连方式被实现，以制作结合按照本公开的实施例的、按照本文所述一个或多个过程所制作的或者包括本文所述一个或多个特征的集成电路(ic)的高性能多芯片模块(mcm)和系统级封装(sip)。
[0133]
因此，本公开的实施例包括具有表面锗浓度高的源或漏结构的集成电路结构，以及描述制作具有表面锗浓度高的源或漏结构的集成电路结构方法。
[0134]
虽然以上描述了具体实施例，但是这些实施例不是意在限制本公开的范围，即使在针对特定特征仅描述单个实施例的情况下也是如此。本公开中提供的特征的示例意在是说明性的而不是限制性的，除非另外说明。以上描述意在涵盖这类备选方案、修改和等效方案，这一点对于获益于本公开的本领域技术人员会是显然的。
[0135]
本公开的范围包括本文所(显式或隐式)公开的任何特征或者特征的组合或者其任何概括，无论它是否减轻本文所解决问题的任一个或全部。相应地，可在本技术(或者要求其优先权的申请)的审查期间将新权利要求制定为特征的任何这种组合。具体地，参照所附权利要求书，来自从属权利要求的特征可与独立权利要求的特征相结合，以及来自相应独立权利要求的特征可按照任何适当方式而不只是按照所附权利要求书中列举的具体组合相结合。
[0136]
以下示例涉及其他实施例。不同实施例的各种特征可按照不同方式相结合，其中包括一些特征而排除其他特征以适合各种不同应用。
[0137]
示例实施例1：集成电路结构包括鳍，该鳍具有下鳍部分和上鳍部分。栅叠层处于鳍的上鳍部分之上，栅叠层具有与第二侧相对的第一侧。第一源或漏结构具有在栅叠层的第一侧被嵌入鳍中的外延结构。第二源或漏结构具有在栅叠层的第二侧被嵌入鳍中的外延结构。第一和第二源或漏结构的外延结构的每个包括硅、锗和硼，锗在第一和第二源或漏结构的外延结构的每个的顶面具有大于55%的原子浓度。金属硅化物层处于第一和第二源或漏结构的外延结构的每个的顶面上并且与其直接接触。
[0138]
示例实施例2：示例实施例1的集成电路结构，其中金属硅化物层是硅锗层的硅化
物，该硅锗层具有与在外延结构的每个的顶面的、外延结构的每个的组成基本上相同的组成。
[0139]
示例实施例3：示例实施例1的集成电路结构，其中金属硅化物层是硅锗层的硅化物，该硅锗层具有锗的原子浓度小于10%的组成。
[0140]
示例实施例4：示例实施例3的集成电路结构，其中金属硅化物层是硅锗层的硅化物，该硅锗层具有锗的原子浓度小于5%的组成。
[0141]
示例实施例5：示例实施例1、2、3或4的集成电路结构，其中下鳍部分包括下层体单晶硅衬底的一部分。
[0142]
示例实施例6：示例实施例1、2、3、4或5的集成电路结构，进一步包括分别沿栅叠层的第一和第二侧的第一和第二介电栅侧壁间隔物。
[0143]
示例实施例7：示例实施例1、2、3、4、5或6的集成电路结构，进一步包括：第一源或漏结构的外延结构上的金属硅化物层的第一部分上的第一导电接触；以及第二源或漏结构的外延结构上的金属硅化物层的第二部分上的第二导电接触。
[0144]
示例实施例8：集成电路结构包括鳍，该鳍具有下鳍部分和上鳍部分。栅叠层处于鳍的上鳍部分之上，栅叠层具有与第二侧相对的第一侧。第一源或漏结构具有在栅叠层的第一侧被嵌入鳍中的外延结构，外延结构包括下半导体层以及下半导体层上的覆盖半导体层。第二源或漏结构具有在栅叠层的第二侧被嵌入鳍中的外延结构，外延结构包括下半导体层以及下半导体层上的覆盖半导体层。第一和第二源或漏结构的外延结构的每个的下半导体层包括硅、锗和硼，锗在第一和第二源或漏结构的外延结构的每个的下半导体层的顶面具有大于55%的原子浓度。第一和第二源或漏结构的外延结构的每个的覆盖半导体层包括硅、锗和硼，锗具有小于10%的原子浓度。金属硅化物层处于覆盖半导体层的开口中，金属硅化物层与第一和第二源或漏结构的外延结构的每个的下半导体层的顶面直接接触。
[0145]
示例实施例9：示例实施例8的集成电路结构，其中第一和第二源或漏结构的外延结构的每个的覆盖半导体层包括锗，所述锗具有小于5%的原子浓度。
[0146]
示例实施例10：示例实施例8或9的集成电路结构，其中第一和第二源或漏结构的外延结构的每个的覆盖半导体层包括硼，所述硼具有大于5e20cm
‑3的原子浓度。
[0147]
示例实施例11：示例实施例8、9或10的集成电路结构，其中金属硅化物层是硅锗层的硅化物，该硅锗层具有与在下半导体层的顶面的、下半导体层的组成基本上相同的组成。
[0148]
示例实施例12：示例实施例8、9或10的集成电路结构，其中金属硅化物层是硅锗层的硅化物，该硅锗层具有与覆盖半导体层的组成基本上相同的组成。
[0149]
示例实施例13：示例实施例8、9、10、11或12的集成电路结构，其中下鳍部分包括下层体单晶硅衬底的一部分。
[0150]
示例实施例14：示例实施例8、9、10、11、12或13的集成电路结构，进一步包括分别沿栅叠层的第一和第二侧的第一和第二介电栅侧壁间隔物。
[0151]
示例实施例15：示例实施例8、9、10、11、12、13或14的集成电路结构，进一步包括：第一源或漏结构的外延结构的下半导体层上的金属硅化物层的第一部分上的第一导电接触；以及第二源或漏结构的外延结构的下半导体层上的金属硅化物层的第二部分上的第二导电接触。
[0152]
示例实施例16：计算装置包括板以及耦合到该板的组件。组件包括集成电路结构。
集成电路结构包括鳍，该鳍具有下鳍部分和上鳍部分。栅叠层处于鳍的上鳍部分之上，栅叠层具有与第二侧相对的第一侧。第一源或漏结构具有在栅叠层的第一侧被嵌入鳍中的外延结构。第二源或漏结构具有在栅叠层的第二侧被嵌入鳍中的外延结构。第一和第二源或漏结构的外延结构的每个包括硅、锗和硼，锗在第一和第二源或漏结构的外延结构的每个的顶面具有大于55%的原子浓度。金属硅化物层处于第一和第二源或漏结构的外延结构的每个的顶面上并且与其直接接触。
[0153]
示例实施例17：示例实施例16的计算装置，进一步包括耦合到板的存储器。
[0154]
示例实施例18：示例实施例16或17的计算装置，进一步包括耦合到板的通信芯片。
[0155]
示例实施例19：示例实施例16、17或18的计算装置，进一步包括耦合到板的相机。
[0156]
示例实施例20：示例实施例16、17、18或19的计算装置，进一步包括耦合到板的电池。
[0157]
示例实施例21：示例实施例16、17、18、19或20的计算装置，进一步包括耦合到板的天线。
[0158]
示例实施例22：示例实施例16、17、18、19、20或21的计算装置，其中组件是封装的集成电路管芯。