三维存储器及其制备方法与流程

1.本申请涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3d nand)的结构及其制备方法。


背景技术：

2.在现有技术的三维存储器制备方法中，通常采用固相结晶法(solid phase crystallization，spc)生成多晶硅沟道层，具体地，通常采用如图17a至图17e所示的以下步骤：
3.如图17a所示，形成沟道结构的功能层，具体地，可在堆叠结构2中形成贯穿至衬底1的沟道孔3，沟道孔3在衬底1中形成具有一定深度的凹槽，并在凹槽中形成外延层4。在外延层4的远离衬底1的表面和沟道孔3的内侧壁上可通过沉积等方法形成第一氧化物层/氮化物层/第二氧化物层/一次非晶硅沉积层onop的堆叠结构，其中ono堆叠结构组成功能层5，非晶硅沉积层可作为保护牺牲层6。
4.如图17b所示，在沟道孔3中对其底部(靠近衬底1的部分)进行深孔刻蚀sono，以此破坏位于沟道孔3的底部的功能层5和保护牺牲层6，以暴露外延层4。在该过程期间，为了保护功能层5，保护牺牲层6中的一些非晶硅可能被刻蚀掉。
5.如图17c所示，执行另一蚀刻工艺(例如，湿蚀刻工艺)以去除保护牺牲层6的剩余部分。
6.如图17d所示，生成多晶硅沟道层以连接外延层4。具体地，可通过例如化学气相沉积(cvd)方法在功能层5的表面预先形成非晶硅层7，然后非晶硅层7可通过例如固相结晶法生成多晶硅沟道层8。具体地，可在600℃以上的高温下使非晶硅熔化，再在温度稍低的时候使其出现晶核，随着温度的降低熔融的硅在晶核上继续晶化而使晶粒增大最终转化为多晶硅沟道层8。
7.如图17e所示，在沟道孔3的剩余空间中填充沟道填充层9。
8.然而，随着三维存储器中叠层结构的层叠数目越来越多，沟道的高宽比(ar)越来越大，对多晶硅沟道层的质量要求也越来越高。上述通过固相结晶法生成的多晶硅沟道层其结晶性较差，载流子迁移率较低(高阻抗)，同时由于沟道长度变长，多晶硅沟道层的电阻增大，导致沟道结构的导通电流减小并可能影响阈值电压(vt)的稳定性，最终导致三维存储器的性能变差。
9.此外，在现有三维存储器的制备方法中，通常还需要实施高能离子轰击以形成穿通至外延层的深孔(深孔刻蚀sono)，而这样的高能离子轰击，会破坏外延层而产生晶格缺陷等问题，从而最终影响三维存储器的性能。


技术实现要素：

10.本申请提供了一种可至少部分解决现有技术中存在的上述问题的三维存储器及其制备方法。
11.本申请一方面提供了一种制备三维存储器的方法，所述方法包括：在衬底上形成叠层结构，并在所述叠层结构中形成沟道孔；在所述沟道孔的靠近所述衬底的底面形成第一外延层；在所述第一外延层的远离所述衬底的上表面和所述沟道孔的内侧壁上依次形成功能层和非晶硅层；在所述叠层结构的远离所述衬底的顶面形成诱发金属薄膜；以及使所述非晶硅层与所述诱发金属薄膜接触，以诱发结晶形成多晶硅沟道层。
12.在一个实施方式中，使所述非晶硅层与所述诱发金属薄膜接触，以诱发所述非晶硅层结晶形成多晶硅沟道层包括：使所述非晶硅层与所述诱发金属薄膜接触生成诱发金属硅化物；通过控制退火温度和退火持续时间，以控制所述诱发结晶的速度，使所述诱发结晶中形成的诱发金属硅化物集中在所述沟道孔的所述底面；以及诱发所述非晶硅层结晶形成多晶硅沟道层。
13.在一个实施方式中，使所述非晶硅层与所述诱发金属薄膜接触，以诱发所述非晶硅层结晶形成多晶硅沟道层之后，所述方法还包括：去除所述诱发金属硅化物，并去除所述功能层的位于所述底面的部分，以暴露所述第一外延层的所述上表面；以及在所述上表面上形成第二外延层以连接所述多晶硅沟道层。
14.在一个实施方式中，所述非晶硅层结晶以形成多晶硅沟道层包括：所述非晶硅层在退火工艺中诱发结晶以形成多晶硅沟道层。
15.在一个实施方式中，所述退火工艺的温度为500℃
‑
550℃。
16.在一个实施方式中，在所述叠层结构的远离所述衬底的顶面形成诱发金属薄膜还包括：由镍、铝和钴金属中的至少一种制备所述诱发金属薄膜。
17.在一个实施方式中，所述诱发金属硅化物与所述多晶硅沟道层具有大于设定值的刻蚀选择比，以在去除所述诱发金属硅化物时保留所述多晶硅沟道层。
18.在一个实施方式中，在形成所述第二外延层的步骤之前所述方法还包括：在所述多晶硅沟道层的表面上形成第一氧化膜；在所述第一外延层的所述上表面上形成第二氧化膜，其中，所述第一氧化膜的厚度大于所述第二氧化膜的厚度；去除所述第二氧化膜；以及减薄所述第一氧化膜，并去除所述第一氧化膜的与所述第一外延层的所述上表面相对的部分。
19.在一个实施方式中，去除所述诱发金属硅化物包括：采用气相刻蚀工艺去除所述诱发金属硅化物。
20.在一个实施方式中，所述方法还包括：在形成所述诱发金属薄膜之前，采用低温氧化工艺在所述非晶硅层的表面生成覆盖所述非晶硅层的保护层；以及在形成多晶硅沟道层的步骤后去除所述保护层。
21.在一个实施方式中，在所述叠层结构的远离所述衬底的顶面形成诱发金属薄膜还包括：在所述顶面的对应所述沟道孔的部分形成诱发金属薄膜；以及采用湿法刻蚀去除所述诱发金属薄膜中未与所述非晶硅层接触的部分。
22.在一个实施方式中，在所述衬底上形成包括至少一个子叠层结构的叠层结构。
23.本申请另一方面提供了一种三维存储器，包括：衬底；设置在所述衬底上的叠层结构，所述叠层结构包括交替叠置的栅极层和绝缘层；以及贯穿所述叠层结构的沟道结构，其中，所述沟道结构包括第一外延层和第二外延层，所述第一外延层设置于所述衬底中，所述第二外延层设置于所述第一外延层远离所述衬底的表面。
24.在一个实施方式中，所述沟道结构包括贯穿所述叠层结构的沟道层，所述沟道层与所述第二外延层连接。
25.在一个实施方式中，所述沟道层通过预先制备非晶硅层，并基于金属诱导结晶制得。
26.在一个实施方式中，所述叠层结构包括至少一个子叠层结构。
27.根据上述的实施方式的制备三维存储器的方法以及三维存储器，通过金属诱发横向结晶的工艺可生成结晶性能良好，并具有较佳载流子迁移率的多晶硅沟道层，此外，通过利用沟道孔中去除诱发金属硅化物后的空间生成第二外延层以自行对准连接多晶硅沟道层，不需要在沟道孔中进行深孔刻蚀，优化了三维存储器的制备工艺，并提高了三维存储器的性能。
附图说明
28.通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：
29.图1是根据本申请的一个实施方式的三维存储器的制备方法流程图；
30.图2至图13是根据本申请的一个实施方式的制备方法的工艺示意图；
31.图14是根据本申请的一个实施方式的采用金属诱导法生成多晶硅沟道层的示例性图像；
32.图15和图16是根据本申请的一个实施方式的采用金属诱导法生成多晶硅沟道层的工艺示意图；以及
33.图17a至图17e是现有三维存储器的制备方法的示例性工艺示意图。
具体实施方式
34.为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
35.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一侧也可被称作第二侧，第一窗口也可称为第二窗口，反之亦然。
36.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。此外，在本文中，当描述一个部分位于另一部分“上”时，意味着位于所述另一部分的上面或者下面，而并非绝对表示以重力方向为基准位于之上之意。
37.还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一
个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
38.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
39.需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。
40.此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。
41.图1是根据本申请第一实施方式的三维存储器的制备方法1000的流程图。如图1所示，本申请提供一种三维存储器的制备方法1000包括：
42.s1，在衬底上形成叠层结构，在叠层结构中形成沟道孔；
43.s2，在沟道孔的靠近衬底的底面形成第一外延层；
44.s3，在第一外延层的远离衬底的上表面和沟道孔的内侧壁上依次形成功能层和非晶硅层；
45.s4，在叠层结构的远离衬底的顶面形成诱发金属薄膜，非晶硅层与诱发金属薄膜接触，并发生硅化反应，生成诱发金属硅化物；以及
46.s5，使非晶硅层结晶以形成多晶硅沟道层。
47.下面将结合图2至图9详细说明上述制备方法1000的各个步骤的具体工艺。
48.具体地，图2是根据本申请的一个实施方式的制备方法的、在沟道孔中形成功能层和非晶硅层后所形成的结构的剖面示意图。在衬底上形成叠层结构，在叠层结构中形成沟道孔的步骤s1可例如包括：制备衬底100；在衬底100上形成叠层结构200；以及在叠层结构200中形成沟道孔300，沟道孔300沿叠层厚度方向贯穿叠层结构200并延伸至衬底100中。
49.衬底100为半导体衬底，其材料可选择单晶硅(si)、单晶锗(ge)、或硅锗(gesi)、碳化硅(sic)；也可选择绝缘体上硅(soi)，绝缘体上锗(goi)；或者还可选择其它的材料，例如砷化镓等
ⅲ‑ⅴ
族化合物。
50.叠层结构200用于在其中形成垂直于衬底100方向的存储单元串。如图2所示，在本申请的一个实施方式中，可通过一个或多个薄膜沉积工艺在衬底100的一侧形成叠层结构200，薄膜沉积工艺可包括但不限于cvd、pvd、ald或其任何组合，本申请对此不作限定。叠层结构200可包括多个由绝缘层210和牺牲层220交替层叠的叠层，其中牺牲层220将在后续的步骤中被替换为栅极层。牺牲层220可以是氮化物层，例如氮化硅。绝缘层210可以是氧化物层，例如，氧化硅。
51.进一步地，叠层结构200还可包括多个子叠层结构，即叠层结构200可由单个子叠层(single deck)结构形成(如图2所示)，也可由多个子叠层(multiple deck)结构依次层叠形成。叠层结构200中的牺牲层或栅极层的层数越多，形成的存储单元串中包括的存储单
元就越多，器件的集成度就越高。
52.再次参考图2，沟道孔300为贯穿叠层结构200并延伸至衬底100中的通孔。可采用例如刻蚀工艺等形成沟道孔300，使沟道孔300穿过叠层结构200并延伸至衬底100中。在另一些实施方式中，也可在沟道孔300到达衬底100之前停止上述蚀刻工艺，执行后续的冲压工艺以进一步将沟道孔300延伸到衬底100中。
53.在本申请的一个实施方式中，制备三维存储器的方法1000还包括在沟道孔300的靠近衬底100的底面形成第一外延层340，该第一外延层340可通过选择性外延生长(seg)工艺形成，例如气相外延(vpe)、液相外延(lpe)、分子束外延(mpe)或者其任意组合。第一外延层340可以是外延硅、硅锗、锗、iii
‑
v化合物材料、ii
‑
vi化合物材料、有机半导体材料和其它适当半导体材料中的至少一种。
54.图2仅以包括单个子叠层结构的叠层结构200为例描述沟道孔300的设置过程，本领域技术人员可以理解的是，叠层结构200也可由分别设置有沟道孔的多个子叠层结构依次层叠形成。
55.在本申请的一个实施方式中，制备三维存储器的方法1000还包括在第一外延层340的远离衬底的上表面341和沟道孔300的内侧壁上依次形成功能层310和非晶硅层320。
56.功能层310可包括从沟道孔300的内侧壁依次层叠的阻挡层311、电荷存储层312以及隧穿层313。
57.在本申请的一个实施方式中，功能层310可为ono叠层，ono(oxide
‑
nitride
‑
oxide)叠层即氧化物、氮化物和氧化物的叠层。可通过例如原子层沉积的方法依次沉积氧化物、氮化物和氧化物的叠层形成功能层310。
58.非晶硅层320可通过例如化学气相沉积(cvd)方法形成在遂穿层313靠近沟道孔300的轴线的表面。在后续的工艺步骤中，非晶硅层320可通过金属诱发横向结晶(metal induced lateral crystallization，milc)方法诱发形成多晶硅，从而形成多晶硅沟道层350(如图7所示)。
59.进一步地，在本申请的一个实施方式中，制备三维存储器的方法1000还包括在非晶硅层320的靠近沟道孔300的轴线的表面生成覆盖非晶硅层320的保护层(未示出)。保护层通常在低温环境下制备，以防止非晶硅层320在上述诱发多晶硅的工艺步骤之前发生结晶，保护层可以是例如低温原子层沉积氧化物。保护层用于在后续生成多晶硅沟道层350(如图7所示)的步骤中固定通过结晶生成的沟道层350。在多晶硅层350生成后，可通过例如刻蚀工艺，去除保护层。
60.作为一种选择，沟道孔300的剩余空间还可部分或者全部填充沟道牺牲层360，该沟道牺牲层360可包括电介质材料，例如氧化硅。在沟道孔300中，沟道牺牲层360、非晶硅层320、隧穿层313、电荷存储层312和阻挡层311从沟道孔300的轴线朝向内侧壁径向依次布置。
61.随着三维存储器中叠层结构的层叠数目越来越多，使得沟道的高宽比(ar)越来越大，沟道长度越来越长，因此对多晶硅沟道层的质量要求也越来越高。在如图17a
‑
17e为代表的现有技术中，由固相结晶法所形成的多晶硅沟道层，其结晶性较差，载流子迁移率较低(高阻抗)，同时由于沟道长度变长，导致沟道层的电阻增大，导致沟道结构的导通电流减小并可能影响阈值电压(vt)的稳定性，最终导致三维存储器的性能变差。
62.另外，在这些现有三维存储器的制备方法中，通常还需要实施高能离子轰击以形成穿通至外延层的沟道孔(深孔刻蚀sono)，而这样的高能离子轰击，会破坏外延层而产生晶格缺陷等问题。不仅如此，随着沟道的高宽比(ar)越来越大，沟道长度越来越长，高能离子轰击难以有效控制外延层表面的凹槽深度，而过大的凹槽深度通常会引起后续多晶硅沉积的l脚(l foot)缺陷。同时，由于沟道孔的内侧壁onop的多层堆叠结构具有例如氧化硅、非晶硅、氮化硅等多种不同类型的膜层，必须使用氟基混合气体作为等离子体刻蚀的刻蚀气体，才能有效穿透这些膜层，而氟基混合气体的使用也会导致侧壁堆叠结构的破坏以及硅外延层的界面缺陷。在现有制备三维存储器的方法中出现的以上这些问题都会影响沟道的制备以及最终三维存储器的性能。
63.而在本申请的上述实施方式中，区别于上述的现有技术，采用金属诱发横向结晶milc工艺制备沟道层，可使非晶硅层在较低的温度下发生相变形成多晶硅沟道层，并且由milc所诱发出的多晶硅结晶性能良好，具有较佳载流子迁移率(低阻抗)。因此，本发明通过利用milc工艺来制备沟道层，能够得到质量远高于通过现有spc工艺所制备的多晶硅沟道层。
64.同时，本申请提供的三维存储器的制备方法，在后续的沟道层和外延层的连接过程中，不采用现有的干法刻蚀工艺，而是通过控制milc工艺中的退火温度和持续时间使得最终诱发金属硅化物存在于沟道孔的底部，以在后续步骤中去除，并再次利用选择性外延生长(seg)工艺在沟道孔中去除诱发金属硅化物后的空间中生成第二外延层，以使第二外延层自行对准连接沟道层，可有效地避免影响沟道的制备以及最终三维存储器的性能的上述问题。
65.图3至图9是根据本申请的一个实施方式的制备方法的工艺示意图。具体地，如图3所示，可采用例如干法刻蚀工艺和湿法刻蚀工艺中的任意一种或多种依次去除位于叠层结构200和沟道孔300顶部(远离衬底100的部分)的沟道牺牲层360、非晶硅层320和隧穿层313(在图2中示出)并将上述去除处理停止于电荷存储层312。叠层结构200的顶部仅保留阻挡层311和电荷存储层312，位于沟道孔300中的非晶硅层320的截面321呈围绕沟道孔300轴线的、具有一定宽度的圆环形状。
66.如图4所示，可采用例如等离子体气相沉积(pvd)的方法在沟道孔300的顶部沉积诱发金属薄膜11，其中诱发金属可选择镍、铝和钴等，使诱发金属薄膜11的一个表面与非晶硅层320的顶部截面321(如图3所示)紧密接触。进一步地，可采用例如硫酸过氧化物((热硫酸(h2so4)和双氧水(h2o2)的混合物(hot spm))湿法清除不与非晶硅层320的截面321接触的诱发金属薄膜11，换言之，在本步骤中可仅保留诱发金属薄膜11中与非晶硅层320的截面321(如图3所示)紧密接触的部分。
67.如图5至图7以及图14至图16所示，多晶硅沟道层350可通过金属诱发横向结晶milc工艺形成。在milc工艺中，形成诱发金属薄膜11(如图4所示)的诱发金属可降低非晶硅向多晶硅转变的相变能量，并且对诱发金属和非晶硅进行退火处理可使非晶硅晶化而生成多晶硅14(如图6所示)。该过程的晶化温度可低于500℃。在本申请的一个实施方式中，可将退火工艺中的反应温度设置为例如500℃
‑
550℃。进一步地，还可将持续时间设定为例如30min或以上。如图5和图14所示，当诱发金属薄膜11与非晶硅层320接触时，在接触界面处发生硅化反应并生成诱发金属硅化物12(例如，硅化镍nisi2)，利用诱发金属硅化物12释放
的潜热及接触界面处因晶格失措而提供的晶格位置，非晶硅原子在其与诱发金属接触界面处可重结晶，形成多晶硅晶粒。如图6、图15和图16所示，诱发金属硅化物12被破坏后，诱发金属原子在非晶硅层内可继续迁移(参考图16中示出的表示诱发金属迁移方向的箭头)，再次形成诱发金属硅化物12，如此反复可直到非晶硅基本上全部晶化为多晶硅14。进一步地，可通过控制退火温度和持续时间有效地控制非晶硅的晶化情况，具体地，可通过在milc工艺中控制退火温度，使多晶硅14的生长速度维持在较高的水平的同时，避免非晶硅在发生诱导之前结晶。
68.如图7所示，考虑到最终存在于多晶硅沟道层350中的诱发金属硅化物12会在后续的高温工艺中发生相变或者结团等现象而形成高阻，在本申请的一个实施方式中，可通过控制退火温度和持续时间使得诱发金属硅化物12最终存在于沟道孔300的底部，并可通过后续步骤去除。
69.如图8至图13所示，为了制作三维存储器中存储单元串的下选通管器件bsg的沟道，需要将多晶硅沟道层350与衬底中形成的外延层连接。
70.如图8所示，可采用例如刻蚀工艺去除沟道牺牲层360(参见图7)。
71.在本申请的一个实施方式中，诱发金属的选择，应考虑诱发金属硅化物12与多晶硅的刻蚀选择比，两者需具有预定的高刻蚀选择比。例如，硅化镍nisi2与多晶硅具有较高刻蚀选择比，因此可选择金属镍(ni)生成诱发金属薄膜11。
72.当诱发金属硅化物12与多晶硅具有大于设定值的、较高的刻蚀选择比时，可确保采用刻蚀工艺(例如，干法刻蚀)去除存在于沟道孔300底部的诱发金属硅化物12的步骤中，多晶硅沟道层350能够不被去除。
73.上述工艺通过效地去除诱发金属硅化物，避免了诱发金属硅化物在后续的高温工艺中发生相变或者结团等现象而形成高阻的可能性，使得milc工艺形成多晶硅沟道层成为可能。
74.进一步地，由于ono叠层结构的功能层310与多晶硅具有较高刻蚀选择比，因此，如图9所示，可选择例如湿法刻蚀的工艺去除位于沟道300的底部的功能层310(参见图8)，以暴露出第一外延层340。根据本申请的一个示例性实施例，可选用hf+h3po4+hf溶液作为湿法刻蚀的腐蚀液。
75.如图9所示，去除位于沟道孔300的底部的诱发金属硅化物12和功能层310(参见图8)后，在沟道孔300的底部存在一个空间13。参见图12，可再次采用选择性外延生长(seg)工艺形成第二外延层370以自对准连接多晶硅沟道层350。具体地，在空间13中可通过例如气相外延(vpe)、液相外延(lpe)、分子束外延(mpe)或者其任意组合，在第一外延层340的远离衬底的上表面朝向沟道孔300形成第二外延层370。第二外延层370可以是外延硅、硅锗、锗、iii
‑
v化合物材料、ii
‑
vi化合物材料、有机半导体材料和其它适当半导体材料中的至少一种。
76.第一外延层340和第二外延层370可共同组成三维存储器中存储单元串下选通管器件bsg的沟道，位于叠层结构200中底层的牺牲层221在后续步骤中会替换为底层栅极层，并可作为存储单元串的下选通管器件bsg的栅极。
77.根据本申请的一个示例性实施方式，在形成第二外延层370的步骤中，还可包括氧化多晶硅沟道350和第一外延层340的步骤以及去除多晶硅沟道350的表面和第一外延层
340表面氧化膜的步骤。具体地，如图10所示，分别在多晶硅沟道层350的靠近沟道孔300的轴线的表面和第一外延层340的远离衬底的上表面341上形成第一氧化膜351和第二氧化膜342，并且，由于多晶硅沟道350的氧化速率大于第一外延层340的氧化速率，因此第一氧化膜351的厚度大于第二氧化膜342的厚度。之后，如图11所示，可利用例如湿法刻蚀工艺，通过控制腐蚀液(例如氢氟酸)的浓度和通入速率，控制刻蚀量，使得第二氧化膜342(如图10所示)被完全去除，同时第一氧化膜351还有少量剩余。换言之，可通过刻蚀工艺，保证第一外延层340的上表面上没有氧化物，而在多晶硅沟道层350的靠近沟道孔300的轴线的表面具有较薄的氧化层。
78.通过以上步骤，一方面可有效地减薄多晶硅沟道，控制多晶硅沟道中的缺陷总量，另一方面还可通过在多晶硅沟道层表面设置的氧化层有效地防止在形成第二外延层的步骤中，多晶硅沟道层受到影响，例如防止多晶硅沟道层的表面生长出外延结构。
79.再次参考图12，在第二外延层370制备完成后，可采用填充介质层380填充沟道孔300，以支撑沟道结构并改善其稳定性。填充介质层380可包括氧化介质层，例如氧化硅等。进一步地，在填充过程中，可通过控制沟道填充工艺，在填充介质层380中形成多个绝缘间隙以减轻结构应力。
80.进一步地，参考图13，还可在沟道孔300的顶部形成沟道插塞390。沟道插塞390的材料可选用与多晶硅沟道层350相同的材料制备，例如p型掺杂的多晶硅等。沟道插塞390的一侧可电联接多晶硅沟道层350，另一侧可电联接例如后段制程互连结构(array beol)，并基于后段制程互连结构电联接外围电路晶圆。
81.本申请提供的三维存储器制备方法可为三维存储器提供结晶性能良好，具有较佳载流子迁移率(低阻抗)的多晶硅沟道层，提高了维存储器的性能。
82.进一步地，本申请提供的三维存储器制备方法不采用现有的利用高能离子轰击外延层的深孔刻蚀工艺(sono)，而是利用材料间的高刻蚀选择比依次去除位于沟道孔底部的诱发金属硅化物和功能层，并利用沟道孔中去除诱发金属硅化物后的空间二次生成外延层，与沟道层的连接，完成三维存储器中存储单元工作的电路回路。因此，可有效避免现有制备三维存储器的双堆叠或多堆叠工艺中因为下沟道孔的套刻精度(ovl)存在偏移，使得深孔刻蚀易破坏上、下沟道孔结合处的功能层的问题，提高了三维存储器的性能。
83.再次参考图13，本申请另一方面还提供一种三维存储器结构。具体地，三维存储器结构包括衬底100、叠层结构200和沟道结构。叠层结构200设置在衬底100上，包括交替叠置的绝缘层210和牺牲层220。沟道结构贯穿叠层结构200，包括形成在沟道孔300中以填充沟道孔300的阻挡层311、电荷存储层312、隧穿层313、第一外延层340、第二外延层370、填充介质层380和沟道插塞390。第一外延层340的至少一部分设置于衬底100中，第二外延层370设置于第一外延层340远离衬底100的表面。
84.在一个实施方式中，沟道结构还包括：贯穿叠层结构200的多晶硅沟道层350，多晶硅沟道层350与第二外延层370连接，以形成存储单元串工作的电路回路。
85.在一个实施方式中，多晶硅沟道层可通过非晶硅层在退火工艺中基于诱发金属硅化物结晶制得。
86.在一个实施方式中，诱发金属硅化物与多晶硅具有预定的高刻蚀选择比，可确保在去除存在于沟道孔300的底部的未发生晶化的诱发金属硅化物的步骤中，多晶硅沟道层
350能够不被去除。
87.在一个实施方式中，叠层结构200包括至少一个子叠层结构。
88.由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。
89.此外，在制备三维存储器方法的后序工艺中，还包括将交替的叠置的绝缘层和牺牲层中的牺牲层除去，以金属层替代形成栅极层的步骤。本申请中的实施例和工艺流程仅示出了栅极层形成之前的叠层结构。三维存储器的最终产品应被提供具有交替的绝缘层和栅极层的叠层结构。
90.本申请提供的三维存储器结构，其多晶硅沟道层通过采用预先制备的非晶硅层在退火工艺中基于诱发金属结晶制得，具有结晶性能良好，载流子迁移率(低阻抗)较佳的特点。可有效地避免由于沟道的高宽比(ar)越来越大，沟道层的电阻增大，导致沟道结构的导通电流减小并影响阈值电压(vt)的稳定性的问题。同时，与如图17a
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17e为代表的现有技术比较，本申请提供的三维存储器结构不需要通过实施高能离子轰击以形成穿通至外延层的沟道孔(深孔刻蚀sono)，可避免因破坏外延层而产生晶格缺陷以及造成相邻界面高度的不均匀性等问题。通过利用选择性外延生长(seg)工艺在沟道孔中去除诱发金属硅化物后的空间中生成第二外延层，以使第二外延层自行对准连接沟道层，可有效地提高三维存储器的性能。
91.以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。