半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其形成方法。


背景技术：

2.随着集成电路制造技术的快速发展，促使集成电路中的半导体器件的尺寸不断地缩小，使整个集成电路的运作速度将因此而能有效地提升。随着元件的尺寸要求越来越小，相应的，所形成的与半导体器件连接的导电结构的尺寸越来越小。
3.然而，现有的半导体结构的性能和可靠性仍然有待改善。


技术实现要素：

4.本发明解决的技术问题是提供一种半导体结构及其形成方法，以在实现刻蚀的自对准工艺的同时，提高所形成的半导体结构的性能和可靠性。
5.为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：基底；位于所述基底内的若干源漏结构；位于所述基底、以及若干所述源漏结构表面的第一介质层；位于所述第一介质层内、且位于所述源漏结构表面的第一导电结构，所述第一导电结构顶面齐平于所述第一介质层表面；位于所述第一导电结构顶面的导电保护结构；位于所述第一介质层表面的第二介质层，所述第二介质层还位于所述导电保护结构侧壁面，并且，所述第二介质层的材料与所述导电保护结构的材料不同。
6.可选的，所述第一导电结构的材料包括钴、钌或钨。
7.可选的，所述导电保护结构的厚度范围为50埃至200埃。
8.可选的，所述导电保护结构的材料包括介电材料或金属化合物。
9.可选的，所述第二介质层内以及所述导电保护结构内还具有第一导电开口，所述第一导电开口暴露出第一导电结构的部分顶面；所述半导体结构还包括：位于所述第一导电开口内的第二导电结构。
10.可选的，还包括：位于所述基底表面的若干栅极结构、位于栅极结构顶面的栅保护结构、以及位于栅极结构和栅保护结构侧壁面的侧墙，所述第一介质层还位于所述侧墙的侧壁面，并且，所述导电保护结构和栅保护结构的材料相同。
11.可选的，所述栅保护结构的厚度范围为50埃至200埃。
12.可选的，在所述栅极结构延伸方向的垂直方向上，所述第二介质层内还具有第二导电开口，所述第二导电开口暴露出所述栅极结构的部分顶面；位于所述第二导电开口内的第三导电结构。
13.可选的，所述基底包括衬底、以及位于所述衬底上的若干鳍部结构，所述栅极结构横跨所述鳍部结构。
14.可选的，还包括：位于所述第二介质层表面以及所述导电保护结构表面的第三介质层。
15.本发明的技术方案还提供一种半导体结构，包括：基底；位于所述基底内的若干源
漏结构；位于所述基底、以及若干所述源漏结构表面的第一介质层；位于所述第一介质层内、且位于所述源漏结构表面的第一导电结构，所述第一导电结构顶面齐平于所述第一介质层表面；位于所述第一导电结构顶面的牺牲层；位于所述第一介质层表面的第二介质层，所述第二介质层还位于所述牺牲层侧壁面，并且，所述第二介质层的材料与所述牺牲层的材料不同。
16.可选的，所述第一导电结构的材料包括钴、钌或钨。
17.可选的，所述牺牲层的材料包括氮化钛或金属材料。
18.可选的，所述金属材料包括：钨、钌或铂。
19.可选的，所述牺牲层的材料包括介电材料。
20.相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供基底；在所述基底内形成若干源漏结构；在所述基底、以及若干所述源漏结构表面形成第一介质层；在所述第一介质层内形成位于所述源漏结构表面的第一导电结构；在形成所述第一导电结构之后，采用选择性成膜工艺在所述第一导电结构顶面形成牺牲层；在形成所述牺牲层后，在所述第一介质层表面形成第二介质层，并且，所述牺牲层与所述第二介质层的材料不同。
21.可选的，所述第一导电结构的材料包括钴、钌或钨。
22.可选的，所述第二介质层的材料包括介电材料或金属化合物。
23.可选的，所述牺牲层的材料为介电材料；所述半导体结构的形成方法还包括：刻蚀部分所述牺牲层，直至在所述第二介质层内形成第一导电开口，所述第一导电开口暴露出第一导电结构的部分顶面；在所述第一导电开口内形成第二导电结构。
24.可选的，所述牺牲层的材料包括氮化钛或金属材料，所述选择性成膜工艺包括选择性金属化学镀工艺。
25.可选的，所述金属材料包括：钨、钌或铂。
26.可选的，所述选择性金属化学镀工艺的工艺参数包括：压强范围为20帕至100帕；采用的气体包括：sih4、h2、wf6，其中，wf6的气体流量范围为2sccm至50sccm；温度范围为100℃至400℃。
27.可选的，还包括：在形成所述第二介质层之后，回刻蚀并去除所述牺牲层，在所述第二介质层内形成第一开口，所述第一开口暴露出所述第一导电结构的顶面；在所述第一开口内形成导电保护结构，所述导电保护结构与所述第二介质层的材料不同。
28.可选的，回刻蚀所述牺牲层的工艺包括等离子体刻蚀工艺，所述等离子体刻蚀工艺的工艺参数包括：压强范围为40毫托至300毫托；源功率范围为500瓦至1500瓦；采用的气体包括：sih4、hbr和sf6中的一种或多种。
29.可选的，所述导电保护结构的材料包括介电材料或金属化合物。
30.可选的，还包括：在所述第二介质层以及导电保护结构上形成导电开口掩膜层，所述导电开口掩膜层内具有第一导电掩膜开口，所述第一导电掩膜开口暴露出部分所述导电保护结构表面、以及与所述导电保护结构邻接的部分第二介质层表面；以所述导电开口掩膜层和所述第二介质层为掩膜，刻蚀部分所述导电保护结构，直至在所述第二介质层内和所述导电保护结构内形成第一导电开口，所述第一导电开口暴露出第一导电结构的部分顶面；在所述第一导电开口内形成第二导电结构。
31.可选的，刻蚀部分所述导电保护结构的工艺中，对所述导电保护结构和所述第二介质层的刻蚀选择比在5:1以上。
32.可选的，还包括：在刻蚀部分所述导电保护结构之前，在所述第二介质层表面以及所述导电保护结构表面形成第三介质层。
33.可选的，还包括：在形成所述第一导电结构之前，在所述基底表面形成若干栅极结构、位于栅极结构顶面的栅保护结构、以及位于栅极结构和栅保护结构侧壁面的侧墙，所述第一介质层还位于所述侧墙的侧壁面，并且，所述导电保护结构和栅保护结构的材料相同。
34.可选的，所述栅保护结构的厚度范围为50埃至200埃。
35.可选的，导电开口掩膜层内还具有若干第二导电掩膜开口，所述第二导电掩膜开口暴露出部分栅保护结构；所述半导体结构的形成方法还包括：在刻蚀所述导电保护结构的同时，刻蚀所述栅保护结构，直至还在所述第二介质层内和所述栅保护结构内形成第二导电开口，所述第二导电开口暴露出栅极结构的部分顶面；在所述第二导电开口内形成第三导电结构。
36.可选的，所述基底包括衬底、以及位于所述衬底上的若干鳍部结构，所述栅极结构横跨所述鳍部结构。
37.与现有技术相比，本发明的技术方案具有以下有益效果：
38.本发明的技术方案提供的半导体结构的形成方法中，由于在形成所述第一导电结构之后，采用选择性成膜工艺在所述第一导电结构顶面形成牺牲层，因此，所述牺牲层能够仅位于第一导电结构顶面；同时，由于在形成所述牺牲层后，在所述第一介质层表面形成与所述牺牲层的材料不同的第二介质层，因此，后续刻蚀牺牲层的工艺中，能够对第二介质层和牺牲层具有不同的刻蚀速率，从而，一方面，当所述牺牲层的材料为介电材料时，所述牺牲层能够直接作为导电保护结构，并且，通过所述不同的刻蚀速率，能够在后续刻蚀部分牺牲层，以形成暴露出第一导电结构的导电开口时，实现刻蚀的自对准工艺。另一方面，当所述牺牲层为非介电材料时，后续在通过所述不同的刻蚀速率容易的去除牺牲层后，能够为在第一导电结构顶面形成与第二介质层的材料不同、且材料是介电材料的导电保护结构提供空间，从而，后续刻蚀导电保护结构的工艺中，能够对第二介质层和导电保护结构具有不同的刻蚀速率，进而，后续在刻蚀部分导电保护结构，以形成暴露出第一导电结构的导电开口时，也能够实现刻蚀的自对准工艺。在此基础上，由于形成所述牺牲层或是所述导电保护结构的过程中，没有对于第一导电结构的材料的刻蚀过程，从而，形成第一导电结构之后，刻蚀工艺对所述第一导电结构产生的影响较小，进而，所述半导体结构中，各区域的第一导电结构之间的电学特性一致性较高，从而，提高了所述半导体结构电学特性的稳定性，提高了半导体结构的性能和可靠性。综上，所述半导体结构能够在实现刻蚀的自对准工艺以形成所述导电开口的同时，提高所述半导体结构电学特性的稳定性，提高半导体结构的性能和可靠性。
附图说明
39.图1至图3是一种半导体结构的形成方法各步骤的结构示意图；
40.图4至图14是本发明一实施例的半导体结构的形成方法各步骤的剖面结构示意图。
具体实施方式
41.如背景技术所述，现有的半导体结构的性能和可靠性仍然有待改善。
42.以下结合附图进行详细说明，半导体结构的性能和可靠性仍然有待改善的原因。
43.图1至图3是一种半导体结构的形成方法各步骤的结构示意图。
44.请参考图1，提供基底100，所述基底100包括衬底(未图示)、以及位于衬底上相互分立的若干鳍部结构(未图示)；在所述基底100表面形成第一介质层(未图示)，所述第一介质层覆盖所述鳍部结构的部分侧壁面。
45.请继续参考图1，在所述第一介质层表面形成第二介质层110，所述第二介质层110内具有若干横跨所述鳍部结构的栅极开口(未图示)，所述栅极开口暴露出所述鳍部结构的表面和部分侧壁面；在所述栅极开口内形成栅极结构120、位于栅极结构120顶面的栅保护结构130、以及位于栅极结构120侧壁面和栅保护结构130侧壁面的侧墙140。
46.请参考图2，在所述栅保护结构130顶面、侧墙140顶面和第二介质层110表面形成第一导电开口掩膜层(未图示)，所述第一导电开口掩膜层内具有若干第一导电掩膜开口(未图示)；以所述第一导电开口掩膜层为掩膜，刻蚀所述第二介质层110，直至暴露出所述基底100表面，形成第一导电开口(未图示)；在所述第一导电开口内形成初始导电结构150。
47.所述初始导电结构150的材料为钴，从而，通过钴的材料特性，后续形成的导电结构的寄生电阻较小。
48.请参考图3，回刻蚀所述初始导电结构150，形成第一导电结构151，并且，在所述第二介质层110内形成位于所述第一导电结构151上的导电保护结构开口(未图示)；在所述导电保护结构开口内形成导电保护结构160。
49.接着，在所述导电保护结构160表面、所述第二介质层110表面形成第二导电开口掩膜层(未图示)，所述第二导电开口掩膜层内具有若干第二导电掩膜开口(未图示)，所述第二导电掩膜开口暴露出部分导电保护结构160和侧墙140顶面；以所述第二导电开口掩膜层为掩膜，刻蚀部分所述导电保护结构160，直至暴露出所述第一导电结构151顶面，在所述导电保护结构160和第二介质层110内形成第二导电开口(未图示)；在所述第二导电开口内形成第二导电结构(未图示)，所述第二导电结构与所述第一导电结构151电连接的。
50.在上述实施例中，通过回刻蚀所述初始导电结构150形成导电保护结构开口，能够形成关键尺寸(cd)小于现有光刻工艺极限尺寸的导电保护结构160。在此基础上，由于形成的导电保护结构160的材料和侧墙140的材料不同，因此，通过对导电保护结构160的材料和侧墙140的材料不同的刻蚀速率，能够在形成第二导电开口的过程中，实现刻蚀的自对准工艺。
51.具体而言，在所述栅极结构120延伸方向的垂直方向上，所述第二导电掩膜开口的宽度大于所述第二导电开口的宽度(第二导电掩膜开口不仅暴露出导电保护结构160顶面，还暴露出部分侧墙140顶面)，以增大形成第二导电开口的刻蚀工艺的工艺窗口，降低光刻工艺的难度。与此同时，通过所述刻蚀的自对准工艺，能够形成关键尺寸小于所述第二导电掩膜开口的宽度的第二导电开口。
52.然而，在实现所述刻蚀的自对准工艺的同时，由于钴的化学稳定性较差，因此，当回刻蚀所述初始导电结构150时，刻蚀过程中的化学反应活泼，在初始导电结构150各处表面形成的刻蚀副产物的厚度等均一性较差，从而，对回刻蚀所述初始导电结构150的刻蚀工
艺的控制难度较大，导致形成的半导体结构中，各个区域的导电结构151之间的一致性较差，例如，各区域的导电结构151表面粗糙度不一致、各个区域的导电结构151的高度h(如图3所示)不一致等，造成半导体结构中，各区域的导电结构151之间的电学特性一致性差，使得半导体结构的电学特性不稳定，进而，半导体结构的性能和可靠性较差。
53.为解决所述技术问题，本发明实施例提供了一种半导体结构的形成方法，通过在形成所述第一导电结构之后，采用选择性成膜工艺在所述第一导电结构顶面形成牺牲层，并且，在形成所述牺牲层后，在所述第一介质层表面形成第二介质层，所述牺牲层与所述第二介质层的材料不同，从而，在实现刻蚀的自对准工艺的同时，提高所形成的半导体结构的性能和可靠性。
54.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
55.图4至图14是本发明一实施例的半导体结构的形成方法各步骤的剖面结构示意图。
56.请参考图4，提供基底。
57.在本实施例中，所述基底包括衬底200、以及位于衬底200上相互分立的若干鳍部结构201。
58.所述衬底200的材料包括半导体材料。
59.在本实施例中，所述衬底200的材料为硅。
60.在其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ‑ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗(goi)等。其中，
ⅲ‑ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。
61.在其他实施例中，所述鳍部结构包括：沿垂直于衬底表面方向的排布的若干层鳍部牺牲层，以及位于相邻鳍部牺牲层之间的纳米片。
62.请参考图5，在所述基底内形成若干源漏结构202。
63.在本实施例中，形成若干所述源漏结构202的方法包括：在所述基底表面形成若干相互分立的伪栅结构209；在所述伪栅结构209的侧壁面形成侧墙210；在所述伪栅结构209两侧的鳍部结构201内形成源漏开口(未图示)；采用外延生长工艺在所述源漏开口内形成源漏结构202。
64.其中，在形成所述源漏结构202的过程中，所述侧墙210用于定义源漏结构202的形成位置。
65.在本实施例中，所述伪栅结构209的材料包括多晶硅。
66.在本实施例中，所述伪栅结构209还在后续形成栅极结构的过程中，用于定义栅极结构的图形。
67.在其他实施例中，直接将所述伪栅结构作为栅极结构。
68.在本实施例中，所述伪栅结构209的形成方法包括：在所述基底上形成覆盖所述鳍部结构201表面的伪栅材料膜(未图示)；图形化所述伪栅材料膜，直至暴露出基底表面，以在所述基底上形成若干相互分立的所述伪栅结构209，所述伪栅结构209横跨所述鳍部结构201，并且，所述伪栅结构209顶部表面高于所述鳍部结构201顶部表面。
69.所述伪栅材料膜的形成工艺包括：外延生长工艺或沉积工艺等，所述沉积工艺例
如是化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺等。
70.在本实施例中，所述侧墙210的形成方法包括：在所述基底表面和所述伪栅结构209表面沉积侧墙材料膜(未图示)；采用各向异性的刻蚀工艺，回刻蚀所述侧墙材料膜，直至去除所述基底表面和所述伪栅结构209顶面的侧墙材料膜，在所述伪栅结构209的侧壁上形成侧墙210。
71.所述侧墙210的材料包括一种低k介质材料(k小于3.9)、或是多种低k介质材料的组合。所述低k介质材料包括sioc、siocn和sibcn等。
72.请参考图6，在所述基底、以及若干所述源漏结构202表面形成第一介质层220，所述第一介质层220还位于所述侧墙210的侧壁面。
73.所述第一介质层220为后续形成栅极结构和第一导电结构提供支撑。
74.在本实施例中，所述第一介质层220的材料为氧化硅。
75.在其他实施例中，所述第一介质层的材料包括sioch、sioh和sicn中的至少一种。
76.在本实施例中，形成所述第一介质层220的方法包括：在所述伪栅结构209和基底表面形成第一介质材料层(未图示)，所述第一介质材料层表面高于伪栅结构209顶面；平坦化所述第一介质材料层，直至暴露出所述伪栅结构209顶面。
77.所述第一介质材料层的形成工艺包括：旋涂工艺或沉积工艺等，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺等。
78.平坦化所述第一介质材料层的工艺包括：回刻蚀工艺或是化学机械研磨工艺等。
79.在本实施例中，在形成所述第一介质材料层之前，在所述基底表面、源漏结构202表面、以及侧墙210的侧壁上形成刻蚀停止层(未图示)。
80.通过所述刻蚀停止层能够在后续形成第一导电开口的刻蚀过程中，保护所述侧墙210和源漏结构202，从而，减少了所述刻蚀过程对所述侧墙210和源漏结构202表面造成的损伤，提高了半导体结构的性能。
81.在本实施例中，所述刻蚀停止层的材料包括氮化硅。
82.在本实施例中，在形成所述伪栅结构209之前，还在所述衬底200表面形成基底介质层(未图示)，所述基底介质层还位于鳍部结构201的部分侧壁面。所述基底介质层的作用在于：使相邻的鳍部结构201之间、以及半导体器件与基底之间电绝缘。
83.请继续参考图6，在形成所述第一介质层220之后，去除所述伪栅结构209，在所述第一介质层220内形成若干栅极开口(未图示)；在所述栅极开口内填充栅极结构的材料，以在所述基底上形成若干位于所述第一介质层220内的初始栅极结构211，所述初始栅极结构211横跨所述鳍部结构201，所述侧墙210位于所述初始栅极结构211的侧壁上，所述源漏结构202位于所述初始栅极结构211两侧的基底内。
84.在本实施例中，形成所述初始栅极结构211的方法包括：在所述第一介质层220表面和栅极开口内壁面形成栅介质材料层(未图示)；在所述栅介质材料层表面形成功函数材料层(未图示)；在所述功函数材料层表面形成栅电极材料层(未图示)，所述栅电极材料层填充满所述栅极开口；平坦化所述栅电极材料层、功函数材料层以及栅介质材料层，直至暴露出所述第一介质层220表面，形成所述初始栅极结构211。
85.请参考图7，回刻蚀所述初始栅极结构211，形成栅极结构212，同时，在所述第一介质层220内形成栅保护结构开口(未图示)，所述栅保护结构开口暴露出所述栅极结构212顶
面；在所述栅保护结构开口内形成栅保护结构213，所述栅保护结构213位于所述栅极结构212顶面。
86.在本实施例中，所述栅极结构212包括：位于所述栅极开口内壁面的栅介质层(未图示)、位于所述栅介质层表面的功函数层(未图示)、以及位于所述功函数层表面的栅电极层(未图示)。
87.所述栅介质层的材料包括高介电常数材料(介电常数大于3.9)。所述高介电常数材料包括：二氧化铪、氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝等。
88.所述栅电极层的材料包括金属材料，例如：钨、铜、铝、钛和钽中的一种或者几种组合。
89.所述功函数层的材料包括氮化钛、氮化钽或钛铝。
90.具体而言，由于所述栅极结构212通过回刻蚀所述初始栅极结构211形成，因此，相应的，若干所述栅极结构212位于所述基底上，若干所述栅极结构212还位于第一介质层220内，并且，所述栅极结构212横跨所述鳍部结构201，所述源漏结构202位于所述栅极结构212两侧的基底内，所述侧墙210位于所述栅极结构212侧壁面。
91.在本实施例中，所述侧墙210还位于所述栅保护结构213侧壁面。
92.在本实施例中，一方面，所述栅保护结构213用于在后续形成牺牲层的过程中，对所述牺牲层的位置进行限定。具体而言，通过形成所述栅保护结构213、第一介质层220和侧墙210，能够在后续配合形成牺牲层的工艺，即配和选择性成膜工艺，实现仅在第一导电结构顶面形成牺牲层。另一方面，所述栅保护结构213在后续的刻蚀等工艺中，能够保护所述栅极结构212，减少所述刻蚀等工艺对所述栅极结构212造成的损伤，从而，提高了半导体结构的性能。
93.不仅如此，通过选择与所述侧墙210不同的材料形成所述栅保护结构213，还能够在后续形成第二导电开口的刻蚀工艺中，对所述侧墙210与所述栅保护结构213具有不同的刻蚀速率，从而，在后续形成第二导电开口时，实现导电开口图形的自对准。
94.在本实施例中，所述栅保护结构213的材料包括氮化硅。
95.在本实施例中，回刻蚀所述初始栅极结构211的工艺包括干法刻蚀工艺或是湿法刻蚀工艺中的至少一种。
96.在本实施例中，形成所述栅保护结构213的方法还包括：在所述栅保护结构开口内以及所述第一介质层220表面形成栅保护结构材料层(未图示)；平坦化所述栅保护结构材料层，直至暴露出所述第一介质层220表面。
97.形成栅保护结构材料层的工艺包括旋涂工艺或沉积工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺等。
98.平坦化所述栅保护结构材料层的工艺包括化学机械研磨工艺、干法刻蚀工艺或是湿法刻蚀工艺等。
99.在本实施例中，所述栅保护结构213的厚度范围为50埃至200埃。
100.所述栅保护结构213的厚度过薄，一方面，形成栅保护结构213的工艺难度较大，另一方面，不利于在后续刻蚀等工艺中对栅极结构212的保护，造成半导体结构的性能变差。所述栅保护结构213过厚，增大了后续形成的第二导电开口的深宽比，不仅增加刻蚀并形成
第二导电开口的刻蚀工艺的难度，导致形成的第二导电开口形貌变差，还不利于在第二导电开口内填充第三导电结构的材料，增加了形成的第三导电结构内具有空洞等缺陷的风险，也造成半导体结构的性能变差。因此，选择合适的厚度范围，即所述栅保护结构213的厚度范围为50埃至200埃时，能够降低后续形成第二导电开口、第三导电结构的工艺难度，同时，还提高了第三导电结构的形貌和质量，减少了第三导电结构内的缺陷，以提高半导体结构的性能。
101.请参考图8，在形成所述栅保护结构213后，在所述第一介质层220内形成位于所述源漏结构202表面的第一导电结构230。
102.在本实施例中，所述第一导电结构230的材料包括钴。因此，在钴的电阻较小的材料特性下，形成的第一导电结构230的寄生电阻较小，有利于更好的提高半导体结构的性能。
103.在其他实施例中，所述第一导电结构的材料包括钌或钨。
104.具体而言，形成所述第一导电结构230的方法包括：刻蚀相邻栅极结构212之间的第一介质层220，直至暴露出所述源漏结构202表面，在所述第一介质层220内形成开口(未图示)；在所述开口内、所述第一介质层220表面、所述栅保护结构213顶面和侧墙210顶面，形成第一导电结构材料层；平坦化所述第一导电结构材料层，直至暴露出所述第一介质层220表面、所述栅保护结构213顶面和侧墙210顶面，形成第一导电结构230。
105.请参考图9，在形成所述第一导电结构230之后，采用选择性成膜工艺在所述第一导电结构230顶面形成牺牲层240。
106.在本实施例中，所述牺牲层240的材料为金属材料，所述选择性成膜工艺包括选择性金属化学镀工艺。
107.在本实施例中，所述牺牲层240用于定义后续形成的导电保护结构的形状和位置。具体而言，在本实施例中，后续能够通过去除所述牺牲层240为形成所述导电保护结构提供空间。
108.具体而言，在本实施例中，采用选择性金属化学镀工艺，在所述第一导电结构230的顶面形成牺牲层240。
109.在本实施例中，由于后续通过去除所述牺牲层240为形成导电保护结构提供空间，因此，对形成的牺牲层240的图形精度、质量的要求较低，降低了形成牺牲层240的工艺难度。
110.在本实施例中，所述选择性金属化学镀工艺的工艺参数包括：压强范围为20帕至100帕；采用的气体包括：sih4、h2、wf6，其中，wf6的气体流量范围为2sccm至50sccm；温度范围为100℃至400℃。
111.在本实施例中，所述牺牲层240的材料包括钨。因此，在钨的材料稳定性较高的材料特性下，形成的牺牲层240的材料稳定性较高，有利于降低刻蚀牺牲层240的工艺的难度，并且，有利于更好的降低刻蚀牺牲层240的工艺对第一导电结构230的影响，以提高半导体结构的性能。
112.在其他实施例中，所述金属材料包括钌或铂。
113.在其他实施例中，所述牺牲层的材料包括氮化钛。
114.所述牺牲层240的厚度范围为50埃至200埃。具体而言，本实施例中，所述牺牲层
240的厚度用于定义后续形成的导电保护结构的厚度。
115.在另一实施例中，所述牺牲层的材料为介电材料。具体而言，另一实施例中，所述牺牲层直接作为导电保护结构。
116.请参考图10，在形成所述牺牲层240后，在所述第一介质层220表面形成第二介质层250，并且，所述牺牲层240与所述第二介质层250的材料不同。
117.由于在形成第一导电结构230之后，采用选择性成膜工艺在所述第一导电结构230顶面形成牺牲层，因此，所述牺牲层能够仅位于第一导电结构230顶面；同时，由于在形成所述牺牲层后，在所述第一介质层220表面形成与所述牺牲层的材料不同的第二介质层250，因此，后续刻蚀牺牲层的工艺中，能够对第二介质层250和牺牲层具有不同的刻蚀速率。
118.具体而言，在本实施例中，所述牺牲层240的材料为非介电材料。通过所述不同的刻蚀速率，后续能够较为容易地去除材料为非介电材料的牺牲层240，以在第一导电结构230顶面为形成与第二介质层250的材料不同、且材料是介电材料的导电保护结构提供空间。在此基础上，后续刻蚀导电保护结构的工艺中，能够对第二介质层250和导电保护结构具有不同的刻蚀速率，进而，后续在刻蚀部分导电保护结构，以形成暴露出第一导电结构230的导电开口时，能够实现刻蚀的自对准工艺。
119.在另一实施例中，所述牺牲层的材料为介电材料，所述牺牲层能够直接作为导电保护结构。通过所述不同的刻蚀速率，能够在后续刻蚀部分牺牲层，以形成暴露出第一导电结构的导电开口时，实现刻蚀的自对准工艺。
120.在此基础上，由于形成所述牺牲层240(本实施例中)或是所述导电保护结构(另一实施例中)的过程中，没有对于第一导电结构230的材料的刻蚀过程，从而，形成第一导电结构230之后，刻蚀工艺对所述第一导电结构230产生的影响较小，进而，所述半导体结构中，各区域的第一导电结构230之间的电学特性一致性较高，从而，提高了所述半导体结构电学特性的稳定性，提高了半导体结构的性能和可靠性。综上，所述半导体结构能够在实现刻蚀的自对准工艺以形成所述导电开口的同时，提高所述半导体结构电学特性的稳定性，提高半导体结构的性能和可靠性。
121.在本实施例中，所述第二介质层250的形成方法包括：在所述第一介质层220表面、栅保护结构213顶面、侧墙210顶面、以及牺牲层240表面形成第二介质材料层；平坦化所述第二介质材料层，直至暴露出所述牺牲层240顶面。
122.形成第二介质材料层的工艺包括旋涂工艺或是沉积工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或是原子层沉积工艺。
123.平坦化所第二介质材料层的工艺包括干法刻蚀工艺、湿法刻蚀工艺或是化学机械研磨工艺。
124.在本实施例中，所述第二介质层250的材料包括介电材料或金属化合物。具体而言，所述介电材料包括sico、sicn、sin、siocn或sibcn。所述金属化合物包括tin、aln、tio或alo。
125.具体而言，在本实施例中，所述第二介质层250为sico。
126.请参考图11，在形成所述第二介质层250之后，回刻蚀并去除所述牺牲层240，在所述第二介质层250内形成第一开口251，所述第一开口251暴露出所述第一导电结构230的顶面。
127.所述第一开口251为形成导电保护结构提供空间。
128.在本实施例中，回刻蚀所述牺牲层240的工艺包括等离子体刻蚀工艺，所述等离子体刻蚀工艺的工艺参数包括：压强范围为40毫托至300毫托；源功率范围为500瓦至1500瓦；采用的气体包括：sih4、hbr和sf6中的一种或多种。
129.请参考图12，在所述第一开口251内形成导电保护结构260，所述导电保护结构260与所述第二介质层250的材料不同。
130.具体而言，所述导电保护结构260位于所述第一导电结构230顶面。
131.由于导电保护结构260位于所述第一导电结构230顶面，因此，后续形成的第二导电结构与栅极结构213顶面之间的间距较大，第二导电结构与栅极结构213之间短路的风险较小，从而，可以形成较薄的栅保护结构213。由于可以形成较薄的栅保护结构213，因此，可以形成高度较小的伪栅结构209和第一导电结构230，从而，有利于在形成伪栅结构209和第一导电结构230时材料的填充，进而，增大了形成伪栅结构209和第一导电结构230的工艺窗口，降低了形成半导体结构的工艺难度。
132.所述导电保护结构260的材料包括介电材料或金属化合物。具体而言，所述介电材料包括sico、sicn、sin、siocn或sibcn。所述金属化合物包括tin、aln、tio或alo。
133.在本实施例中，所述导电保护结构260的材料与所述栅保护结构213的材料相同。即，所述导电保护结构260的材料为氮化硅。
134.由于所述导电保护结构260的材料与栅保护结构213的材料相同，因此，后续能够同时刻蚀导电保护结构260和栅保护结构213，以形成第一导电开口和第二导电开口，从而，减少了形成半导体结构的工艺步骤和时间，提高了形成半导体结构的效率。
135.在本实施例中，所述导电保护结构260的形成方法包括：在所述第二介质层250表面以及第一开口251内形成导电保护结构材料层；平坦化所述导电保护结构材料层，直至暴露出所述第二介质层250表面。
136.形成导电保护结构材料层的工艺包括旋涂工艺或是沉积工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或是原子层沉积工艺。
137.平坦化所导电保护结构材料层的工艺包括干法刻蚀工艺、湿法刻蚀工艺或是化学机械研磨工艺。
138.请参考图13，在所述第二介质层250以及导电保护结构260上形成导电开口掩膜层280，所述导电开口掩膜层280内具有第一导电掩膜开口281，所述第一导电掩膜开口281暴露出部分所述导电保护结构260表面、以及与所述导电保护结构260邻接的部分第二介质层250表面；以所述导电开口掩膜层280和所述第二介质层250为掩膜，刻蚀部分所述导电保护结构260，直至在所述第二介质层250内和所述导电保护结构260内形成第一导电开口271，所述第一导电开口271暴露出第一导电结构230的部分顶面。
139.由于所述第一导电掩膜开口281不仅暴露出部分所述导电保护结构260表面，还暴露出与所述导电保护结构260邻接的部分第二介质层250表面，因此，增加了而形成所述第一导电掩膜开口281的光刻工艺的工艺窗口，降低了工艺难度。
140.所述第一导电开口271为后续形成第二导电结构提供空间。
141.在本实施例中，刻蚀部分所述导电保护结构260的工艺中，对所述导电保护结构260和所述第二介质层250的刻蚀选择比在5:1以上。从而，通过所述较大的刻蚀选择比，能
够在形成第一导电开口271时，实现刻蚀的自对准工艺。
142.在本实施例中，所述导电开口掩膜层280内还具有若干第二导电掩膜开口282，所述第二导电掩膜开口282暴露出部分栅保护结构213。
143.在本实施例中，所述半导体结构的形成方法还包括：在刻蚀所述导电保护结构260的同时，刻蚀所述栅保护结构213，直至还在所述第二介质层250内和所述栅保护结构213内形成第二导电开口272，所述第二导电开口272暴露出栅极结构212的部分顶面。
144.所述第二导电开口272为后续形成第三导电结构提供空间。
145.在其他实施例中，分别刻蚀部分所述导电保护结构260和部分所述栅保护结构213。
146.在另一实施例中，所述牺牲层直接作为导电保护结构。所述半导体结构的形成方法还包括：刻蚀部分所述牺牲层，直至在所述第二介质层内形成第一导电开口，所述第一导电开口暴露出第一导电结构的部分顶面。
147.在本实施例中，在刻蚀部分所述导电保护结构260之前，在所述第二介质层250表面以及所述导电保护结构260表面形成第三介质层270。
148.在本实施例中，在形成所述第一导电开口271之后，去除所述导电开口掩膜层280。
149.请参考图14，在所述第一导电开口271内形成第二导电结构291。
150.在本实施例中，在形成第二导电结构291的同时，在所述第二导电开口272内形成第三导电结构292。
151.形成所述第二导电结构291和第三导电结构292的方法包括：在所述第一导电开口271内、第二导电开口272内、第三介质层270表面形成导电材料层(未图示)；平坦化所述导电材料层，直至暴露出所述第三介质层270表面。
152.形成导电材料层的工艺包括旋涂工艺或是沉积工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或是原子层沉积工艺。
153.平坦化导电材料层的工艺包括干法刻蚀工艺、湿法刻蚀工艺或是化学机械研磨工艺。
154.相应的，本发明的技术方案还提供一种上述方法所形成的半导体结构，请继续参考图10，包括：基底200；位于所述基底200内的若干源漏结构202；位于所述基底200、以及若干所述源漏结构202表面的第一介质层220；位于所述第一介质层220内、且位于所述源漏结构202表面的第一导电结构230，所述第一导电结构230顶面齐平于所述第一介质层220表面；位于所述第一导电结构230顶面的牺牲层240；位于所述第一介质层220表面的第二介质层250，所述第二介质层250还位于所述牺牲层240侧壁面，并且，所述第二介质层250的材料与所述牺牲层240的材料不同。
155.在本实施例中，所述基底包括衬底200、以及位于衬底200上相互分立的若干鳍部结构201。
156.所述衬底200的材料包括半导体材料。
157.在本实施例中，所述衬底200的材料为硅。
158.在其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ‑ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗(goi)等。其中，
ⅲ‑ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。
159.在其他实施例中，所述鳍部结构包括：沿垂直于衬底表面方向的排布的若干层鳍部牺牲层，以及位于相邻鳍部牺牲层之间的纳米片。
160.在本实施例中，所述第一导电结构230的材料包括钴。
161.在其他实施例中，所述第一导电结构的材料包括钌或钨。
162.在本实施例中，所述牺牲层240的材料包括钨。
163.在其他实施例中，所述牺牲层的材料包括氮化钛、钌或铂。
164.在另一实施例中，所述牺牲层的材料为介电材料。具体而言，另一实施例中，所述牺牲层直接作为导电保护结构。
165.在本实施例中，所述牺牲层240的厚度范围为50埃至200埃。
166.在本实施例中，所述第一介质层220的材料为氧化硅。
167.在其他实施例中，所述第一介质层的材料包括sioch、sioh和sicn中的至少一种。
168.在本实施例中，所述第二介质层250的材料包括介电材料或金属化合物。具体而言，所述介电材料包括sico、sicn、sin、siocn或sibcn。所述金属化合物包括tin、aln、tio或alo。
169.具体而言，在本实施例中，所述第二介质层250为sico。
170.在本实施例中，所述半导体结构还包括：位于所述基底200表面的若干栅极结构212、位于栅极结构212顶面的栅保护结构213、以及位于栅极结构212和栅保护结构213侧壁面的侧墙210，所述第一介质层220还位于所述侧墙210的侧壁面，所述栅极结构212横跨所述鳍部结构202，所述源漏结构202位于所述栅极结构212两侧的基底200内。
171.在本实施例中，所述栅极结构212包括：位于基底200表面和第一介质层220内的栅介质层(未图示)、位于所述栅介质层表面的功函数层(未图示)、以及位于所述功函数层表面的栅电极层(未图示)。
172.所述栅介质层的材料包括高介电常数材料(介电常数大于3.9)。所述高介电常数材料包括：二氧化铪、氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝等。
173.所述栅电极层的材料包括金属材料，例如：钨、铜、铝、钛和钽中的一种或者几种组合。
174.所述功函数层的材料包括氮化钛、氮化钽或钛铝。
175.在其他实施例中，所述栅极结构212的材料包括多晶硅。
176.在本实施例中，所述栅保护结构213的材料包括氮化硅。
177.在本实施例中，所述栅保护结构213的厚度范围为50埃至200埃。
178.在本实施例中，所述侧墙210的材料包括一种低k介质材料、或是多种低k介质材料的组合。所述低k介质材料包括sioc、siocn和sibcn等。
179.在本实施例中，所述半导体结构还包括：位于所述侧墙210的侧壁上的刻蚀停止层(未图示)。
180.在本实施例中，所述刻蚀停止层的材料包括氮化硅。
181.相应的，本发明的技术方案还提供一种上述方法所形成的半导体结构，请继续参考图14，包括：基底200；位于所述基底200内的若干源漏结构202；位于所述基底200、以及若干所述源漏结构202表面的第一介质层220；位于所述第一介质层220内、且位于所述源漏结
构202表面的第一导电结构230，所述第一导电结构230顶面齐平于所述第一介质层220表面；位于所述第一导电结构230顶面的导电保护结构260；位于所述第一介质层220表面的第二介质层250，所述第二介质层250还位于所述导电保护结构260侧壁面，并且，所述第二介质层250的材料与所述导电保护结构260的材料不同。
182.在本实施例中，所述基底包括衬底200、以及位于衬底200上相互分立的若干鳍部结构201。
183.所述衬底200的材料包括半导体材料。
184.在本实施例中，所述衬底200的材料为硅。
185.在其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ‑ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗(goi)等。其中，
ⅲ‑ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。
186.在其他实施例中，所述鳍部结构包括：沿垂直于衬底表面方向的排布的若干层鳍部牺牲层，以及位于相邻鳍部牺牲层之间的纳米片。
187.在本实施例中，所述第一导电结构230的材料包括钴。
188.在其他实施例中，所述第一导电结构的材料包括钌或钨。
189.在本实施例中，所述第一介质层220的材料为氧化硅。
190.在其他实施例中，所述第一介质层的材料包括sioch、sioh和sicn中的至少一种。
191.在本实施例中，所述第二介质层250的材料包括介电材料或金属化合物。具体而言，所述介电材料包括sico、sicn、sin、siocn或sibcn。所述金属化合物包括tin、aln、tio或alo。
192.具体而言，在本实施例中，所述第二介质层250为sico。
193.在本实施例中，所述第二介质层250内以及所述导电保护结构260内还具有第一导电开口271(如图13所示)，所述第一导电开口271暴露出第一导电结构230的部分顶面。
194.在本实施例中，所述半导体结构还包括：位于所述第一导电开口271内的第二导电结构291。
195.在本实施例中，所述半导体结构还包括：位于所述基底200表面的若干栅极结构212、位于栅极结构212顶面的栅保护结构213、以及位于栅极结构212和栅保护结构213侧壁面的侧墙210，所述第一介质层220还位于所述侧墙210的侧壁面，所述栅极结构212横跨所述鳍部结构202，所述源漏结构202位于所述栅极结构212两侧的基底200内。
196.在本实施例中，所述栅保护结构213的材料包括氮化硅。
197.所述导电保护结构260的材料包括介电材料或金属化合物。具体而言，所述介电材料包括sico、sicn、sin、siocn或sibcn。所述金属化合物包括tin、aln、tio或alo。
198.在本实施例中，所述导电保护结构260的材料与所述栅保护结构213的材料相同。即，所述导电保护结构260的材料为氮化硅。
199.在本实施例中，所述栅保护结构213的厚度范围为50埃至200埃。
200.在本实施例中，所述导电保护结构260的厚度范围为50埃至200埃。
201.在本实施例中，所述栅极结构212包括：位于基底200表面和第一介质层220内的栅介质层(未图示)、位于所述栅介质层表面的功函数层(未图示)、以及位于所述功函数层表面的栅电极层(未图示)。
202.所述栅介质层的材料包括高介电常数材料(介电常数大于3.9)。所述高介电常数材料包括：二氧化铪、氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝等。
203.所述栅电极层的材料包括金属材料，例如：钨、铜、铝、钛和钽中的一种或者几种组合。
204.所述功函数层的材料包括氮化钛、氮化钽或钛铝。
205.在其他实施例中，所述栅极结构212的材料包括多晶硅。
206.在本实施例中，所述侧墙210的材料包括一种低k介质材料、或是多种低k介质材料的组合。所述低k介质材料包括sioc、siocn和sibcn等。
207.在本实施例中，所述半导体结构还包括：位于所述侧墙210的侧壁上的刻蚀停止层(未图示)。
208.在本实施例中，所述刻蚀停止层的材料包括氮化硅。
209.在本实施例中，所述半导体结构还包括：位于所述衬底200表面的基底介质层(未图示)，所述基底介质层还位于鳍部结构201的部分侧壁面。
210.在本实施例中，在所述栅极结构212延伸方向的垂直方向上，所述第二介质层250内还具有第二导电开口272(如图13所示)，所述第二导电开口272暴露出所述栅极结构212的部分顶面。
211.在本实施例中，所述半导体结构还包括：位于所述第二导电开口272内的第三导电结构292。
212.在本实施例中，所述半导体结构还包括：位于所述第二介质层250表面以及所述导电保护结构260表面的第三介质层270。
213.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。