半导体器件的外延结构、器件及外延结构的制备方法与流程

1.本发明涉及半导体技术领域，特别是涉及一种半导体器件的外延结构、器件及外延结构的制备方法。


背景技术：

2.半导体材料氮化镓(gan)由于具有禁带宽度大、电子迁移率高、击穿场强高、导热性能好等特点，且具有很强的自发和压电极化效应，相较于第一代半导体材料和第二代半导体材料更适合于制造高频、高压和耐高温的大功率电子器件，尤其是在射频和电源领域优势明显。
3.氮化镓高电子迁移率晶体管(gan hemt)结构中，为了获得更好的器件漏电特性以及夹断特性，通常需要将缓冲层设置为高阻。在工艺上想要使本征gan材料实现高阻极为困难，但可以通过在缓冲层的生长过程中引入受主杂质来实现缓冲层的高阻，常用的受主杂质包括碳(c)原子或铁(fe)原子。
4.通过掺杂形成的深能级陷阱在捕获缓冲层电子获得高阻的同时会影响到缓冲层的晶体质量以及器件的亚阈值特性。因此需要找到一种外延结构既能保证缓冲层的高阻特性，同时又能兼顾器件的亚阈值特性。


技术实现要素：

5.基于此，有必要针对传统半导体材料中制备高阻缓冲层时，较难兼顾晶体质量以及器件的亚阈值特性的问题，提供一种改进的半导体器件的外延结构。
6.一种半导体器件的外延结构，包括：
7.衬底；
8.第一半导体层，位于所述衬底上，所述第一半导体层包括缓冲层，所述缓冲层至少包括层叠设置的第一缓冲层、第二缓冲层和第三缓冲层，所述第二缓冲层位于所述第一缓冲层和所述第三缓冲层之间；
9.其中，所述缓冲层掺杂有铁杂质，且所述铁杂质集中分布在所述第二缓冲层中。
10.上述半导体器件的外延结构，其缓冲层至少包括第一缓冲层、第二缓冲层和第三缓冲层，缓冲层中掺杂有铁杂质且铁杂质集中分布在第二缓冲层中，从而一方面有助于实现缓冲层的高阻，使器件获得较好的漏电及夹断特性；另一方面，上述外延结构中，铁杂质可以以合适的浓度范围集中在中部的缓冲层，而靠近衬底和第二半导体层的缓冲层则几乎没有或仅具有极少的铁杂质，从而有助于提升缓冲层的晶体质量，同时，也有助于改善器件的漏感应势垒降低(dibl)效应和铁杂质的拖尾效应，进而可以提升器件的亚阈值特性，保证器件的可靠性。
11.在其中一个实施例中，所述第二缓冲层中还掺杂有碳杂质，且所述第二缓冲层的碳杂质浓度小于所述第二缓冲层的铁杂质浓度。
12.在其中一个实施例中，所述第二缓冲层的铁杂质浓度满足第一预设范围，所述第
一预设范围包括10
16
cm-3
～5
×
10
18
cm-3
；所述第二缓冲层的碳杂质浓度满足第二预设范围，所述第二预设范围包括10
16
cm-3
～10
17
cm-3
。
13.在其中一个实施例中，所述第二缓冲层的厚度为d2，其中，200nm≤d2≤800nm。
14.在其中一个实施例中，所述第一缓冲层位于所述第二缓冲层靠近所述衬底一侧，所述第三缓冲层位于所述第二缓冲层靠近所述第二半导体层一侧；其中，所述第一缓冲层具有碳杂质，所述第一缓冲层的碳杂质浓度小于或等于所述第二缓冲层的碳杂质浓度；且，所述第三缓冲层具有碳杂质，所述第三缓冲层的碳杂质浓度小于所述第一缓冲层的碳杂质浓度。
15.在其中一个实施例中，所述第一缓冲层的碳杂质浓度小于或等于10
17
cm-3
，所述第二缓冲层的碳杂质浓度大于或等于10
16
cm-3
且小于或等于10
17
cm-3
，所述第三缓冲层的碳杂质浓度小于或等于5
×
10
16
cm-3
。
16.在其中一个实施例中，所述第三缓冲层的厚度为d3，其中，200nm≤d3≤500nm。
17.在其中一个实施例中，所述第一缓冲层的厚度为d1，其中，200nm≤d1≤800nm。
18.在其中一个实施例中，所述第一半导体层还包括成核层，所述成核层位于所述衬底上，所述缓冲层位于所述成核层远离所述衬底的一侧。
19.本技术还提供一种半导体器件。
20.一种半导体器件，包括如前所述的外延结构。
21.上述半导体器件，可通过前文所述的外延结构制备，从而有助于获得更好的器件漏电及夹断特性，并提升器件的亚阈值特性，保证器件的可靠性。
22.本技术还提供一种半导体器件的外延结构的制备方法。
23.一种半导体器件的外延结构的制备方法，包括：
24.提供衬底；
25.在所述衬底上制备第一半导体层；所述第一半导体层包括缓冲层，所述缓冲层至少包括层叠设置的第一缓冲层、第二缓冲层和第三缓冲层，所述第二缓冲层位于所述第一缓冲层和所述第三缓冲层之间，所述缓冲层中掺杂有铁杂质，且所述铁杂质集中掺入在所述第二缓冲层中，所述第二缓冲层的铁杂质浓度满足第一预设范围；以及，
26.在所述第一半导体层远离所述衬底的一侧制备第二半导体层，所述第二半导体层中形成有导电沟道。
27.上述制备方法，在制备缓冲层时，可通过三个阶段来分别形成第一缓冲层、第二缓冲层和第三缓冲层，并在第二缓冲层中集中掺入铁杂质，且使第二缓冲层的铁杂质浓度满足第一预设范围，一方面有助于实现缓冲层的高阻，使器件获得较好的漏电及夹断特性；另一方面，使铁杂质以合适的浓度范围集中在中部的缓冲层，而使靠近衬底和第二半导体层的缓冲层几乎没有或仅具有极少的铁杂质，有助于提升缓冲层的晶体质量，同时，也有助于改善器件的漏感应势垒降低(dibl)效应和铁杂质的拖尾效应，进而可以提升器件的亚阈值特性，保证器件的可靠性。
28.在其中一个实施例中，所述在所述衬底上制备第一半导体层包括：在所述衬底上外延生长成核层；在所述成核层远离所述衬底的一侧外延生长所述第一缓冲层；在所述第一缓冲层远离所述成核层的一侧外延生长所述第二缓冲层，同时将铁杂质和碳杂质共同掺入所述第二缓冲层；所述第二缓冲层的碳杂质浓度满足第二预设范围，且所述第二缓冲层
的碳杂质浓度小于所述第二缓冲层的铁杂质浓度；以及，在所述第二缓冲层远离所述第一缓冲层的一侧外延生长所述第三缓冲层。
29.在其中一个实施例中，所述第一缓冲层具有碳杂质，所述在所述第一缓冲层远离所述成核层的一侧外延生长所述第二缓冲层，包括：采用外延工艺形成所述第二缓冲层的同时，控制所述第二缓冲层的碳杂质浓度大于或等于所述第一缓冲层的碳杂质浓度；以及，所述第三缓冲层具有碳杂质，所述在所述第二缓冲层远离所述第一缓冲层的一侧外延生长所述第三缓冲层，包括：采用外延工艺形成所述第三缓冲层的同时，控制所述第三缓冲层的碳杂质浓度小于所述第一缓冲层的碳杂质浓度。
附图说明
30.图1为本技术一实施例的结构示意图；
31.图2为本技术外延结构中碳杂质和铁杂质的浓度分布示意图；
32.图3为本技术另一实施例的缓冲层的结构示意图。
33.图中各元件的标号表示如下：
34.100、外延结构，10、衬底，20、第一半导体层，30、第二半导体层；
35.21、成核层，22、缓冲层，221、第一缓冲层，222、第二缓冲层，223、第三缓冲层，224、第四缓冲层、225、第五缓冲层，31、沟道层，32、势垒层。
具体实施方式
36.为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的优选实施方式。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反的，提供这些实施方式的目的是为了对本发明的公开内容理解得更加透彻全面。
37.需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”、“上”、“下”、“前”、“后”、“周向”以及类似的表述是基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
38.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
39.为了获得更好的器件漏电及夹断特性，需要半导体器件中的缓冲层为高阻。传统工艺中，可以通过在缓冲层生长过程中引入受主杂质来实现。然而，缓冲层中较高的受主杂质浓度会影响缓冲层的晶体质量以及器件的亚阈值特性，从而导致了器件的可靠性变差，限制了器件的应用范围。
40.因此，为了解决现有技术中存在的问题，实现满足缓冲层高阻的同时，降低掺杂对缓冲层晶体质量以及器件亚阈值特性的影响，本技术提供了一种新型的半导体器件的外延
结构。下面将通过具体实施方式，对本发明的技术方案做详细介绍。
41.请参见图1，本技术提供一种半导体器件的外延结构100，包括衬底10、第一半导体层20，第一半导体层20位于衬底10上。衬底110可以是氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种的组合，或任何其他能够生长iii族氮化物的材料。
42.具体的，第一半导体层20包括缓冲层22，缓冲层22至少包括层叠设置的第一缓冲层221、第二缓冲层222和第三缓冲层223，第二缓冲层222位于第一缓冲层221和第三缓冲层223之间。可以理解的是，第一缓冲层221可以位于衬底10和第二缓冲层222之间，也可以位于第二缓冲层222远离衬底10的一侧，以图1所示为例，第一缓冲层221位于衬底10和第二缓冲层222之间，第三缓冲层223位于第二缓冲层222远离衬底10的一侧。缓冲层22可以起到粘合接下来需要生长的半导体材料层的作用，同时可以保护衬底10不被一些金属离子侵入，该缓冲层22可以为algan、gan或algainn等iii族氮化物材料。
43.进一步的，缓冲层22掺杂有铁杂质，且铁杂质集中分布在第二缓冲层222中。其中，铁杂质集中分布在第二缓冲层222中至少表示，当缓冲层22为实现高阻而掺入一定量的铁杂质时，第二缓冲层222的铁杂质浓度远大于第一缓冲层221的铁杂质浓度，并且第二缓冲层222的铁杂质浓度也远大于第三缓冲层223的铁杂质浓度。优选的，以图1所示为例，缓冲层22的铁杂质集中分布在第二缓冲层222中，第一缓冲层221中的铁杂质含量为0，第三缓冲层223中的铁杂质由于铁杂质的拖尾效应，会有一小部分铁杂质分布，但含量极小，趋近于0。缓冲层22的铁杂质集中分布在位于中间层的第二缓冲层222中，且与铁杂质集中分布的第二缓冲层222接触的相邻层主材料与第二缓冲层222主材料相同。也就是说，缓冲层22的铁杂质不直接和衬底、成核层或者沟道层等主材料不同的半导体层接触。
44.可选地，半导体外延结构还可以包括第二半导体层30，位于第一半导体层20远离所述衬底的一侧，第二半导体层30中形成有导电沟道，如图1所示，导电沟道由粗虚线示出。具体的，第二半导体层30可以包括沟道层31、势垒层32。沟道层31可形成于缓冲层22和势垒层32之间，可与其上方的势垒层32一起形成异质结结构，并在界面处形成了二维电子气沟道(即导电沟道)，沟道层31提供了二维电子气运动的沟道，势垒层32起到势垒的作用。势垒层32可以为algan材料，其al含量可控制在0-1％之间。
45.具体的，第一缓冲层221、第二缓冲层222和第三缓冲层223可通过外延生长工艺分阶段依次形成。在形成第一缓冲层221的过程中，控制生长条件并关闭铁源，从而可使第一缓冲层221中的铁杂质含量为0；在形成第二缓冲层222的过程中，调整生长条件并打开铁源，控制流量使铁杂质集中地掺入第二缓冲层222；在形成第三缓冲层223时，继续调整生长条件并关闭铁源，从而可减小衰减至导电沟道的铁杂质浓度，使第三缓冲层223的铁杂质浓度维持在较低的范围内。通过上述方式即可实现铁杂质在第二缓冲层222的集中分布，应当理解，也可通过其他生长工艺来形成所需的第一缓冲层221、第二缓冲层222和第三缓冲层223，本技术并不限制缓冲层22具体的制备工艺。
46.上述半导体器件的外延结构100，其缓冲层22至少包括第一缓冲层221、第二缓冲层222和第三缓冲层223，缓冲层22中掺杂有铁杂质且铁杂质集中分布在第二缓冲层222中，第二缓冲层222的铁杂质浓度满足第一预设范围，从而一方面有助于实现缓冲层22的高阻，使器件获得较好的漏电及夹断特性；另一方面，上述外延结构100中，铁杂质以合适的浓度
范围集中在中部的缓冲层，而靠近衬底和第二半导体层的缓冲层则几乎没有或仅具有极少的铁杂质，从而有助于提升缓冲层22的晶体质量，同时，也有助于改善器件的漏感应势垒降低(dibl)效应和铁杂质的拖尾效应，进而可以提升器件的亚阈值特性，保证器件的可靠性。以图1所示的外延结构为例，第一缓冲层221中几乎没有铁杂质，从而可在提升缓冲层22长晶质量的同时有效改善器件的漏感应势垒降低效应；而第二缓冲层222和第二半导体层30之间还隔着一层第三缓冲层223，第三缓冲层223中的铁杂质浓度也极少，从而有助于减少衰减至沟道中的铁含量，避免铁杂质进入沟道引起杂质散射而降低二维电子气浓度和电子迁移率，影响器件的饱和电流和输出功率。
47.在示例性实施方式中，第二缓冲层222中还掺杂有碳杂质，第二缓冲层222的碳杂质浓度满足第二预设范围，且第二缓冲层222的碳杂质浓度小于第二缓冲层222的铁杂质浓度。
48.具体的，为获得较好的晶体质量，可采用高温高压的外延生长工艺进行长晶，在该生长条件下，第二缓冲层222中的碳杂质的浓度不会很高，而铁杂质由于是通过流量控制进行掺杂，其浓度受温度压力的影响较小，从而可作为实现缓冲层22高阻的主要受主杂质。另一方面，考虑到碳杂质的浓度容易受温度压力的影响，从而可在第二缓冲层222中继续掺入合适浓度的碳杂质，以对铁杂质的高阻实现效果进行补偿，进而获得所需的缓冲层高阻。
49.进一步的，第二缓冲层222中铁杂质浓度的第一预设范围包括10
16
cm-3
～5
×
10
18
cm-3
，第二缓冲层222中碳杂质浓度的第二预设范围包括10
16
cm-3
～10
17
cm-3
。铁杂质和碳杂质作为深能级受主，二者以合适的浓度共同掺入第二缓冲层222中，可起到高阻和减少整个缓冲层22漏电的作用。如果铁杂质浓度过低，则无法实现所需的缓冲层高阻；如果铁杂质浓度过高、碳杂质浓度过低，则会影响缓冲层22的晶体质量和表面形貌；如果碳杂质浓度过高，则会使缓冲层长晶的质量恶化。
50.在示例性实施方式中，如图1所示，第一缓冲层221位于第二缓冲层222靠近衬底10一侧，第三缓冲层223位于第二缓冲层222靠近第二半导体层30一侧；进一步的，如图2所示，第一缓冲层221具有碳杂质，第一缓冲层221的碳杂质浓度小于或等于第二缓冲层222的碳杂质浓度；且，第三缓冲层223具有碳杂质，第三缓冲层223的碳杂质浓度小于第一缓冲层221的碳杂质浓度。通过控制第一缓冲层221和第三缓冲层223的碳杂质浓度均小于第二缓冲层222的碳杂质浓度，可在实现高阻的同时有效提高缓冲层22的晶体质量；另一方面，由于第三缓冲层223的碳杂质浓度更易于调整，从而可通过控制第三缓冲层223的碳杂质浓度小于第一缓冲层221的碳杂质浓度，以进一步提升缓冲层22的晶体质量。
51.进一步的，第一缓冲层221的碳杂质浓度小于或等于10
17
cm-3
，第二缓冲层222的碳杂质浓度大于或等于10
16
cm-3
且小于或等于10
17
cm-3
，第三缓冲层223的碳杂质浓度小于或等于5
×
10
16
cm-3
。通过控制第一缓冲层221、第二缓冲层222和第三缓冲层223的碳杂质浓度分别满足上述范围，有利于实现缓冲层22的高阻，并提升缓冲层22的晶体质量。而当各缓冲层的碳杂质浓度过高时，则会明显降低缓冲层22的晶体质量，而当第二缓冲层222的碳杂质浓度过低时，则无法较好的补偿铁杂质的高阻实现效果。
52.在示例性实施方式中，请继续参考图1，第三缓冲层223的厚度为d3，其中，200nm≤d3≤500nm。通过控制第三缓冲层223的厚度满足上述关系，可使第二缓冲层222中的铁杂质距导电沟道有一适当的距离，从而可降低掺杂的铁杂质对导电沟道内二维电子气的影响。
而当第三缓冲层223过薄时，第二缓冲层222中的铁杂质距导电沟道的距离过小，容易导致衰减至导电沟道的铁杂质过量，进而影响器件的饱和电流和输出功率，器件的可靠性较难保证；而当第三缓冲层223的厚度过厚时，则会影响缓冲层22的生长效率。
53.在示例性实施方式中，第二缓冲层222的厚度为d2，其中，200nm≤d2≤800nm。通过控制第二缓冲层222的厚度满足上述关系，可以较好地实现缓冲层22的高阻，并提升缓冲层22的晶体质量。而当第二缓冲层222过薄时，会影响整个缓冲层22的高阻实现；而当第二缓冲层222的厚度过厚时，会影响缓冲层22的生长效率；并且，第二缓冲层222中还掺杂有较高浓度的铁杂质，若第二缓冲层222的厚度过厚，也会影响第二缓冲层22的的晶体质量和表面形貌。
54.在示例性实施方式中，第一缓冲层的厚度为d1，其中，200nm≤d1≤800nm。通过控制第一缓冲层221的厚度满足上述关系，有利于使第一缓冲层221的晶体及时地从三维生长转换为二维生长，以保证后续缓冲层的晶体生长质量，并且不会影响缓冲层22的生长效率。而当第一缓冲层221过薄时，极有可能导致第一缓冲层221的三维生长未来得及转换为二维生长，从而导致后续的缓冲层生长质量变差；而当第一缓冲层221的厚度过厚时，会影响缓冲层22的生长效率。
55.在示例性实施方式中，请参考图3，缓冲层22还可包括第四缓冲层224和第五缓冲层225。具体的，第四缓冲层224位于第一缓冲层221和第二缓冲层222之间，第五缓冲层225位于第二缓冲层222和第三缓冲层223之间。当第一缓冲层221过薄时，第四缓冲层224可用于补偿第一缓冲层221的厚度；当第三缓冲层221过薄时，第五缓冲层225可用于补偿第三缓冲层223的厚度；当第二缓冲层222过薄时，第四缓冲层224和/或第五缓冲层225可用于补偿第二缓冲层222的厚度。由于缓冲层22内的层数越多，也越容易影响缓冲层22的生长效率，因此缓冲层22的层数优选为3层、4层或5层。
56.在示例性实施方式中，请继续参考图1，第一半导体层20还可以包括成核层21，成核层21位于衬底10上，缓冲层22位于成核层21远离衬底10的一侧。成核层21可以影响其上方异质结材料的晶体质量、表面形貌以及电学性质等参数。成核层21随着不同的衬底10的材料而变化，主要起到匹配衬底10和异质结结构中的半导体材料层的作用。本技术中，成核层21可由高温aln形成或者低温gan形成，主要用于使缓冲层22初期的三维生长模式转换为二维生长模式。
57.本技术还提供一种半导体器件，包括如前文所述的外延结构100。上述半导体器件，可通过前文所述的外延结构100制备，从而有助于获得更好的器件漏电及夹断特性，并提升器件的亚阈值特性，保证器件的可靠性。例如，可在上述外延结构100上继续制备源极、栅极和漏极，从而得到性能较佳的场效应晶体管。
58.本技术还提供一种半导体器件的外延结构100的制备方法，其中外延结构100的结构由图1示出。该制备方法包括以下步骤：
59.s1、提供衬底10。
60.s2、在衬底10上制备第一半导体层20；第一半导体层20包括缓冲层22，缓冲层22至少包括层叠设置的第一缓冲层221、第二缓冲层222和第三缓冲层223，第二缓冲层222位于第一缓冲层221和第三缓冲层223之间，缓冲层22掺杂有铁杂质，且铁杂质集中掺入在第二缓冲层222中，第二缓冲层222的铁杂质浓度满足第一预设范围。
61.上述制备方法，在制备缓冲层22时，可通过三个阶段来分别形成第一缓冲层221、第二缓冲层222和第三缓冲层223，并在第二缓冲层222中集中掺入铁杂质，且使第二缓冲层222的铁杂质浓度满足第一预设范围，一方面有助于实现缓冲层22的高阻，使器件获得较好的漏电及夹断特性；另一方面，使铁杂质以合适的浓度范围集中在中部的缓冲层，而使靠近衬底10和第二半导体层30的缓冲层几乎没有或仅具有极少的铁杂质，有助于提升缓冲层22的晶体质量，同时，也有助于改善器件的漏感应势垒降低(dibl)效应和铁杂质的拖尾效应，进而可以提升器件的亚阈值特性，保证器件的可靠性。
62.在示例性实施方式中，步骤s2具体包括：
63.s210、在衬底10上外延生长成核层21；
64.成核层21可由高温aln形成或者低温gan形成，主要用于使缓冲层22初期的三维生长模式转换为二维生长模式。
65.s220、在成核层21远离衬底10的一侧外延生长第一缓冲层221；
66.具体的，可通过外延生长工艺使第一缓冲层221中的碳杂质浓度处于较低范围内，从而有助于提升缓冲层后续晶体的生长质量。
67.s230、在第一缓冲层221远离成核层21的一侧外延生长第二缓冲层222，同时将铁杂质和碳杂质共同掺入第二缓冲层222；第二缓冲层222的碳杂质浓度满足第二预设范围，且第二缓冲层222的碳杂质浓度小于第二缓冲层222的铁杂质浓度；
68.具体的，通过铁杂质和碳杂质的组合使用，更有助于实现缓冲层22所需的高阻。
69.s240、在第二缓冲层222远离第一缓冲层221的一侧外延生长第三缓冲层223。
70.具体的，可通过外延生长工艺使第三缓冲层223中的碳杂质浓度处于较低范围内，从而有助于提升缓冲层22的晶体质量。
71.进一步的，步骤s230进一步包括：采用外延工艺形成第二缓冲层222的同时，控制第二缓冲层222的碳杂质浓度大于或等于第一缓冲层221的碳杂质浓度。步骤s240进一步包括：采用外延工艺形成第三缓冲层223的同时，控制第三缓冲层223的碳杂质浓度小于第一缓冲层221的碳杂质浓度。通过使第一缓冲层221、第二缓冲层222和第三缓冲层223的碳杂质浓度满足上述关系，有助于在实现缓冲层22高阻的同时，有效提高缓冲层22的晶体质量，从而保证器件的性能可靠性。
72.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
73.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。