半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.动态随机存储器(dynamic random access memory，dram)是计算机等电子设备中常用的半导体装置，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
3.磁性随机存储器(magnetic random access memory，marm)是基于硅基互补氧化物半导体(cmos)与磁性隧道结(megnetic tuning junction，mtj)技术的集成，是一种非易失性的存储器，它拥有静态随机存储器的高速读写能力、以及动态随机存储器的高集成度。所述磁性隧道结通常包括固定层、隧穿层和自由层。在磁性随机存储器正常工作时，自由层的磁化方向可以改变，而固定层的磁化方向保持不变。磁性随机存储器的电阻与自由层和固定层的相对磁化方向有关。当自由层的磁化方向相对于固定层的磁化方向发生改变时，磁性随机存储器的电阻值相应改变，对应于不同的存储信息。
4.为了提高存储器的存储密度，并缩小存储单元的尺寸，埋入式字线(buried word line，bwl)在dram中已被广泛使用。但是，为了避免漏电流现象的发生，具有埋入式字线结构的dram需要采用相对较小的驱动电流进行晶体管驱动。然而，marm由于需要确保mtj开关的启动，因而需要使用相对较大的驱动电流进行晶体管驱动。由于dram的驱动电流与marm的驱动电流在大小上存在差别，因而，当前无法在marm中实现埋入式字线结构，从而限制了marm存储密度的增大以及存储单元尺寸的缩小。
5.因此，如何提高存储器的性能，从而扩展存储器的应用领域，是当前亟待解决的技术问题。


技术实现要素：

6.本发明提供一种半导体结构及其形成方法，用于解决现有的存储器的性能相对较差的问题，以扩展存储器的应用领域。
7.为了解决上述问题，本发明提供了一种半导体结构，包括：
8.衬底；
9.第一晶体管，包括位于所述衬底内的第一沟道、以及位于所述衬底表面的第一端，所述第一端用于与第一类型存储单元连接；
10.第二晶体管，包括位于所述衬底内的第二沟道、以及位于所述衬底表面的第二端，所述第二端用于与第二类型存储单元连接，所述第二沟道的宽度大于所述第一沟道的宽度。
11.可选的，所述第二沟道的宽度为所述第一沟道宽度的1.5倍～3倍。
12.可选的，所述衬底内部还包括至少一个第一有源区，所述第一有源区中具有两个所述第一晶体管；
13.两个所述第一晶体管分布于所述第一有源区延伸方向的相对两侧，位于所述第一有源区中的两个所述第一晶体管具有第一公共端。
14.可选的，所述衬底内部还包括至少一个第二有源区，所述第二有源区中具有两个所述第二晶体管；
15.两个所述第二晶体管分布于所述第二有源区延伸方向的相对两侧，位于所述第二有源区中的两个所述第二晶体管具有第二公共端。
16.可选的，所述衬底内部还包括至少一个第三有源区，所述第三有源区中具有所述第一晶体管和所述第二晶体管；
17.所述第一晶体管和所述第二晶体管分布于所述第三有源区延伸方向的相对两侧，位于所述第三有源区中的所述第一晶体管和所述第二晶体管具有第三公共端。
18.可选的，还包括多条沿第一方向延伸的字线；
19.多个所述第三有源区在所述衬底内部呈阵列排布，所述第三有源区沿第二方向延伸，且所述第二方向相对于所述第一方向倾斜一预设角度。
20.可选的，在沿所述第二方向上，位于相邻的所述第三有源区中的所述第一晶体管与所述第二晶体管相对设置。
21.可选的，在沿所述第一方向上，位于相邻的所述第三有源区中的所述第一晶体管与所述第二晶体管与同一条所述字线对应。
22.可选的，所述第二沟道的宽度为所述第一沟道宽度的1.5倍～2倍。
23.可选的，还包括多条沿第一方向延伸的字线；
24.多个所述第三有源区在所述衬底内部呈阵列排列，所述第三有源区沿第三方向延伸，且所述第三方向与所述第一方向垂直。
25.可选的，在沿所述第三方向上，相邻的所述第三有源区中的所述第一晶体管相互靠近或所述第二晶体管互相靠近。
26.可选的，所述字线包括沿所述第三方向交替排列的第一子字线和第二子字线；
27.在沿所述第一方向上排列的多个所述第三有源区中的所述第一晶体管均与同一条所述第一子字线交叠；
28.在沿所述第一方向上排列的多个所述第三有源区中的所述第二晶体管均与同一条所述第二子字线交叠。
29.可选的，所述第二沟道的宽度为所述第一沟道宽度的2倍～3倍。
30.可选的，在沿所述第三方向上排布的相邻的两个所述第三有源区的投影部分重叠，所述投影为所述第三有源区在所述第三方向上的投影。
31.可选的，沿所述第三方向上排布的相邻的两个所述第三有源区的所述第一晶体管对应同一个所述字线。
32.可选的，所述第一类型存储单元包括电容存储单元、电阻存储单元、磁存储单元、相变存储单元和铁电存储单元中的任一种；
33.所述第二类型存储单元包括电容存储单元、电阻存储单元、磁存储单元、相变存储单元和铁电存储单元中的任一种；
34.所述第一类型存储单元与所述第二类型存储单元的存储类型不同。
35.可选的，所述第一类型存储单元为电容存储单元；
36.所述第二类型存储单元为磁存储单元。
37.为了解决上述问题，本发明还提供了一种半导体结构的形成方法，包括如下步骤：
38.提供衬底；
39.在所述衬底中形成第一晶体管和第二晶体管，所述第一晶体管包括位于所述衬底内的第一沟道、以及位于所述衬底表面的第一端，所述第一端用于与第一类型存储单元连接，所述第二晶体管包括位于所述衬底内的第二沟道、以及位于所述衬底表面的第二端，所述第二端用于与第二类型存储单元连接，所述第二沟道的宽度大于所述第一沟道的宽度。
40.可选的，所述在所述衬底中形成第一晶体管和第二晶体管的具体步骤包括：
41.在所述衬底中形成有源区，所述有源区包括第一部分和第二部分且所述第二部分的宽度大于所述第一部分的宽度；
42.分别在所述有源区的第一部分和第二部分中形成第一栅极槽和第二栅极槽，所述有源区被所述第一栅极槽和所述第二栅极槽分割成所述第一端、所述第二端以及所述第一端和所述第二端之间的公共端；
43.填充栅极材料于所述第一栅极槽和所述第二栅极槽中，形成第一栅极和第二栅极。
44.可选的，所述半导体结构的形成方法还包括如下步骤：
45.刻蚀所述有源区，于所述有源区延伸方向的相对两侧分别形成所述第一栅极槽和所述第二栅极槽；
46.填充栅极材料于所述有源区内的所述第一栅极槽和所述第二栅极槽内，形成所述第一栅极和所述第二栅极。
47.可选的，还包括：
48.在所述衬底内形成多条沿第一方向延伸的字线；
49.多个所述有源区在所述衬底内部呈阵列排布，所述有源区沿第二方向延伸，且所述第二方向相对于所述第一方向倾斜一预设角度。
50.可选的，在沿所述第二方向上，相邻的两个所述有源区中的一个所述有源区中的所述第一晶体管与另一个所述有源区中的所述第二晶体管相对设置。
51.可选的，在沿所述第一方向上，相邻的两个所述有源区中的一个所述有源区中的所述第一晶体管与另一个所述有源区中的所述第二晶体管与同一条所述字线对应。
52.可选的，还包括：
53.在所述衬底内形成多条沿第一方向延伸的字线；
54.多个所述有源区在所述衬底内部呈阵列排列，所述有源区沿第三方向延伸，且所述第三方向与所述第一方向垂直。
55.可选的，在沿所述第三方向上，相邻的两个所述有源区的所述第一晶体管相互靠近或所述第二晶体管相互靠近。
56.可选的，所述字线包括沿所述第三方向交替排列的第一子字线和第二子字线；
57.在沿所述第一方向上排列的多个所述有源区中的所述第一晶体管均与同一条所述第一子字线交叠；
58.在沿所述第一方向上排列的多个所述有源区中的所述第二晶体管均与同一条所述第二子字线交叠。
59.可选的，在沿所述第三方向上排布的相邻的两个所述有源区的投影部分重叠，所述投影为所述有源区在所述第三方向上的投影。
60.可选的，所述第一类型存储单元包括电容存储单元、电阻存储单元、磁存储单元、相变存储单元和铁电存储单元中的任一种；
61.所述第二类型存储单元包括电容存储单元、电阻存储单元、磁存储单元、相变存储单元和铁电存储单元中的任一种；
62.所述第一类型存储单元与所述第二类型存储单元的存储类型不同。
63.可选的，所述第一类型存储单元为电容存储单元；
64.所述第二类型存储单元为磁存储单元。
65.本发明提供的半导体结构及其形成方法，通过在半导体结构中同时设置用于与第一类型存储单元连接的第一晶体管、以及用于与第二类型存储单元连接的第二晶体管，所述第一沟道和所述第二沟道均位于所述衬底内部，且限定第一晶体管中的第一沟道的宽度小于第二晶体管中第二沟道的宽度，从而能够达到将所述第一晶体管的制造工艺与所述第二晶体管的制造工艺兼容的效果，简化了半导体结构的制造方法。并且，能够确保所述第二晶体管的驱动电流大于所述第一晶体管的驱动电流，有助于提高存储器中具有所述第一晶体管和/或所述第二晶体管的存储单元的集成密度以及器件性能，并缩小存储单元的尺寸，为扩展存储器的应用领域奠定了基础。
附图说明
66.附图1是本发明具体实施方式中半导体结构的示意图；
67.附图2是本发明具体实施方式中多个第一有源区的排布方式结构示意图；
68.附图3是本发明具体实施方式中多个第二有源区的排布方式结构示意图；
69.附图4是本发明具体实施方式中一种多个第三有源区的排布方式结构示意图；
70.附图5是本发明具体实施方式中另一种多个第三有源区的排布方式结构示意图；
71.附图6是本发明具体实施方式中半导体结构的形成方法流程图。
具体实施方式
72.下面结合附图对本发明提供的半导体结构及其形成方法的具体实施方式做详细说明。
73.本具体实施方式提供了一种半导体结构，附图1是本发明具体实施方式中半导体结构的示意图。如图1所示，本具体实施方式提供的半导体结构，包括：
74.衬底10；
75.第一晶体管，包括位于所述衬底10内的第一沟道、以及位于所述衬底10表面的第一端112，所述第一端112用于与第一类型存储单元15连接；
76.第二晶体管，包括位于所述衬底10内的第二沟道、以及位于所述衬底10表面的第二端122，所述第二端122用于与第二类型存储单元17连接，所述第二沟道的宽度w2大于所述第一沟道的宽度w1。
77.具体来说，如图1所示，所述衬底10可以是但不限于硅衬底，本具体实施方式以所述衬底10为硅衬底为例进行说明。在其他示例中，所述衬底10可以为氮化镓、砷化镓、碳化镓、碳化硅或soi等半导体衬底。所述衬底10中还具有呈阵列排布的多个有源区，相邻所述有源区之间通过浅沟槽隔离结构13相互隔离。所述第一晶体管与所述第二晶体管可以位于同一有源区内，也可以位于不同的有源区内。
78.所述第一晶体管的所述第一沟道与所述第二晶体管的第二沟道均完全位于所述衬底10内部，因此，在形成所述第一晶体管和所述第二晶体管的过程中，可以通过刻蚀所述衬底10，同步形成所述第一沟道和所述第二沟道，实现所述第一晶体管与所述第二晶体管制程工艺的兼容，而且有助于提高存储器中具有所述第一晶体管和/或所述第二晶体管的存储单元的集成密度以及器件性能，并缩小存储单元的尺寸。
79.所述衬底10内部可以具有由p型离子掺杂形成的p阱区101；所述第一晶体管的所述第一端112和所述第二晶体管的所述第二端122相应均为n型离子掺杂形成的源极或漏极。若所述第一晶体管的所述第一端112为漏极，则所述第一晶体管的另一端为源极，所述第一晶体管的所述源极和所述漏极之间的区域为所述第一晶体管的第一沟道；若所述第二晶体管的第二端122为漏极，则所述第二晶体管的另一端为源极，所述第二晶体管的所述源极和所述漏极之间的区域为所述第二晶体管的第二沟道。具体的，如图1所示，所述第一晶体管和所述第二晶体管具有公共端16，所述公共端16可以为所述第一晶体管和所述第二晶体管的共有源极，位于所述公共端16和所述第一端112之间的衬底10表面区域可以为所述第一晶体管的所述第一沟道，所述第一沟道的宽度w1可以为所述第一沟道与所述第一端112相交的线长；所述公共端16和所述第二端122之间的衬底10表面区域为所述第二晶体管的所述第二沟道，所述第二沟道的宽度w2可以为所述第二沟道与所述第二端122相交的线长。所述第一沟道和所述第二沟道可以具有一定的厚度，即所述衬底表面区域可以包含一定厚度的衬底内部区域，所述厚度可以通过调整离子掺杂条件进行调节。通过将所述第二沟道的宽度w2设置为大于所述第一沟道的宽度w1，使得所述第二晶体管的驱动电流大于所述第一晶体管的驱动电流，从而满足所述第一晶体管与所述第二晶体管驱动电流不同的要求，使得在同一个存储器中能够集成两种不同的晶体管，实现了两种类型晶体管的优势互补，从而提高了存储器的性能，扩展了存储器的应用领域。
80.可选的，所述衬底10内部可以具有由n型离子掺杂形成的n阱区101；所述第一晶体管的所述第一端112和所述第二晶体管的所述第二端122相应均为p型离子掺杂。
81.可选的，所述第二沟道的宽度w2为所述第一沟道宽度w的1.5倍～3倍。
82.如图1所示，所述第一沟道包围所述第一晶体管的第一栅极111，且所述第一沟道与所述第一栅极111之间还设置有第一栅极介质层113，所述第一栅极介质层113覆盖在所述第一沟道上。所述第二沟道包围所述第二晶体管的第二栅极121，且所述第二沟道与所述第二栅极121之间还设置有第二栅极介质层123，所述第二栅极介质层123覆盖在所述第二沟道上。所述第一栅极介质层113与所述第二栅极介质层123的材料可以相同，也可以不同。为了简化制程工艺，所述第一栅极介质层113的材料与所述第二栅极介质层123的材料相同，例如均为氧化物材料(例如二氧化硅)。
83.可选的，所述衬底10内部还包括至少一个第一有源区23，所述第一有源区23中具有两个所述第一晶体管；
84.两个所述第一晶体管分布于所述第一有源区23延伸方向的相对两侧，位于所述第一有源区中的两个所述第一晶体管具有第一公共端。
85.附图2是本发明具体实施方式中多个第一有源区的排布方式结构示意图。举例来说，如图2所示，所述衬底10内部具有沿第一方向d1方向延伸的多条字线22，多条所述字线22沿与所述第一方向d1垂直的第三方向d3平行排布。多个所述第一有源区23在所述衬底10内部呈阵列排布，且每一所述第一有源区23沿第二方向d2延伸。所述第二方向d2相对于所述第一方向d1倾斜预设角度。所述预设角度的具体数值，本领域技术人员可以根据实际需要进行设置，例如所述预设角度可以为大于或者等于15度且小于30度。两条字线22穿过一个第一有源区23并分别控制第一有源区23上的两个所述第一晶体管，两个所述第一晶体管的所述第一沟道均位于所述衬底20内，且宽度相同。两个所述第一晶体管沿第二方向d2分布于所述第一有源区23的相对两侧。所述第一沟道的宽度w1可以为所述第一沟道沿第一方向d1的长度。两个所述第一晶体管的所述第一端112均位于所述衬底20表面，且两个所述第一晶体管共用第一公共端。例如，所述第一晶体管的第一端112为漏极端，第一公共端为第一公共源极端，位于同一个所述第一有源区23内的两个所述第一晶体管共用所述第一公共源极端。所述第一公共端可以设置于所述第一有源区23的中部，即第一有源23上两条字线22之间的部分。同一个所述第一有源区23内的两个所述第一晶体管分别与两个所述第一类型存储单元15电连接。可以理解的是，第一栅极111可以为字线22位于第一有源区23的第一晶体管上的部分。具体的，如图2所示，衬底10包括多个第一有源区23和第一有源区23之间的浅沟槽隔离结构，位线22穿过多个第一有源区23和第一有源区23之间的浅沟槽隔离结构，位线22和第一有源区23交叠的部分可以为第一栅极111。
86.可选的，所述衬底10内部还包括至少一个第二有源区24，所述第二有源区24中具有两个所述第二晶体管；
87.两个所述第二晶体管分布于所述第二有源区24延伸方向的相对两侧，位于所述第二有源区24中的两个所述第二晶体管具有第二公共端。
88.附图3是本发明具体实施方式中多个第二有源区的排布方式结构示意图。举例来说，如图3所示，所述衬底10内部具有沿第一方向d1方向延伸的多条字线22，多条所述字线22沿与所述第一方向d1垂直的第三方向d3平行排布。多个所述第二有源区24在所述衬底10内部呈阵列排布，且每一所述第二有源区24沿第二方向d2延伸。所述第二方向d2相对于所述第一方向d1倾斜预设角度。所述预设角度的具体数值，本领域技术人员可以根据实际需要进行设置，例如所述预设角度可以为大于或者等于15度且小于30度。每一个所述第二有源区24内具有两个所述第二晶体管，两个所述第二晶体管的所述第二沟道均位于所述衬底20内，且宽度相同。两个所述第二晶体管沿第二方向d2分布于所述第二有源区24的相对两侧。所述第二沟道的宽度w2可以为所述第二沟道沿所述第一方向d1的长度。两个所述第二晶体管的所述第二端122均位于所述衬底20表面，且两个所述第二晶体管共用第二公共端。例如，所述第二晶体管的第二端122为漏极端，第二公共端为第二公共源极端，位于同一个所述第二有源区24内的两个所述第二晶体管共用所述第二公共源极端。所述第二公共端可以设置于所述第二有源区24的中部，即第二有源区24上两条字线22之间的部分。同一个所述第二有源区24内的两个所述第二晶体管分别与两个所述第二类型存储单元17电连接。可以理解的是，第二栅极121可以为字线22位于第二有源区24的第二晶体管上的部分。具体
的，如图2所示，衬底10包括多个第二有源区24和第二有源区24之间的浅沟槽隔离结构，位线22穿过多个第二有源区24和第二有源区24之间的浅沟槽隔离结构，位线22和第二有源区24交叠的部分可以为第二栅极121。
89.可选的，所述衬底10内部还包括至少一个第三有源区25，所述第三有源区25中具有第一晶体管和第二晶体管；
90.所述第一晶体管和所述第二晶体管分布于所述第三有源区25延伸方向的相对两侧，位于所述第三有源区25中的所述第一晶体管和所述第二晶体管具有第三公共端。
91.可选的，所述半导体结构还包括多条沿第一方向d1延伸的字线22；
92.多个所述第三有源区25在所述衬底10内部呈阵列排布，所述第三有源区25沿第二方向d2延伸，且所述第二方向d2相对于所述第一方向d1倾斜一预设角度。
93.附图4是本发明具体实施方式中一种多个第三有源区的排布方式结构示意图。举例来说，如图1和图4所示，所述衬底10内部具有沿第一方向d1方向延伸的多条字线22，多条所述字线22沿与所述第一方向d1垂直的第三方向d3平行排布。多个所述第三有源区25在所述衬底10内部呈阵列排布，且每一所述第三有源区25沿第二方向d2延伸。所述第二方向d2相对于所述第一方向d1倾斜预设角度。所述预设角度的具体数值，本领域技术人员可以根据实际需要进行设置，例如所述预设角度可以为大于或者等于15度且小于30度。每一个所述第三有源区25内具有一个所述第一晶体管和一个所述第二晶体管，所述第一晶体管和所述第二晶体管沿第二方向d2分布于所述第三有源区25的相对两侧。两条字线22穿过一个第三有源区25并分别控制第三有源区25上的所述第一晶体管和所述第二晶体管。所述第一沟道的宽度w1为所述第一沟道沿第一方向d1的长度，所述第二沟道的宽度w2为所述第二沟道沿第一方向d2的长度。所述第一晶体管的所述第一端112和所述第二晶体管的所述第二端122均位于所述衬底20表面，且位于同一个所述第三有源区25内的所述第一晶体管和所述第二晶体管共用所述第三公共端。例如，所述第一晶体管的第一端112为漏极端，所述第二晶体管的第二端122为漏极端，第三公共端为第三公共源极端，位于同一个所述第三有源区25内的所述第一晶体管和所述第二晶体管共用所述第三公共源极端。所述第三公共端可以设置于所述第三有源区25的中部，即第三有源区25上两条字线22之间的部分。所述第三公共端包括朝向所述第一沟道的第一侧、以及与所述第一侧相对的第二侧，所述第二侧朝向所述第二沟道。由于所述第一晶体管的所述第一沟道的宽度小于所述第二晶体管121的所述第二沟道的宽度，因此，所述第三公共源极端的所述第一侧的宽度(与所述第一沟道相交的线长)小于所述第二侧的宽度(与所述第二沟道相交的线长)。同一个所述第三有源区25中的所述第一晶体管的所述第一端112用于与所述第一类型存储单元15连接、所述第二晶体管的所述第二端122用于与所述第二类型存储单元17连接。可以理解的是，第一栅极111可以为字线22位于第三有源区25的第一晶体管上的部分；第二栅极121可以为字线22位于第三有源区25的第二晶体管上的部分；具体的，如图4所示，衬底10包括多个第三有源区25和第三有源区25之间的浅沟槽隔离结构，位线22穿过多个第三有源区25和第三有源区25之间的浅沟槽隔离结构，位线22和第三有源区23交叠的部分可以为第一栅极111或第二栅极121。例如，位线22和第三有源区25的第一晶体管交叠的部分为第一栅极111，位线22和第三有源区25的第二晶体管交叠的部分为第二栅极121。
94.可选的，在沿所述第二方向d2上，位于相邻的所述第三有源区25中的所述第一晶
体管与所述第二晶体管相对设置。
95.可选的，在沿所述第一方向d1上，位于相邻的所述第三有源区25中的所述第一晶体管与所述第二晶体管与同一条所述字线22对应。
96.具体来说，如图4所示，通过在所述第二方向d2上，将相邻所述第三有源区25中相互靠近的端部的晶体管类型设置为不同，且在沿所述第一方向d1上，位于相邻的所述第三有源区25中的所述第一晶体管与所述第二晶体管与同一条所述字线22对应，使得能够通过一条所述字线22同时驱动所述第一晶体管和所述第二晶体管，从而可以提高所述半导体结构的驱动效率，实现存储器的高速率读取。同时，通过将所述第一晶体管和所述第二晶体管设置成交错分布，增大了第一晶体管之间的间距以及第二晶体管之间的间距，可以降低制作难度。
97.可选的，所述第二沟道的宽度为所述第一沟道宽度的1.5倍～2倍。具体的，当第一晶体管的第一端112电连接电容存储单元以及第二晶体管的第二端122电连接磁存储单元，同一字线22同时控制第一晶体管和第二晶体管时，如果所述第一沟道和所述第二沟道的宽度差异过大，会增大字线22的控制难度。所述第一沟道和所述第二沟道在上述宽度范围内可以很好的平衡驱动电流和控制难度的需求。
98.附图5是本发明具体实施方式中另一种多个第三有源区的排布方式结构示意图。可选的，如图5所示，所述半导体结构还包括多条沿第一方向d1延伸的字线22；
99.多个所述第三有源区25在所述衬底10内部呈阵列排列，所述第三有源区25沿第三方向d3延伸，且所述第三方向d3与所述第一方向d1垂直。
100.可选的，在沿所述第三方向d3上，相邻的所述第三有源区25中的所述第一晶体管相互靠近或所述第二晶体管互相靠近。
101.可选的，所述字线22包括沿所述第三方向d3交替排列的第一子字线和第二子字线；
102.在沿所述第一方向d1上排列的多个所述第三有源区25中的所述第一晶体管均与同一条所述第一子字线221交叠；
103.在沿所述第一方向d1上排列的多个所述第三有源区25中的所述第二晶体管均与同一条所述第二子字线222交叠。
104.可选的，在沿所述第三方向d3上排布的相邻的两个所述第三有源区25的投影部分重叠，所述投影为所述第三有源区25在所述第三方向d3上的投影。
105.可选的，沿所述第三方向d3上排布的相邻的两个所述第三有源区25的所述第一晶体管对应同一个字线。
106.具体来说，如图5所示，所述衬底20内部具有呈阵列排布的多个所述第三有源区25，且每一所述第三有源区25均沿与字线的延伸方向(即所述第一方向)垂直的方向(即第三方向)延伸。且在沿所述第三方向上排布的相邻的两个所述第三有源区25沿所述第三方向d3上的投影部分重叠，可以大幅度提高所述第三有源区25的排布密度，提高所述半导体结构中存储单元中的密度，并有助于缩小存储单元的尺寸。每一个所述第三有源区25内具有一个所述第一晶体管和一个所述第二晶体管。所述第一晶体管和所述第二晶体管沿第三方向d3分布于所述第三有源区25的相对两侧。两条字线22穿过一个第三有源区25并分别控制第三有源区25上的所述第一晶体管和所述第二晶体管。所述第一沟道的宽度w1为所述第
一沟道沿第一方向d1的长度，所述第二沟道的宽度w2为所述第二沟道沿第一方向d1的长度。位于同一个所述第三有源区25内的所述第一晶体管和所述第二晶体管共用所述第三公共端。所述第三公共端可以设置于所述第三有源区25的中部，即第三有源区25上两条字线22之间的部分。所述第三公共端包括朝向所述第一沟道的第一侧、以及与所述第一侧相对的第二侧，所述第二侧朝向所述第二沟道。由于所述第一晶体管的所述第一沟道的宽度小于所述第二晶体管的所述第二沟道的宽度，因此，所述第三公共端的所述第一侧的宽度(沿所述第一方向d1的宽度)小于所述第二侧的宽度(沿所述第一方向d1的宽度)。
107.通过限定在沿所述第三方向d3上，相邻的所述第三有源区25中的所述第一晶体管相互靠近或所述第二晶体管互相靠近，且在沿所述第一方向d1上排列的多个所述第三有源区25中的所述第一晶体管均与同一条所述第一子字线221交叠，在沿所述第一方向d1上排列的多个所述第三有源区25中的所述第二晶体管均与同一条所述第二子字线222交叠，使得通过一条所述第一子字线221能够同时驱动两个相邻的所述第三有源区25中的所述第一晶体管，且能够通过一条所述第二子字线222同时驱动两个相邻的所述第三有源区25中的所述第二晶体管，可以简化所述半导体结构的驱动方法，灵活对第一晶体管或者第二晶体管进行控制。进一步的，沿所述第三方向d3上排布的相邻的两个所述第三有源区25中相邻的两个所述第一晶体管对应同一个字线221，进一步简化所述半导体结构的驱动方法以及增大存储密度。
108.可选的，所述第二沟道的宽度为所述第一沟道宽度的2倍～3倍。具体的，当第一晶体管的第一端112电连接电容存储单元以及第二晶体管的第二端122电连接磁存储单元时，所述第一沟道和所述第二沟道在上述宽度范围内可以得到最优化的器件性能。具体的，所述第一晶体管的所述第一沟道较小的宽度可以尽可能的减少漏电流，所述第二晶体管的所述第二沟道较大的宽度可以尽可能的增大驱动电流，提高器件性能。
109.可选的，第三有源区25包括第一部分251和第二部分252，所述第二部分252的宽度大于所述第一部分251的宽度。所述第一部分251的宽度可以为所述第三有源区25的第一部分251在垂直所述第三有源25延伸方向上的宽度；同理，所述第二部分252的宽度可以为所述第三有源区25的第二部分252在垂直所述第三有源25延伸方向上的宽度。具体的，如图1、图4和图5所示，两条字线22分别与一个第三有源区25的第一部分251和第二部分252相交，单个第三有源区25被两条所述字线22分割成第一端112、第二端122和第三公共端16。所述第一端112可以为第一晶体管的漏极，所述第二端122可以为第二晶体管的漏极，所述第三公共端16可以为所述第一晶体管和所述第二晶体管的公共源极。具体的，如图4所示，第一沟道的宽度可以为所述字线22和所述第三有源区25的第一部分251的交叠区域在所述字线22延伸方向上的宽度；第二沟道的宽度可以为所述字线22和所述第三有源区25的第二部分252的交叠区域在所述字线22延伸方向上的宽度。可以通过设置第三有源区25的第一部分和第二部分的宽度调整字线22和所述第三有源区25交叠区域的大小进而改变沟道的宽度。
110.可选的，所述第一类型存储单元15包括电容存储单元、电阻存储单元、磁存储单元、相变存储单元和铁电存储单元中的任一种；
111.所述第二类型存储单元17包括电容存储单元、电阻存储单元、磁存储单元、相变存储单元和铁电存储单元中的任一种；
112.所述第一类型存储单元15与所述第二类型存储单元17的存储类型不同。
113.可选的，所述第一类型存储单元15为电容存储单元；
114.所述第二类型存储单元17为磁存储单元。
115.举例来说，如图1所示，所述第一类型存储单元15为电容存储单元，所述第二类型存储单元17为磁存储单元(例如磁性隧道结)。所述电容存储单元通过第一插塞14与所述第一晶体管的所述第一端112电连接。所述磁存储单元的底端连接底电极181，所述磁存储单元的顶端连接顶电极182，所述底电极181通过第二插塞20与所述第二晶体管的所述第二端122电连接，所述顶电极182通过第三插塞21与位线19电连接。
116.不仅如此，本具体实施方式还提供了一种半导体结构的形成方法。附图6是本发明具体实施方式中半导体结构的形成方法流程图。本具体实施方式形成的所述半导体结构的示意图可参见图1、图4和图5。如图1、图4-图6所示，本具体实施方式提供的半导体结构的形成方法，包括如下步骤：
117.步骤s61，提供衬底10；
118.步骤s62，在所述衬底10中形成第一晶体管和第二晶体管，所述第一晶体管包括位于所述衬底10内的第一沟道、以及位于所述衬底10表面的第一端112，所述第一端112用于与第一类型存储单元15连接，所述第二晶体管包括位于所述衬底10内的第二沟道、以及位于所述衬底10表面的第二端122，所述第二端122用于与第二类型存储单元17连接，所述第二沟道的宽度w2大于所述第一沟道的宽度w1。
119.可选的，在所述衬底10中形成第一晶体管和第二晶体管的具体步骤包括：
120.在所述衬底10中形成有源区，所述有源区包括第一部分251和第二部分252且所述第二部分252的宽度大于所述第一部分251的宽度；
121.分别在所述有源区的第一部分251和第二部分252中形成第一栅极槽和第二栅极槽，所述有源区被所述第一栅极槽和所述第二栅极槽分割成所述第一端、所述第二端以及所述第一端和所述第二端之间的公共端；
122.填充栅极材料于所述第一栅极槽和所述第二栅极槽中，形成第一栅极和第二栅极。
123.可选的，所述半导体结构的形成方法还包括如下步骤：
124.刻蚀所述有源区，于所述有源区延伸方向的相对两侧分别形成所述第一栅极槽和所述第二栅极槽；
125.填充栅极材料于所述有源区内的所述第一栅极槽和所述第二栅极槽内，形成所述第一栅极和所述第二栅极。
126.可选的，还包括：
127.在所述衬底10内形成多条沿第一方向延伸的字线22；
128.多个所述有源区在所述衬底内10部呈阵列排布，所述有源区沿第二方向延伸，且所述第二方向相对于所述第一方向倾斜一预设角度。
129.可选的，在沿所述第二方向上，相邻的两个所述有源区中的一个所述有源区中的所述第一晶体管与另一个所述有源区中的所述第二晶体管相对设置。
130.可选的，在沿所述第一方向上，相邻的两个所述有源区中的一个所述有源区中的所述第一晶体管与另一个所述有源区中的所述第二晶体管与同一条所述字线22对应。
131.可选的，还包括：
132.在所述衬底10内形成多条沿第一方向延伸的字线22；
133.多个所述有源区在所述衬底10内部呈阵列排列，所述有源区沿第三方向延伸，且所述第三方向与所述第一方向垂直。
134.可选的，在沿所述第三方向上，相邻的两个所述有源区的所述第一晶体管相互靠近或所述第二晶体管相互靠近。
135.可选的，所述字线22包括沿所述第三方向交替排列的第一子字线和第二子字线；
136.在沿所述第一方向上排列的多个所述有源区中的所述第一晶体管均与同一条所述第一子字线221交叠；
137.在沿所述第一方向上排列的多个所述有源区中的所述第二晶体管均与同一条所述第二子字线222交叠。
138.可选的，在沿所述第三方向上排布的相邻的两个所述有源区的投影部分重叠，所述投影为所述有源区在所述第三方向上的投影。
139.可选的，所述第一类型存储单元15包括电容存储单元、电阻存储单元、磁存储单元、相变存储单元和铁电存储单元中的任一种；
140.所述第二类型存储单元17包括电容存储单元、电阻存储单元、磁存储单元、相变存储单元和铁电存储单元中的任一种；
141.所述第一类型存储单元15与所述第二类型存储单元17的存储类型不同。
142.可选的，所述第一类型存储单元15为电容存储单元；
143.所述第二类型存储单元17为磁存储单元。
144.本具体实施方式提供的半导体结构及其形成方法，通过在半导体结构中同时设置用于与第一类型存储单元连接的第一晶体管、以及用于与第二类型存储单元连接的第二晶体管，所述第一沟道和所述第二沟道均位于所述衬底内，且限定第一晶体管中的第一沟道的宽度小于第二晶体管中第二沟道的宽度，从而能够达到将所述第一晶体管的制造工艺与所述第二晶体管的制造工艺兼容的效果，简化了半导体结构的制造方法。并且，能够确保所述第一晶体管的驱动电流小于所述第二晶体管的驱动电流，有助于提高存储器中具有所述第一晶体管和/或所述第二晶体管的存储单元的集成密度，并缩小存储单元的尺寸，为扩展存储器的应用领域奠定了基础。
145.以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。