基本数字逻辑单元、集成电路版图及半导体器件的制作方法

[0001]
本申请涉及集成电路设计领域，特别涉及一种基于finfet工艺的基本数字逻辑单元、集成电路版图以及半导体器件。


背景技术：

[0002]
在集成电路设计中，可重复使用的数字单元库的制备具有非常重要的作用，该标准单元库可以显著提高电路工程师和版图工程师的工作效率。在模拟集成电路设计中，也会根据电路的功耗，速度等要求，设计出一套数字单元库，以搭建形成集成电路版图库；该版图库的设计要求不仅要保证单个单元的设计规则正确，还要保证在单元拼接时不用引入设计规则违例。
[0003]
在finfet工艺(鳍式场效晶体管，finfield-effecttransistor)条件下，由于器件结构的差异，基于现有的布图方式，会造成拼接不匹配，从而使得版图拼接速度较慢，因此需要提出一种区别于平面工艺中数字标准单元的设计方法。
[0004]
在所述背景技术部分公开的上述信息仅用于加强对本申请的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。


技术实现要素：

[0005]
本申请的一个目的在于提出基于finfet工艺的基本数字逻辑单元，以提高版图设计速度。
[0006]
为解决上述技术问题，本申请采用如下技术方案：
[0007]
根据本申请的一个方面，本申请提供一种基于finfet工艺的基本数字逻辑单元，包括：
[0008]
电源区；
[0009]
mos区，所述mos区具有第一类源端，且第一类源端位于所述mos 区的左边缘、或右边缘；
[0010]
多晶硅伪结构，位于所述mos区的一侧，对应于所述第一类源端的所在侧，所述多晶硅伪结构的纵向中心线为所述基本数字逻辑单元的第一类边框。
[0011]
在一些实施例中，所述mos区还包括第二类源端，所述第二类源端与所述mos区的左边缘、或右边缘之间具有第0层金属层；
[0012]
对应于所述第二类源端的所在侧，所述多晶硅伪结构与位于该多晶硅伪结构外侧的多晶硅之间的纵向中线作为所述基本数字逻辑单元的第二类边框。
[0013]
在一些实施例中，所述mos区包括沿纵向依次排布的pmos区、nmos 区；
[0014]
pmos区、nmos区可以具有第一类源端、第二类源端至少一种；
[0015]
当所述pmos区、nmos区的同一侧均是第一类源端时，对应于所述第一类源端的所在侧，所述多晶硅伪结构的纵向中心线为所述基本数字逻辑单元的边框；
[0016]
当所述pmos区、nmos区的同一侧包含第二类源端时，对应于所述第二类源端的所
在侧，所述多晶硅伪结构与位于该多晶硅伪结构背离所述mos 区一侧的栅极之间的纵向中线作为所述基本数字逻辑单元的边框。
[0017]
在一些实施例中，所述pmos单元包括pmos器件、n阱接触单元、n 阱；
[0018]
所述pmos器件设置在所述n阱中；沿所述pmos器件的高度方向，所述pmos器件上放置有所述n阱接触单元。
[0019]
在一些实施例中，所述pmos器件的多晶硅栅极与所述n阱接触单元的多晶硅栅极在沿所述pmos器件的高度方向对齐；
[0020]
且所述pmos区还包括切割多晶硅区域，所述pmos器件的多晶硅栅极与所述n阱接触单元的多晶硅栅极通过所述切割多晶硅区域隔离。
[0021]
在一些实施例中，所述nmos单元包括nmos器件、p型衬底、p阱接触单元；
[0022]
所述nmos器件设置在所述p型衬底上，沿所述nmos器件的高度方向，所述nmos器件的下方设置所述p阱接触单元。
[0023]
在一些实施例中，所述nmos器件的多晶硅栅极与所述p阱接触单元的多晶硅栅极在沿所述nmos器件的高度方向对齐；
[0024]
且所述nmos单元还包括切割多晶硅区域，所述nmos器件的多晶硅栅极与所述p阱接触单元的多晶硅栅极极通过所述切割多晶硅区域隔离。
[0025]
在一些实施例中，所述n阱接触单元的od，po，np，m0od，m0po， via0，m1，vts_p层均沿同一第一对称线呈对称设置，所述第一对称线沿横向方向延伸；
[0026]
所述第一对称线形成所述基本数字逻辑单元的上边框。
[0027]
在一些实施例中，所述p阱接触单元od，po，pp，m0od，m0po， via0，m1，vts_n层均沿同一第二对称线呈对称设置，所述第二对称线沿横向方向延伸；
[0028]
所述第二对称线形成所述基本数字逻辑单元的下边框。
[0029]
在一些实施例中，所述基本数字逻辑单元还包括vt转接单元，所述vt 转接单元用于在所述基本数字逻辑单元拼接时，对不同阈值电压的单元进行转接；
[0030]
所述vt转接单元包括所述第一类边框和/或所述第二类边框。
[0031]
根据本申请另一个方面提出一种集成电路版图，集成电路版图包括多个如所述的基本数字逻辑单元，相邻两个所述基本数字逻辑单元的第一类边框相拼接，相邻两个所述基本数字逻辑的单元的第二类边框相拼接。
[0032]
根据本申请另一个方面提出一种半导体器件，所述半导体器件的部分或全部基于述的集成电路版图制成。
[0033]
本申请中通过将mos区的有源区设置在位于mos区的左边缘和/或右边缘，以形成第一类源端，在与别的基本数字逻辑单元拼接时，将两个基本数字逻辑单元的第一类边框进行合并，而不会出现违反设计规则的情况，从而实现了快速的完成调用单元的拼接。
[0034]
应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本申请。
附图说明
[0035]
通过参照附图详细描述其示例实施例，本申请的上述和其它目标、特征及优点将变得更加显而易见。
[0036]
图1是根据一实施例示出的基本数字逻辑单元中pmos器件和n阱衬底。
[0037]
图2是根据一实施例示出的基本数字逻辑单元中nmos器件和p阱衬底。
[0038]
图3是根据一实施例示出的两个基本数字逻辑单元的第一类边框拼接方式示意图；
[0039]
图4是根据一实施例示出包含第一类边框和第二类边框的基本数字逻辑单元的结构俯视图。
[0040]
图5是根据一实施例示出两个基本数字逻辑单元的第二类边框拼接方式示意图；
[0041]
图6是根据一实施例示出不同vt转接单元的结构示意图。
具体实施方式
[0042]
尽管本申请可以容易地表现为不同形式的实施方式，但在附图中示出并且在本说明书中将详细说明的仅仅是其中一些具体实施方式，同时可以理解的是本说明书应视为是本申请原理的示范性说明，而并非旨在将本申请限制到在此所说明的那样。
[0043]
由此，本说明书中所指出的一个特征将用于说明本申请的一个实施方式的其中一个特征，而不是暗示本申请的每个实施方式必须具有所说明的特征。此外，应当注意的是本说明书描述了许多特征。尽管某些特征可以组合在一起以示出可能的系统设计，但是这些特征也可用于其他的未明确说明的组合。由此，除非另有说明，所说明的组合并非旨在限制。
[0044]
在附图所示的实施方式中，方向的指示(诸如上、下、左、右、前和后) 用于解释本申请的各种元件的结构和运动不是绝对的而是相对的。当这些元件处于附图所示的位置时，这些说明是合适的。如果这些元件的位置的说明发生改变时，则这些方向的指示也相应地改变。
[0045]
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些示例实施方式使得本申请的描述将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。附图仅为本申请的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。
[0046]
以下结合本说明书的附图，对本申请的较佳实施方式予以进一步地详尽阐述。
[0047]
本申请提出一种于基于finfet工艺的基本数字逻辑单元。
[0048]
示意性的，首先介绍finfet晶体管的结构。在finfet晶体管中，半导体材料的鳍形成在绝缘层上方。这种半导体鳍可包括用于晶体管的源极区和漏极区。这种鳍可具有在沟道区的任一侧上的源极和漏极掺杂区，或者以可选的方式，鳍可以是均匀掺杂的。鳍可使用绝缘体上硅(soi)技术形成，或者可从半导体材料(例如，硅)的外延层图案化。
[0049]
多晶硅po导体示出为在基本数字逻辑单元中平行并且与鳍相交形成。多晶硅po导体可以为例如形成在鳍上方的多晶硅，如掺杂的多晶硅材料。在多晶硅po导体和半导体鳍之间的交叉点处，可以通过薄多晶硅po电介质，例如，形成在多晶硅po多晶硅和鳍之间的氧化物、氮化物或者低k介电材料，形成finfet mos晶体管。当finfet mos晶体管与传统的平坦mos 晶体管对比时，finfet mos晶体管每单元硅面积具有扩大的多晶硅po宽度，因为finfet mos晶体管，不像之前使用的平坦晶体管，具有包括半导体鳍的两个垂直侧的多晶
硅po区以及水平顶部，该水平顶部利用三维鳍结构大大增加了多晶硅po宽度而没有增加器件需要的集成电路的表面积。在泄漏电流方面，finfet器件也趋向具有更高的性能，以及对短沟道影响的更低敏感度。由于随着更高性能的半导体工艺器件尺寸继续减小，因而提高了finfet 器件的使用。
[0050]
本实施例中的基本数字逻辑单元还包括多晶硅伪结构。多晶硅伪结构 pode大致形成在基本数字逻辑单元的边缘上。od边缘结构上的这些多晶硅用于在加工期间保护半导体鳍的端部。即，多晶硅伪结构pode不作为 mos器件的多晶硅po电连接，而是“伪”结构，不具有电路中的功能。多晶硅伪结构pode结构覆盖并且保护单元中的鳍的端部，在处理期间提供附加的可靠性。
[0051]
多晶硅po被示出用在基本数字逻辑单元的边缘处的pode结构覆盖 od或者有源区od。注意到，对于finfet器件，有源区od可被视为“鳍”。
[0052]
在本实施例中，finfet工艺下的数字单元库包含基本逻辑单元，反相器与非门等，并包括不同vt单元的转接单元。每一个基本逻辑单元统一高度，对应的层次是nw(n阱)、od(有源区)、pp(p型注入区)、np(n 型注入区)、vts_p/vth_p/vtl_p、vts_n/vth_n/vtl_n、m0od(金属层，直接和od相连)。
[0053]
在一实施例中，基于finfet工艺的基本数字逻辑单元，包括电源、地、 mos区、多晶硅伪结构。所述mos区具有第一类源端311a，且第一类源端 311a延伸至所述mos区的侧边缘左边缘、或右边缘；多晶硅伪结构pode 位于所述mos区的一侧，对应于所述第一类源端311a的所在侧，所述多晶硅伪结构pode的纵向中心线为所述基本数字逻辑单元的第一类边框40。
[0054]
参照图1，在此，侧边缘是指mos区的左侧边缘和右侧边缘。基本数字逻辑单元具有四个边框，分别为上边框44、下边框45、左边框42以及右边框43。在此设定左右方向对应为所述基本数字逻辑单元的横向方向，上下方向对应为基本数字逻辑单元的纵向方向。
[0055]
进一步的，所述mos区还包括第二类源端311b，所述第二类源端311b 与所述mos区的侧边缘之间具有间隔；对应于所述第二类源端311b的所在侧，所述多晶硅伪结构pode与位于该多晶硅伪结构pode与位于该多晶硅伪结构pode外侧的多晶硅poly之间的纵向中线作为所述基本数字逻辑单元的第二类边框41。
[0056]
在此多晶硅伪结构pode外侧是指：在水平方向，多晶硅伪结构pode 朝向基本数字逻辑单元外部的一侧。
[0057]
示意性的，mos区包括有源区，有源区od包括源端311、漏端312以及多晶硅伪结构。有源区od中源端311和漏端312沿水平方向的排布次序可以是：源端311-漏端312-源端311、或者是漏端312-源端311-漏端312。
[0058]
当排布次序是源端311-漏端312-源端311时，则源端311位于基本数字逻辑单元边缘，则该源端311为第一类源端311a。当排布次序为漏端312-源端311-漏端312时，则源端311与基本数字逻辑单元的边缘之间还包括有漏端312或金属0层；则该源端311为第二类源端311b。
[0059]
在此不限定基本数字逻辑单元中所包含源端311和漏端312的数量，也不限定mos区中包含的有源区od的数量，当mos区中包含了多个有源区od时，源端311和漏端312的数量也相应增多。
[0060]
在此，第一类源端311a和第二类源端311b在自身功能上并无区别，仅仅是在位置上具有区别。
[0061]
mos区在此包括至少两个晶体管区，在此以两个晶体管区为例说明，两个晶体管区布置为沿纵向方向依次设置。
[0062]
两个mos区可以分别为pmos区31、nmos区32。图1是根据一实施例示出的基本数字逻辑单元中pmos器件和n阱衬底。图2是根据一实施例示出的基本数字逻辑单元中nmos器件和p阱衬底。
[0063]
pmos的有源区od基本与上边框44垂直，且pmos的有源区od被布置为基本互相平行且基本等间隔隔开。
[0064]
nmos的有源区od基本与下边框45垂直。n型有源区od被布置为基本互相平行且基本等间隔隔开。
[0065]
在此，第一类源端311a有一个时，可以位于所述mos区(指代pmos 区31、nmos区32)的左边缘、或右边缘至少其中之一；第一类源端311a 有两个时，可以位于所述mos区的左边缘和右边缘。
[0066]
在此，基于图1中所示的方位为参照进行说明，图2-6的方位参照与图1 相同。多晶硅伪结构pode可以位于mos区(在图1中，mos区为pmos 区；在图2中，mos区为nmos区)的左侧或右侧。当mos区的左侧有第一类源端311a时，则位于mos区左侧的多晶硅伪结构pode的纵向中心线为所述基本数字逻辑单元的左边框42。
[0067]
当mos区的右侧有第一类源端311a时，则位于mos区右侧的多晶硅伪结构pode的纵向中心线为所述基本数字逻辑单元的右边框43。
[0068]
当mos区的左侧和右侧均具有第一类源端311a时(图1、2均是这种情况)，则位于mos区左侧和右侧的多晶硅伪结构pode的纵向中心线为所述基本数字逻辑单元的左边框42和右边框43。
[0069]
在此，由于pmos区31和nmos区32共用边框，因此，当所述pmos 区31、nmos区32的同一侧均是第一类源端311a时，对应于所述第一类源端311a的所在侧，所述多晶硅伪结构pode的纵向中心线为所述基本数字逻辑单元的边框。
[0070]
示意性的，当pmos区31的左侧、nmos区32的左侧均具有第一类源端311a时，则同时位于pmos区31的左侧、nmos区32的左侧的多晶硅伪结构pode的纵向中心线为所述基本数字逻辑单元的左边框42。
[0071]
当pmos区31的右侧、nmos区32的右侧均为第一类源端311a时，则同时位于pmos区31的右侧、nmos区32的右侧的多晶硅伪结构pode的纵向中心线为所述基本数字逻辑单元的右边框43。
[0072]
图3是根据一实施例示出的两个基本数字逻辑单元的第一类边框拼接方式示意图。在拼接形成集成电路版图的过程中，相邻两个所述基本数字逻辑的单元的第一类边框40相拼接。其中，标号100和200分别为两个基本数字逻辑单元。
[0073]
图4是根据一实施例示出包含第一类边框和第二类边框的基本数字逻辑单元的结构俯视图。
[0074]
当所述pmos区31、nmos区32的同一侧包含第二类源端311b时，对应于所述第二类源端311b的所在侧，所述多晶硅伪结构pode与位于该多晶硅伪结构外侧的多晶硅po之间的
纵向中线作为所述基本数字逻辑单元的边框。
[0075]
即，对于pmos区31的左侧、nmos区32的左侧，若有其中之一包含了第二类源端311b，则位于pmos区31的左侧、nmos区32的左侧的多晶硅伪结构pode，与位于该多晶硅伪结构外侧的多晶硅po(poly)之间的纵向中线作为所述基本数字逻辑单元的左边框42。
[0076]
在图4中，位于上方的pmos区右侧的有源区为第一类源端311a，而位于下方的nmos区右侧的有源区为第二类源端311b，因此该基本数字逻辑单元的右边框应采用第二类边框。
[0077]
图5是根据一实施例示出两个基本数字逻辑单元的第二类边框拼接方式示意图。在拼接形成集成电路版图过程中，将两个所述基本数字逻辑的单元的第二类边框41重叠，以实现拼接。
[0078]
基于上述实施例可以看出，通过采用上述拼接方式，能够使拼接后的版图中，多晶硅po之间的间隔是固定的。pode之间的间隔也是固定的，因此能够使鳍fin之间的间隔是固定的，因为从生产设计上来说，鳍fin的位置是固定的，有源区od上下边缘落到鳍fin上，pode在形成在有源区左右边缘上，因此根据pode的位置能够确定鳍fin的位置。
[0079]
基于finfet工艺的设计规则中，多晶硅poly和鳍(fin)在工艺上是需要设定固定的间距和宽度的，因此基于上述方法生成的基本数字逻辑单元，且按照本实施例中公开的拼接方式，能够使得拼接处的多晶硅poly和鳍符合设计规则，避免引入新的违反设计规则的情况，从而实现快速拼接。
[0080]
所述pmos单元包括pmos器件、n阱接触单元33、n阱；所述pmos 器件设置在所述n阱中；沿所述pmos器件的高度方向，所述pmos器件上放置有所述n阱接触单元33。
[0081]
具体的，pmos器件包括od，po，pp，m0od，via0，m1层，vts_p 或者vtl_p或者vth_p层。n阱接触单元33包括od，po，np，m0od， m0po，via0，m1层，vts_p层。n阱接触单元33上的m1层作为电源线使用。
[0082]
所述pmos器件的多晶硅po与所述n阱接触单元33的多晶硅po在沿所述pmos器件的高度方向(垂直纸面方向)对齐；且所述pmos区31 还包括切割多晶硅区域，所述pmos器件的多晶硅po与所述n阱接触单元 33的多晶硅po通过所述切割多晶硅区域(cpo)隔离。切割多晶硅区域 (cpo)隔离分别表示栅电极被去除的切割区段或图案化区域。
[0083]
其中，pmos器件的源端311通过m0od和电源线相接。
[0084]
所述nmos单元包括nmos器件、p型衬底、p阱接触单元；所述nmos 器件设置在所述p型衬底上，沿所述nmos器件的高度方向，所述nmos 器件的下方设置所述p阱接触单元。
[0085]
nmos器件包括od，po，np，m0od，via0，m1层，vts_n或者 vtl_n或者vth_n层。
[0086]
p阱接触单元34包括od，po，pp，m0od，m0po，via0，m1层， vts_n层。p阱接触单元34上的m1层作为地线使用。
[0087]
所述nmos器件的多晶硅po与所述p阱接触单元34的多晶硅po在沿所述nmos器件的高度方向对齐；且所述nmos单元还包括切割多晶硅区域，所述nmos器件的多晶硅po与所述p阱接触单元34的多晶硅po 极通过另一切割多晶硅区域隔离。
[0088]
其中，nmos源端311通过m0od和地线相接。
[0089]
在pmos和nmos的上下两端均包含切割多晶硅区域(cpo层)，该层次可以将上下穿通的po连接关系切断。在pmos的源端311和电源区之间，nmos的源端311和地线区之间，cpo
层只切断mos的gate所在的po，在pmos和nmos之间的cpo层只切断pode所在的po，并且沿左边框或右边框对称。
[0090]
进一步的，在一实施例中，所述n阱接触单元33的od，po，np， m0od(金属层，直接和od相连)，m0po(金属层，直接和po相连)， via0(连接m0od(或m0po)和第一层金属的通孔)，m1(第一层金属)， vts_p(定义mos阈值电压的层次)层均沿同一第一对称线呈对称设置，所述第一对称线沿横向方向延伸；所述第一对称线形成所述基本数字逻辑单元的上边框44。
[0091]
所述p阱接触单元od，po，pp，m0od，m0po，via0，m1，vts_n 层均沿同一第二对称线呈对称设置，所述第二对称线沿横向方向延伸；所述第二对称线形成所述基本数字逻辑单元的下边框45。
[0092]
在上下拼接形成集成电路版图过程中，将上方的所述基本数字逻辑的单元沿上下方向镜向后，其下边缘再与下方的所述基本数字逻辑单元的上边框 45重叠，以让电源和电源重合，或者地和地重合，从而实现拼接的同时，不违反设计规则。
[0093]
图6是根据一实施例示出不同vt转接单元的结构示意图。在一些实施例中，不同的基本数字逻辑单元具有不同的电压阈值的器件输出；例如vts、 vth、vtl。其中vtl表示低阈值电压器件，vts表示标准阈值电压器件； vth表示高阈值电压器件；电路工程师会根据不同的应用环境选择含有不同阈值器件基本数字逻辑单元搭建电路。
[0094]
为了解决不同vt的标准数字单元不能通过上面所述的两类边框之间拼接(会违反设计规则)的问题，在一实施例中，所述基本数字逻辑单元还包括vt转接单元50，所述vt转接单元50用于在所述基本数字逻辑单元时，对不同电压阈值的器件进行转接。
[0095]
vt转接单元50包含vts转vth，vts转vtl，vth转vtl三种。 vt转接单元50中包含第一类边框40和/或第二类边框41，在拼接形成集成电路版图过程中，第一类边框40与其他基本数字逻辑单元的vt转接单元50 的第一类边框40拼接；第二类边框41与其他基本数字逻辑单元的vt转接单元50的第二类边框41拼接；由此实现了在不违反设计规则的前提下，实现了对基本数字逻辑单元的快速拼接。
[0096]
在本实施例中，基于上述的基本数字逻辑单元和vt转接单元50构成模拟数字单元库。该单元库中的所有单元都可以沿纵向方向和横向方向拼接。这样可以有效的节省芯片的面积，提高芯片利用率。
[0097]
本申请实施例还提出一种集成电路版图，集成电路版图包括多个所述的基本数字逻辑单元，相邻两个所述基本数字逻辑的单元的第一类边框40相拼接，相邻两个所述基本数字逻辑的单元的第二类边框41相拼接。
[0098]
本申请实施例还提出一种半导体器件，所述半导体器件的部分或全部基于所述的集成电路版图制成。
[0099]
虽然已参照几个典型实施方式描述了本申请，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本申请能够以多种形式具体实施而不脱离发明的精神或实质，所以应当理解，上述实施方式不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。