芯片、堆叠芯片、存储设备及电子设备的制作方法

1.本实用新型涉及集成电路的技术领域，尤其涉及一种芯片、堆叠芯片、存储设备及电子设备。


背景技术：

2.随着芯片工艺日益精细，工艺走到了3纳米，摩尔定律遇到发展瓶颈，物理尺寸几乎到了极限，但市场对芯片性能的要求却没有降低。在这种情况下，在各种不同种类的芯片技术上继续缩小关键尺寸以实现性能提升、面积减小及成本降低变得越来越困难，使用晶圆三维集成的方式整合不同芯片或同一芯片的不同区域成为集成电路技术发展的主要方向之一，而三维芯片的可靠性受到前所未有的关注。
3.然而，现有技术中的三维芯片的可靠性较差。


技术实现要素：

4.本申请实施例通过提供一种芯片、堆叠芯片、存储设备及电子设备，解决了现有技术中的堆叠芯片的可靠性较差的技术问题。
5.第一方面，本申请通过本申请的一实施例提供如下技术方案：
6.一种芯片，所述芯片用作堆叠芯片的子芯片，所述芯片包括：内部接口和内部电路，所述内部电路用于实现所述芯片的收发功能，所述内部接口用于通过键合的方式连接所述堆叠芯片中的其他子芯片，其中，所述内部电路通过静电释放电路连接到所述内部接口，所述静电释放电路用于将从所述内部接口灌入的静电荷进行释放。
7.在一个实施例中，所述内部电路的数量为一个或多个，单个所述内部电路包括收发电路、接收电路、发送电路中的任一个，其中，所述收发电路用于实现所述芯片的接收功能和发送功能；所述接收电路用于实现所述芯片的接收功能；所述发送电路用于实现所述芯片的发送功能。
8.在一个实施例中，每个所述内部电路各自对应有一个所述内部接口及一个所述静电释放电路。
9.在一个实施例中，所述内部接口通过混合键合的方式连接所述其他子芯片。
10.在一个实施例中，所述芯片为存储芯片或逻辑芯片。
11.第二方面，本申请通过本申请的一实施例提供如下技术方案：
12.一种堆叠芯片，包括两个第一方面任一项所述的芯片，其中，两个所述芯片通过各自的所述内部接口以键合的方式相互连接。
13.在一个实施例中，每个所述内部电路各自对应有一个所述内部接口；所述两个芯片分别为第一芯片和第二芯片，其中，当所述第一芯片的内部电路包括收发电路时，所述第二芯片的内部电路包括所述收发电路，所述第一芯片的收发电路对应的内部接口对应连接所述第二芯片的收发电路对应的内部接口，所述收发电路用于实现所述芯片的接收功能和发送功能；当所述第一芯片的内部电路包括接收电路时，所述第二芯片的内部电路包括发
送电路，所述第一芯片的接收电路对应的内部接口对应连接所述第二芯片的发送电路对应的内部接口，所述接收电路用于实现所述芯片的接收功能，所述发送电路用于实现所述芯片的发送功能；当所述第一芯片的内部电路包括所述发送电路时，所述第二芯片的内部电路包括所述接收电路，所述第一芯片的发送电路对应的内部接口对应连接所述第二芯片的接收电路对应的内部接口。
14.在一个实施例中，所述第一芯片的内部接口通过混合键合的方式与所述第二芯片的内部接口连接。
15.第三方面，本申请通过本申请的一实施例提供如下技术方案：
16.一种存储设备，包括：如第一方面任一项所述的芯片。
17.第四方面，本申请通过本申请的一实施例提供如下技术方案：
18.一种电子设备，包括如第一方面任一项所述的芯片。
19.本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
20.申请人发现，在利用子芯片的内部接口和其他子芯片的内部接口进行连接，以组装堆叠芯片的过程中，子芯片和外部组装设备会有直接接触，接触的过程中，在子芯片的内部接口上会很容易产生esd(electro
‑
static discharge，静电释放)事件，esd事件会产生瞬间的大电压和大电流，破坏内部功能电路，导致子芯片功能失效。基于上述发现，本申请针对构成堆叠芯片的内部的子芯片，在其内部电路和内部接口之间接入静电释放电路，该静电释放电路使得子芯片在组装的过程中发生esd事件时，能够将从内部接口灌入的静电荷进行释放，从而能够避免子芯片被损坏，解决了现有技术中的三维芯片在静电防护方面做的不够完善，使得三维芯片的可靠性较差的技术问题。
附图说明
21.为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
22.图1为本申请实施例一提供的一种芯片的结构示意图；
23.图2为图1所提供的芯片的内部连接关系图；
24.图3为图2所提供的芯片的内部结构示意图；
25.图4为图2所提供的芯片的内部结构示意图；
26.图5为图2所提供的芯片的内部结构示意图；
27.图6为本申请实施例二提供的一种堆叠芯片的结构示意图；
28.图7为图6所提供的堆叠芯片的内部连接关系图；
29.图8为本实施例三提供的一种存储设备的架构图；
30.图9为本实施例四提供的一种电子设备的架构图。
具体实施方式
31.本申请实施例通过提供一种芯片、堆叠芯片、存储设备及电子设备，解决了现有技术中的堆叠芯片的可靠性较差的技术问题。
32.本申请实施例的技术方案为解决上述技术问题，总体思路如下：
33.申请人发现，在利用子芯片的内部接口和其他子芯片的内部接口进行连接，以组装堆叠芯片的过程中，子芯片和外部组装设备会有直接接触，接触的过程中，在子芯片的内部接口上会很容易产生esd(electro
‑
static discharge)事件，esd事件会产生瞬间的大电压和大电流，破坏内部功能电路，导致子芯片功能失效。基于上述发现，本申请针对构成堆叠芯片的内部的子芯片，在其内部电路和内部接口之间接入静电释放电路，该静电释放电路使得子芯片在组装的过程中发生esd事件时，能够将从内部接口灌入的静电荷进行释放，从而能够避免子芯片被损坏，解决了现有技术中的三维芯片在静电防护方面的可靠性较差的技术问题。
34.为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明。
35.首先说明，本文中出现的术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
36.实施例一
37.如图1所示，本实施例提供了一种芯片，该芯片用作堆叠芯片的子芯片。需要说明的是，堆叠芯片还包括其他子芯片，堆叠芯片的各子芯片之间通过内部接口i以键合的方式进行连接，以实现堆叠芯片的内部数据的传输，与子芯片的内部接口i对应的，各子芯片还提供对外的接口，作为堆叠芯片与外部器件进行通信的接口，下面统称为外部接口，下面对该作为堆叠芯片的子芯片的芯片进行详细说明。
38.该芯片包括内部接口i和内部电路1，其中，
39.内部电路1用于实现芯片的收发功能，内部接口i为内部电路1对外提供的接口，用于以键合的方式连接堆叠芯片中的其他子芯片，以实现该芯片的内部电路1和其他子芯片之间的通信。
40.本实施例中，内部电路1通过静电释放电路(electro
‑
static discharge electric circuit，以下简称esd电路2)连接到内部接口i，esd电路2用于将从内部接口i灌入的静电荷进行释放。
41.需要说明的是，堆叠芯片出厂交互到客户手中时，经常有损毁的情况，当堆叠芯片发生了损毁事件时，本领域技术人员通常将关注点放在芯片本身是否存在问题、以及外部接口是否发生了esd事件，而未关注到构成堆叠芯片的内部的子芯片的内部接口i也会因为发生esd事件而被损坏，从而致使后期组装的堆叠芯片存在损毁的情况，而导致本领域技术人员无法关注到此点的障碍有如下几点：
42.第一、堆叠芯片的外部接口和堆叠芯片内部的子芯片所提供的内部接口i在发生esd事件后，表现都是损毁，没有任何区别。
43.第二、在本领域技术人员看来，堆叠芯片的外部接口存在发生esd事件的可能，内部接口i由于封装在内部，未与外界接触，从而不会发生esd事件，进而，当发生esd事件时，该偏见将致使本领域技术人员将关注点放在其他原因上，而不会考虑内部接口i也可能发生esd事件。
44.基于此，申请人的发现：在利用子芯片的内部接口i和其他子芯片的内部接口i进
行连接，以组装堆叠芯片的过程中，子芯片和外部组装设备会有直接接触，接触的过程中，在子芯片的内部接口i上会很容易产生esd(electro
‑
static discharge)事件，esd事件会产生瞬间的大电压和大电流，破坏内部功能电路，导致子芯片功能失效，是本申请最大的创造点。基于该发现，本申请针对构成堆叠芯片的内部的子芯片，在其内部电路1和内部接口i之间接入esd电路2，该esd电路2使得子芯片在组装的过程中发生esd事件时，能够将从内部接口i灌入的静电荷进行释放，从而能够避免子芯片内与该内部接口连接的内部电路被损坏，解决了现有技术中的堆叠芯片在静电防护方面做的不够完善，使得堆叠芯片的可靠性较差的技术问题。
45.进一步，用于组装堆叠芯片的子芯片在利用外部设备进行级联的过程中，可能会涉及到以下三种接口：既用于输入信号也用于输出信号的输入输出接口，例如：图2中的i1接口，仅用于输出信号的输出接口，例如：图2中的i2接口，和仅用于输入信号的输入接口，例如：图2中的i3接口，在这些接口处均容易引入静电，造成芯片损毁，因此，针对这些内部接口i和对应的内部电路1之间，均可以设置esd电路2进行静电防护。
46.因此，可选的，内部电路1的数量可以为一个或多个，单个内部电路1可以包括收发电路11、发送电路12、接收电路13中的任一个。每个内部电路1各自对应有一个内部接口i及一个esd电路2，为便于叙述，针对收发电路11对应的内部接口i，以下统称为输入输出接口i1；针对接收电路13对应的内部接口i，以下统称为输入接口i3；针对发送电路12对应的内部接口i，以下统称为输出接口i2。针对收发电路11对应的esd电路2，以下统称为第一保护电路21；针对发送电路12对应的esd电路2，以下统称为第二保护电路22；针对接收电路13对应的esd电路2，以下统称为第三保护电路23。
47.需要说明的是，此处的收发电路11，是指既用于实现芯片的接收功能也用于实现芯片的发送功能的电路，作为一个示例，收发电路11包括接收器rx和发送器tx，接收器rx的输入端和发送器tx的输出端连接，以实现芯片的接收和发送功能。此处的接收电路13，是指用于实现芯片的接收功能的电路，作为一个示例，接收电路13可以包括接收器rx。此处的发送电路12，是指用于实现芯片的发送功能的电路，作为一个示例，发送电路12可以包括发送器tx。
48.当内部电路1包括收发电路11时，收发电路11通过第一保护电路21连接到输入输出接口i1，和/或
49.当内部电路1包括发送电路12时，发送电路12通过第二保护电路22连接到输出接口i2，和/或
50.当内部电路1包括接收电路13时，接收电路13通过第三保护电路23连接到输入接口i3。
51.更为具体地，第一保护电路21、第二保护电路22、第三保护电路23可以为如下三个示例中的esd电路2的任一种，为方便叙述，内部电路1与对应的内部接口i的连接点统称为防护点。
52.如图3所示，第一个示例，该esd电路2包括：第一二极管(如图3中的二极管d0、二极管d2、二极管d4)、第二二极管(如图3中的二极管d1、二极管d3、二极管d5)及双向esd电路(图中未示出，该部分电路已经为非常现有的电路，此处不再赘述)，其中，第一二极管的阴极连接至vdd，第二二极管连接至vss，双向esd电路设置在vdd和vss之间，第一二极管的阳
极和第二二极管的阳极连接至防护点。
53.静电释放过程：以芯片与其他子芯片互连时，在i1接口上产生了esd事件为例。当i1接口和vdd之间产生正向的esd电压，即i1接口电压高于vdd时，二极管d0导通，泄放i1接口和vdd之间的电流，降低i1接口和vdd之间的电压，从而起到保护内部电路1的作用。当i1接口和vdd之间产生负向的esd电压，即i1接口电压低于vdd时，因为vss上没有电压(vss悬空)，二极管d1导通以及vss和vdd之间的双向esd电路导通，泄放i1接口和vdd之间的电流，降低i1接口和vdd之间的电压，从而起到保护内部电路1的作用。当i1接口和vss之间产生正向的esd电压，即i1接口电压高于vss时，因为vdd上没有电压(vdd悬空)，二极管d0导通，以及vdd和vss之间的双向esd电路导通，泄放i1接口和vss之间的电流，降低i1接口和vss之间的电压；当i1接口和vss之间产生负向的esd电压，即i1接口电压低于vss时，二极管d1导通，以泄放i1接口和vss之间的电流，降低i1接口和vss之间的电压。其他接口上产生的esd事件，也会有相应的泄放通路。
54.如图4所示，第二个示例，该esd电路2包括：npn三极管(如图4中的三极管t0、三极管t2、三极管t4)、pnp三极管(如图4中的三极管t1、三极管t3、三极管t5)及双向esd电路(图中未示出，该部分电路已经为非常现有的电路，此处不再赘述)，其中，npn三极管的基极连接至vss，npn三极管的集电极连接至vdd，pnp三极管的基极连接至vdd，npn三极管的集电极连接至vss，双向esd电路设置在vdd和vss之间，npn三极管的发射极和pnp三极管的发射极均连接至防护点。
55.静电释放过程：以芯片与其他子芯片互连时，在i1接口上产生了esd事件为例。当i1接口和vdd之间产生正向的esd电压，即i1接口电压高于vdd时，三极管t0导通，泄放i1接口和vdd之间的电流，降低i1接口和vdd之间的电压，从而起到保护内部电路1的作用。当i1接口和vdd之间产生负向的esd电压，即i1接口电压低于vdd时，因为vss上没有电压(vss悬空)，三极管t1导通以及vss和vdd之间的双向esd电路导通，泄放i1接口和vdd之间的电流，降低i1接口和vdd之间的电压，从而起到保护内部电路1的作用。当i1接口和vss之间产生正向的esd电压，即i1接口电压高于vss时，因为vdd上没有电压(vdd悬空)，三极管t0导通，以及vdd和vss之间的双向esd电路导通，泄放i1接口和vss之间的电流，降低i1接口和vss之间的电压；当i1接口和vss之间产生负向的esd电压，即i1接口电压低于vss时，三极管t1导通，以泄放i1接口和vss之间的电流，降低i1接口和vss之间的电压。其他接口上产生的esd事件，也会有相应的泄放通路。
56.如图5所示，第三个示例，该esd电路2包括：第一nmos管(如图5中的晶体管m0、晶体管m2、晶体管m4)、第二nmos管(如图5中的晶体管m1、晶体管m3、晶体管m5)及双向esd电路(图中未示出，该部分电路已经为非常现有的电路，此处不再赘述)，其中，第一nmos管的栅极和漏极均线连接至vdd，第二nmos管的栅极和源极均线连接至vss，第一nmos管的源极和第二nmos管的漏极均连接至防护点，双向esd电路设置在vdd和vss之间。
57.静电释放过程：以芯片与其他子芯片互连时，在i1接口上产生了esd事件为例。当i1接口和vdd之间产生正向的esd电压，即i1接口电压高于vdd时，晶体管m0导通，泄放i1接口和vdd之间的电流，降低i1接口和vdd之间的电压，从而起到保护内部电路1的作用。当i1接口和vdd之间产生负向的esd电压，即i1接口电压低于vdd时，因为vss上没有电压(vss悬空)，晶体管m1导通以及vss和vdd之间的双向esd电路导通，泄放i1接口和vdd之间的电流，
降低i1接口和vdd之间的电压，从而起到保护内部电路1的作用。当i1接口和vss之间产生正向的esd电压，即i1接口电压高于vss时，因为vdd上没有电压(vdd悬空)，晶体管m0导通，以及vdd和vss之间的双向esd电路导通，泄放i1接口和vss之间的电流，降低i1接口和vss之间的电压；当i1接口和vss之间产生负向的esd电压，即i1接口电压低于vss时，晶体管m1导通，以泄放i1接口和vss之间的电流，降低i1接口和vss之间的电压，其他接口上产生的esd事件，也会有相应的泄放通路。
58.需要说明的是，第一保护电路21、第二保护电路22、第三保护电路23可以为上述三个示例中的esd电路2的任一种，可以相同，也可以不同，另外，上述三个示例中的设置在vdd和vss之间的双向esd电路可以共用。
59.作为一种可选的实施例，内部接口i通过混合键合(hybrid bonding，简称hb)的方式连接其他子芯片，相较于现有技术中的硅穿孔(through silicon via,简写为tsv)技术，该技术通常需要将芯片完全穿通，并在芯片间连接的柱子只有几个，并非常粗，本实施例中的混合键合技术不需要将芯片穿通，并且可以生成非常多连接柱。
60.需要说明的是，内部接口i还可以通过其他连接方式连接其他子芯片，此处不进行限制，只要能够实现该芯片的金属层与其他子芯片的金属层直接连接就行。
61.作为一种可选的实施例，芯片为存储芯片或逻辑芯片。
62.上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
63.申请人发现，在利用子芯片的内部接口i和其他子芯片的内部接口i进行连接，以组装堆叠芯片的过程中，子芯片和外部组装设备会有直接接触，接触的过程中，在子芯片的内部接口i上会很容易产生esd(electro
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static discharge)事件，esd事件会产生瞬间的大电压和大电流，破坏内部功能电路，导致子芯片功能失效。基于上述发现，本申请针对构成堆叠芯片的内部的子芯片，在其内部电路1和内部接口i之间接入esd电路2，该esd电路2使得子芯片在组装的过程中发生esd事件时，能够将从内部接口i灌入的静电荷进行释放，从而能够避免子芯片被损坏，解决了现有技术中的堆叠芯片在静电防护方面的可靠性较差的技术问题。
64.实施例二
65.如图6所示，本是实施例提供了一种堆叠芯片，包括两个如实施例一中任一项的芯片，为方便说明，两个芯片分别为第一芯片s01和第二芯片s02，第一芯片s01的内部接口i和第二芯片s02通过各自的内部接口i以键合的方式相互连接，应当理解的是，即使在名称上对两个芯片进行了区分，但是，第一芯片s01和第二芯片s02均具备实施例一中提供的芯片的结构和功能。
66.实际实施过程中，第一芯片s01、第二芯片s02可以为存储芯片或逻辑芯片。
67.申请人的发现：在利用第一芯片s01的内部接口i和第二芯片s02的内部接口i进行连接，以组装堆叠芯片的过程中，第一芯片s01的内部接口i、第二芯片s02的内部接口i和外部组装设备会有直接接触，接触的过程中，在内部接口i上会很容易产生esd(electro
‑
static discharge)事件，esd事件会产生瞬间的大电压和大电流，破坏内部功能电路，导致子芯片功能失效，是本申请最大的创造点。基于该发现，本申请针对构成堆叠芯片的内部的第一芯片s01和第二芯片s02，在其内部电路1和内部接口i之间接入esd电路2，该esd电路2使得子芯片在组装的过程中发生esd事件时，能够将从内部接口i灌入的静电荷进行释放，
从而能够避免子芯片被损坏，解决了现有技术中的堆叠芯片在静电防护方面做的不够完善，使得堆叠芯片的可靠性较差的技术问题。
68.作为一种可选的实施例，如图7所示，第一芯片s01的每个内部电路1各自对应有一个内部接口i，第二芯片s02的每个内部电路1各自对应有一个内部接口i，其中，
69.当第一芯片s01的内部电路1包括收发电路11时，第二芯片s02的内部电路1包括收发电路11，第一芯片s01的收发电路11对应的内部接口i对应连接第二芯片s02的收发电路11对应的内部接口i；
70.当第一芯片s01的内部电路1包括接收电路13时，第二芯片s02的内部电路1包括发送电路12，第一芯片s01的接收电路13对应的内部接口i对应连接第二芯片s02的发送电路12对应的内部接口i；
71.当第一芯片s01的内部电路1包括发送电路12时，第二芯片s02的内部电路1包括接收电路13，第一芯片s01的发送电路12对应的内部接口i对应连接第二芯片s02的接收电路13对应的内部接口i。
72.作为一种可选的实施例，如图7所示，第一芯片s01的内部接口i通过混合键合(hybrid bonding，简称hb)的方式与第二芯片s02的内部接口i连接，相较于现有技术中的硅穿孔(through silicon via,简写为tsv)技术，该技术通常需要将芯片完全穿通，并在芯片间连接的柱子只有几个，并非常粗，本实施例中的混合键合技术不需要将芯片穿通，并且可以生成非常多连接柱。
73.需要说明的是，第一芯片s01的内部接口i还可以通过其他连接方式与第二芯片s02的内部接口i连接，只要能够实现该第一芯片s01的金属层与第二芯片s02的金属层直接连接就行。
74.上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
75.申请人发现，在利用子芯片的内部接口i和其他子芯片的内部接口i进行连接，以组装堆叠芯片的过程中，子芯片和外部组装设备会有直接接触，接触的过程中，在子芯片的内部接口i上会很容易产生esd(electro
‑
static discharge)事件，esd事件会产生瞬间的大电压和大电流，破坏内部功能电路，导致子芯片功能失效。基于上述发现，本申请针对构成堆叠芯片的内部的子芯片，在其内部电路1和内部接口i之间接入静电释放电路，该静电释放电路使得子芯片在组装成堆叠芯片的过程中发生esd事件，能够将从内部接口i灌入的静电荷进行释放，从而能够避免子芯片被损坏，解决了现有技术中的堆叠芯片在静电防护方面的可靠性较差的技术问题。
76.实施例三
77.如图8所示，本实施例提供了一种存储设备，包括芯片，该芯片用作堆叠芯片的子芯片，该芯片包括内部接口i和内部电路1，内部电路1用于实现该芯片的收发功能，该内部接口3用于通过键合的方式连接堆叠芯片中的其他子芯片，其中，内部电路1通过esd电路2连接到内部接口i，esd电路2用于将从内部接口i灌入的静电荷进行释放。
78.在具体实施过程中，该存储设备还可以包括实施例一中的任一实施例所述的芯片。
79.实施例四
80.如图9所示，本实施例提供了一种电子设备，包括芯片，该芯片用作堆叠芯片的子
芯片，该芯片包括内部接口i和内部电路1，内部电路1用于实现该芯片的收发功能，该内部接口3用于通过键合的方式连接堆叠芯片中的其他子芯片，其中，内部电路1通过esd电路2连接到内部接口i，esd电路2用于将从内部接口i灌入的静电荷进行释放。
81.在具体实施过程中，该电子设备还可以包括实施例一中的任一实施例所述的芯片。
82.尽管已描述了本实用新型的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本实用新型范围的所有变更和修改。
83.显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。