半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，mosfet场效应管的沟道长度也相应不断缩短。然而随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(sce：short-channel effects)更容易发生。
3.因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面mosfet向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(fin field-effect transistor，finfet)。finfet中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面mosfet相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且finfet相对于其他器件，与现有集成电路制造具有更好的兼容性。
4.此外，半导体器件按照功能区分主要分为核心(core)器件和输入/输出(i/o)器件。通常情况下，输入/输出器件的工作电压比核心器件的工作电压大的多，工作电压越大，鳍部上沉积的栅氧化层的厚度就越大，而且，随着半导体器件的鳍部之间的间距越来越小，在输入/输出(i/o)器件区上形成栅极结构的过程中，栅极结构的填充性能受到一定的影响。


技术实现要素：

5.本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的电学性能。
6.为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，所述基底包括衬底以及凸出于所述衬底的鳍部，沿与所述鳍部的延伸方向相垂直的方向，所述基底包括第一器件区和第二器件区，所述第二器件区的器件工作电压大于所述第一器件区的器件工作电压，所述第一器件区和第二器件区的鳍部高度相等；隔离层，位于所述鳍部露出的所述衬底上，所述隔离层覆盖所述鳍部的部分侧壁，且所述第二器件区的隔离层顶部高于所述第一器件区的隔离层顶部；第一栅氧化层，位于所述第二器件区中，且保形覆盖露出于所述隔离层的所述鳍部；第二栅氧化层，位于所述第一器件区中，且保形覆盖露出于所述隔离层的所述鳍部，且所述第二栅氧化层的厚度小于所述第一栅氧化层的厚度；栅极结构，横跨所述第一器件区和第二器件区的所述鳍部，且覆盖所述第一栅氧化层和第二栅氧化层。
7.相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，包括衬底以及位于衬底上多个分立的鳍部，沿与所述鳍部的延伸方向相垂直的方向，所述基底包括第一器件区和第二器件区，所述第二器件区的器件工作电压大于所述第一器件区的器件工作电压，所述第一器件区和第二器件区的鳍部高度相等；在所述第一器件区的衬底上
形成第一隔离层，所述第一隔离层覆盖所述鳍部的部分侧壁；在所述第二器件区的衬底上形成第二隔离层，所述第二隔离层覆盖所述鳍部的部分侧壁，且所述第二隔离层的顶面高于所述第一隔离层的顶面；在所述第二器件区中，形成保形覆盖露出于所述第二隔离层的所述鳍部的第一栅氧化层；在所述第一器件区中，形成保形覆盖露出于所述第一隔离层的所述鳍部的第二栅氧化层，且所述第二栅氧化层的厚度小于所述第一栅氧化层的厚度；在所述第一器件区和第二器件区中，形成横跨所述鳍部且覆盖所述第一栅氧化层和第二栅氧化层的栅极结构。
8.与现有技术相比，本发明实施例的技术方案具有以下优点：
9.本发明实施例所公开的半导体结构中，基底包括相邻的第一器件区和第二器件区，所述基底包括衬底以及凸出于所述衬底的鳍部，隔离层位于所述鳍部露出的所述衬底上，且所述第二器件区的隔离层顶部高于所述第一器件区的隔离层顶部，第一栅氧化层位于所述第二器件区中，且保形覆盖露出于所述隔离层的所述鳍部，第二栅氧化层位于所述第一器件区中，且保形覆盖露出于所述隔离层的所述鳍部，且所述第二栅氧化层的厚度小于所述第一栅氧化层的厚度，栅极结构横跨所述第一器件区和第二器件区的所述鳍部，且覆盖第一栅氧化层和第二栅氧化层。在器件工作时，由于所述第二器件区的工作电压大于所述第一器件区的工作电压，也就导致所述第一栅氧化层的厚度大于所述第二栅氧化层的厚度，本发明实施例通过使所述第二器件区的隔离层的顶部高于所述第一器件区的隔离层的顶部，将第二器件区中露出于所述隔离层的鳍部的高度变小，从而降低所述第二器件区的第一栅氧化层之间的深宽比，因此，即使所述第一栅氧化层的厚度比所述第二栅氧化层的厚度大，但是在形成所述栅极结构的过程中，提高了栅极结构在所述第二器件区的填充性能，进而提高了半导体的性能。
10.本发明实施例所公开的半导体结构的形成方法中，基底包括相邻的第一器件区和第二器件区，所述第二器件区的器件工作电压大于所述第一器件区的器件工作电压，所述基底包括衬底以及凸出于所述衬底的鳍部，在所述第一器件区的衬底上形成第一隔离层，所述第一隔离层覆盖所述鳍部的部分侧壁，在所述第二器件区的衬底上形成第二隔离层，所述第二隔离层覆盖所述鳍部的部分侧壁，且所述第二隔离层的顶面高于所述第一隔离层的顶面，接着在所述第二器件区中，形成保形覆盖露出于所述第二隔离层的所述鳍部的第一栅氧化层，在所述第一器件区中，形成保形覆盖露出于所述第一隔离层的所述鳍部的第二栅氧化层，且所述第二栅氧化层的厚度小于所述第一栅氧化层的厚度，然后在所述第一器件区和第二器件区中，形成横跨所述鳍部且覆盖所述第一栅氧化层和第二栅氧化层的栅极结构。在器件工作时，由于所述第二器件区的工作电压大于所述第一器件区的工作电压，也就导致所述第一栅氧化层的厚度大于所述第二栅氧化层的厚度，本发明实施例通过使所述第二器件区的隔离层的顶部高于所述第一器件区的隔离层的顶部，将第二器件区中露出于所述隔离层的鳍部的高度变小，从而降低所述第二器件区的第一栅氧化层之间的深宽比，因此，即使所述第一栅氧化层的厚度比所述第二栅氧化层的厚度大，但是在形成所述栅极结构的过程中，提高了栅极结构在所述第二器件区的填充性能，进而提高了半导体的性能。
附图说明
11.图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
12.图4是本发明半导体结构一实施例的结构示意图；
13.图5至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
14.目前，半导体结构的性能仍有待提高。现结合一种半导体结构的形成方法，分析半导体结构性能有待提高的原因。图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图。
15.参考图1，提供基底，所述基底包括衬底10以及位于衬底10上多个分立的鳍部12，所述鳍部12露出的衬底10上形成有隔离层11，所述隔离层11覆盖所述鳍部12的部分侧壁，沿与所述鳍部12的延伸方向相垂直的方向，所述基底包括第一器件区10a、第二器件区10b和第三器件区10c，所述第一器件区10a、第二器件区10b和第三器件区10c的器件工作电压依次增高，所述第一器件区10a、第二器件区10b和第三器件区10c的鳍部12高度相等；在所述基底上形成保形覆盖所述鳍部12的第一栅氧化层13。
16.参考图2，去除所述第一器件区10a和第二器件区10b的所述第一栅氧化层13，保留所述第三器件区10c的所述第一栅氧化层13；去除所述第一器件区10a和第二器件区10b的所述第一栅氧化层13之后，在所述第一器件区10a和第二器件区10b中形成保形覆盖所述鳍部12的第二栅氧化层14，所述第一栅氧化层13的厚度大于所述第二栅氧化层14的厚度。
17.参考图3，形成保形覆盖所述第一栅氧化层13和第二栅氧化层14的第三栅氧化层15；形成所述第三栅氧化层15之后，去除所述第一器件区10a的所述第三栅氧化层15和第二栅氧化层14，直至露出所述第一器件区10a的鳍部12。
18.其中，所述第三器件区10c的第一栅氧化层13和第三栅氧化层15用于构成所述第三器件区10c的栅介质层，所述第二器件区10b的第二栅氧化层14和第三栅氧化层15用于构成所述第二器件区10b的栅介质层。
19.经研究发现，器件工作电压越大的器件区，所述器件区的鳍部上沉积的栅介质层的厚度就越大，如图3所示，所述第三器件区10c的器件工作电压大于所述第二器件区10b的器件工作电压，也就导致所述第三器件区10c的栅介质层厚度大于所述第二器件区10b的栅介质层厚度，由于相邻所述鳍部12之间的间距越来越小，相应的，也就导致所述第三器件区10c的栅介质层之间的深宽比越来越大，从而后续在所述第三器件区10c中形成器件栅极结构的过程中，增加器件栅极结构的填充难度，进而容易导致所述半导体结构的性能下降。
20.为了解决所述技术问题，本发明实施例提供一种半导体结构的制作方法，包括：提供基底，包括衬底以及位于衬底上多个分立的鳍部，沿与所述鳍部的延伸方向相垂直的方向，所述基底包括第一器件区和第二器件区，所述第二器件区的器件工作电压大于所述第一器件区的器件工作电压，所述第一器件区和第二器件区的鳍部高度相等；在所述第一器件区的衬底上形成第一隔离层，所述第一隔离层覆盖所述鳍部的部分侧壁；在所述第二器件区的衬底上形成第二隔离层，所述第二隔离层覆盖所述鳍部的部分侧壁，且所述第二隔离层的顶面高于所述第一隔离层的顶面；在所述第二器件区中，形成保形覆盖露出于所述
第二隔离层的所述鳍部的第一栅氧化层；在所述第一器件区中，形成保形覆盖露出于所述第一隔离层的所述鳍部的第二栅氧化层，且所述第二栅氧化层的厚度小于所述第一栅氧化层的厚度；在所述第一器件区和第二器件区中，形成横跨所述鳍部且覆盖所述第一栅氧化层和第二栅氧化层的栅极结构。
21.本发明实施例所公开的方案中，基底包括相邻的第一器件区和第二器件区，所述第二器件区的器件工作电压大于所述第一器件区的器件工作电压，所述基底包括衬底以及凸出于所述衬底的鳍部，在所述第一器件区的衬底上形成第一隔离层，所述第一隔离层覆盖所述鳍部的部分侧壁，在所述第二器件区的衬底上形成第二隔离层，所述第二隔离层覆盖所述鳍部的部分侧壁，且所述第二隔离层的顶面高于所述第一隔离层的顶面，接着在所述第二器件区中，形成保形覆盖露出于所述第二隔离层的所述鳍部的第一栅氧化层，在所述第一器件区中，形成保形覆盖露出于所述第一隔离层的所述鳍部的第二栅氧化层，且所述第二栅氧化层的厚度小于所述第一栅氧化层的厚度，然后在所述第一器件区和第二器件区中，形成横跨所述鳍部且覆盖所述第一栅氧化层和第二栅氧化层的栅极结构。在器件工作时，由于所述第二器件区的工作电压大于所述第一器件区的工作电压，也就导致所述第一栅氧化层的厚度大于所述第二栅氧化层的厚度，本发明实施例通过使所述第二器件区的隔离层的顶部高于所述第一器件区的隔离层的顶部，将第二器件区中露出于所述隔离层的鳍部的高度变小，从而降低所述第二器件区的第一栅氧化层之间的深宽比，因此，即使所述第一栅氧化层的厚度比所述第二栅氧化层的厚度大，但是在形成所述栅极结构的过程中，提高了栅极结构在所述第二器件区的填充性能，进而提高了半导体的性能。
22.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
23.图4是本发明半导体结构一实施例的结构示意图。
24.所述半导体结构包括：基底，所述基底包括衬底200以及凸出于所述衬底200的鳍部201，沿与所述鳍部201的延伸方向相垂直的方向，所述基底包括第一器件区200b和第二器件区200c，所述第二器件区200c的器件工作电压大于所述第一器件区200b的器件工作电压，所述第一器件区200b和第二器件区200c的鳍部201高度相等；隔离层203，位于所述鳍部201露出的所述衬底200上，所述隔离层203覆盖所述鳍部201的部分侧壁，且所述第二器件区200c的隔离层203顶部高于所述第一器件区200b的隔离层203顶部；第一栅氧化层204，位于所述第二器件区200c中，且保形覆盖露出于所述隔离层203的所述鳍部201；第二栅氧化层206，位于所述第一器件区200b中，且保形覆盖露出于所述隔离层203的所述鳍部201，且所述第二栅氧化层206的厚度小于所述第一栅氧化层204的厚度；栅极结构240，横跨所述第一器件区200b和第二器件区200c的所述鳍部201，且覆盖所述第一栅氧化层204和第二栅氧化层206。
25.在器件工作时，由于所述第二器件区200c的工作电压大于所述第一器件区200b的工作电压，也就导致所述第一栅氧化层204的厚度大于所述第二栅氧化层206的厚度，与第二器件区200c的隔离层203的顶部与第一器件区200b的隔离层203顶部相齐平的方案相比，本发明实施例通过使所述第二器件区200c的隔离层203的顶部高于所述第一器件区200b的隔离层203的顶部，将第二器件区200c中露出于所述隔离层203的鳍部201的高度变小，从而降低所述第二器件区200c的第一栅氧化层204之间的深宽比，因此，即使所述第一栅氧化层
204的厚度比所述第二栅氧化层206的厚度大，但是在形成所述栅极结构240的过程中，提高了栅极结构240在所述第二器件区200c的填充性能，进而提高了半导体的性能。
26.本实施例中，所述基底用于形成鳍式场效应晶体管(finfet)。所述基底包括衬底200以及凸出于衬底200的鳍部201。
27.本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
28.本实施例中，所述鳍部201的材料与所述衬底200的材料相同，所述鳍部201的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
29.本实施例中，所述基底包括第一器件区200b和第二器件区200c，所述第二器件区200c的器件工作电压大于所述第一器件区200b的器件工作电压。相应地，所述第二器件区200c的栅介质层厚度大于所述第一器件区200b的栅介质层厚度。
30.具体地，所述第一器件区200b和第二器件区200c均用于形成输入/输出(i/o)器件。
31.本实施例中，所述基底还包括：第三器件区200a，所述第三器件区200a的器件工作电压小于所述第一器件区200b的器件工作电压。相应地，所述第三器件区200a中的栅介质层厚度小于所述第一器件区200b中的栅介质层厚度。
32.具体地，所述第三器件区200a用于形成核心(core)器件。
33.本实施例中，所述第一器件区200b、第二器件区200c和第三器件区200a的鳍部201高度均相等。
34.本实施例中，所述第三器件区200a的隔离层203的顶部与所述第一器件区200b的隔离层203的顶部相齐平。
35.本实施例中，所述隔离层203位于所述鳍部201露出的所述衬底200上，所述隔离层203覆盖所述鳍部201的部分侧壁，且所述第二器件区200c的隔离层203的顶部高于所述第一器件区200b的隔离层203的顶部。
36.所述隔离层203用于隔离相邻器件。所述隔离层203的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层203的材料为氧化硅。
37.本实施例中，所述第二器件区200c的隔离层203的顶部高于所述第一器件区200b的隔离层203的顶部。将第二器件区200c中露出于所述隔离层203的鳍部201的高度变小，从而降低所述第二器件区200c的第一栅氧化层204之间的深宽比，因此，即使所述第一栅氧化层204的厚度比所述第二栅氧化层的厚度大，在形成所述栅极结构240的过程中，提高了栅极结构240在所述第二器件区200c的填充性能，进而提高了半导体的性能。
38.本实施例中，所述第二器件区200c的隔离层203顶部高于所述第一器件区200b的隔离层203顶部的尺寸为5纳米至20纳米。
39.需要说明的是，所述第二器件区200c的隔离层203顶部高于所述第一器件区200b的隔离层203顶部的尺寸不宜过大，也不宜过小。如果所述第二器件区200c的隔离层203顶部高于所述第一器件区200b的隔离层203的顶部的尺寸过大，则在所述第二器件区200c的隔离层203露出的鳍部201高度满足工艺需求的情况下，容易导致所述第一器件区200b的隔离层203露出的鳍部201高度过大，从而导致所述第一器件区200b中的所述第一栅氧化层
204之间的深宽比增大，影响栅极结构240的填充效果，进而影响半导体结构的性能；如果所述第二器件区200c的隔离层203的顶部高于所述第一器件区200b的隔离层203的顶部的尺寸过小，则容易导致所述第二器件区200c中的所述第一栅氧化层204之间的深宽比仍旧变大，从而影响栅极结构240的填充效果，进而影响半导体结构的性能。为此，本实施例中，所述第二器件区200c的隔离层203的顶部高于所述第一器件区200b的隔离层203的顶部的尺寸为5纳米至20纳米。
40.需要说明的是，所述第二器件区200c的隔离层203露出的所述鳍部201高度不宜过大，也不宜过小。如果所述第二器件区200c的隔离层203露出的所述鳍部201高度过大，则容易导致在所述第二器件区200c中形成栅极结构240的过程中，所述第一栅氧化层204之间的深宽比较大，增加了栅极结构240的填充难度，从而影响半导体器件的性能。如果所述第二器件区200c的隔离层203露出的所述鳍部201高度过小，容易导致用于形成栅极结构240的空间过小，从而降低栅极结构240对沟道的控制能力，而且，被所述栅极结构240覆盖的鳍部201高度也过小，导致露出于所述隔离层203的鳍部201中的载流子流量过小，从而影响半导体器件的性能。为此，本实施例中，所述第二器件区200c的隔离层203露出的所述鳍部201高度为40纳米至50纳米。
41.本实施例中，所述第一栅氧化层204位于所述第二器件区200c中，且保形覆盖露出于所述隔离层203的所述鳍部201，所述第二栅氧化层206位于所述第一器件区200b中，且保形覆盖露出于所述隔离层203的所述鳍部201。
42.通常情况下，半导体器件的工作电压越高，露出于隔离层的鳍部上的栅氧化层厚度就越厚。本实施例中，所述第二器件区200c的器件工作电压大于所述第一器件区200b的器件工作电压，为此，所述第一器件区200b中的栅氧化层的厚度小于所述第二器件区200c中的栅氧化层厚度。
43.相应的，本实施例中，所述第一器件区200b中的所述第二栅氧化层206的厚度小于所述第二器件区200c中的所述第一栅氧化层204的厚度。
44.所述第二栅氧化层206为所述第一器件区200b的半导体器件需要的器件工作电压提供工艺基础，所述第一栅氧化层204为所述第二器件区200c的半导体器件需要更高的器件工作电压提供工艺基础。
45.本实施例中，所述第一栅氧化层204还保形覆盖所述第二器件区200c的隔离层203顶部。相应的，所述第一栅氧化层204通过沉积工艺形成。
46.本实施例中，所述第二栅氧化层206仅保形覆盖露出于所述隔离层203的所述鳍部201。相应的，所述第二栅氧化层206通过氧化工艺形成。
47.本实施例中，所述半导体结构还包括：第三栅氧化层207，位于所述栅极结构240和第一栅氧化层204之间、以及所述栅极结构240和第二栅氧化层206之间。
48.在所述第一器件区200b中，所述第三栅氧化层207和第二栅氧化层206构成所述第一器件区200b的栅氧化层，所述第三栅氧化层207和第二栅氧化层206共同为第一器件区200b所需的器件工作电压提供工艺基础。
49.在所述第二器件区200c中，所述第三栅氧化层207和第一栅氧化层204构成所述第二器件区200c的栅氧化层，所述第三栅氧化层207和第一栅氧化层204共同为第二器件区200c所需的器件工作电压提供工艺基础。
50.需要说明的是，所述第二栅氧化层206是由热氧化工艺形成的，为了使所述第一器件区200b的器件工作电压满足工艺要求，因此需要在所述第一器件区200b上形成所述第三栅氧化层207。
51.本实施例中，所述第三栅氧化层207还保形覆盖所述隔离层203顶部。相应的，所述第三栅氧化层207通过沉积工艺形成。
52.需要说明的是，所述第一栅氧化层204的厚度不宜过大，也不宜过小。如果所述第一栅氧化层204的厚度过大，在所述第二器件区200c中的栅介质层厚度一定的情况下，容易导致所述第二器件区200c中的第三栅氧化层207的厚度过小，进而导致所述第一器件区200b中的第三栅氧化层207的厚度过小，相应的，影响所述第一器件区200b的器件工作电压，达不到工艺要求，而且，如果所述第一栅氧化层204的厚度过大，还容易导致形成所述第一栅氧化层204的制程对鳍部201的损耗过大，相应会影响鳍部201的线宽尺寸，从而影响半导体的电学性能；如果所述第一栅氧化层204的厚度过小，在所述第二器件区200c中的栅介质层厚度一定的情况下，容易导致所述第二器件区200c中的第三栅氧化层207的厚度过大，进而导致所述第一器件区200b中的第三栅氧化层207的厚度过大，相应的，影响所述第一器件区200b的器件工作电压，达不到工艺要求，从而影响半导体的电学性能。为此，本实施例中，所述第一栅氧化层204的厚度为8纳米至15纳米。
53.需要说明的是，所述第二栅氧化层206的厚度不宜过大，也不宜过小。如果所述第二栅氧化层206的厚度过大，在所述第一器件区200b中的栅介质层厚度一定的情况下，容易导致所述第一器件区200b中的第三栅氧化层207的厚度过小，进而导致所述第二器件区200c中的第三栅氧化层207的厚度过小，相应的，影响所述第二器件区200c的器件工作电压，达不到工艺要求，从而影响半导体的电学性能；如果所述第二栅氧化层206的厚度过小，在所述第一器件区200b中的栅介质层厚度一定的情况下，容易导致所述第一器件区200b中的第三栅氧化层207的厚度过大，进而导致所述第二器件区200c中的第三栅氧化层207的厚度过大，相应的，影响所述第二器件区200c的器件工作电压，达不到工艺要求，从而影响半导体的电学性能。为此，本实施例中，所述第二栅氧化层206的厚度为20纳米至35纳米。
54.本实施例中，所述栅极结构240横跨所述第一器件区200b和第二器件区200c的所述鳍部201，且覆盖所述第一栅氧化层204和第二栅氧化层206。
55.所述栅极结构240用于在器件工作时控制导电沟道的开启或关断。
56.本实施例中，所述栅极结构240包括金属栅结构。随着器件关键尺寸的不断缩小，通过采用金属栅结构，有利于改善短沟道效应。
57.本实施例中，所述栅极结构240包括保形覆盖所述鳍部201和隔离层203的高k栅介质层213、保形覆盖所述高k栅介质层213的功函数层212和保形覆盖所述功函数层212的栅电极层216。
58.高k栅介质层213的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层213的材料可以选自hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。
59.本实施例中，在所述第一器件区200b中，所述第二栅氧化层206、第三栅氧化层207和高k栅介质层213构成所述第一器件区200b的栅介质层；在所述第二器件区200c中，所述第一栅氧化层204、第三栅氧化层207和高k栅介质层213构成所述第二器件区200c的栅介质
层；在所述第三器件区200a中，所述高k栅介质层213构成所述第三器件区200a的栅介质层。
60.其中，由于所述第二器件区200c、第一器件区200b和第三器件区200a的器件工作电压依次减小，相应的，所述第二器件区200c、第一器件区200b和第三器件区200a的栅介质层厚度依次减小。
61.功函数层212用于调节所形成晶体管的阈值电压。当形成pmos晶体管时，功函数层212为p型功函数层，p型功函数层的材料包括tin、tan、tasin、taaln和tialn中的一种或几种；当形成nmos晶体管时，功函数层212为n型功函数层，n型功函数层的材料包括tial、mo、mon、aln和tialc中的一种或几种。
62.栅电极层216用于将栅极结构240的电性引出。本实施例中，栅电极层216的材料为al、cu、ag、au、pt、ni、ti或w。
63.需要说明的是，所述栅极结构240还横跨所述第三器件区200a的所述鳍部201，且覆盖所述鳍部201的部分顶部和部分侧壁。
64.还要说明的是，金属栅结构通常为叠层结构，至少包括高k栅介质层213、功函数层212和栅电极层216，且根据器件电学性能的需求，功函数层212的层数还可能为多层，这对所述栅极结构240在栅氧化层之间的填充能力提出了较高的要求，因此，本实施例通过使所述第二器件区200c的隔离层203的顶部高于所述第一器件区200b的隔离层203的顶部，将第二器件区200c中露出于所述隔离层203的鳍部201的高度变小，从而降低所述第二器件区200c的第一栅氧化层204之间的深宽比，因此，使得所述栅极结构240在所述第二器件区200c的填充性能得到显著提高。
65.本实施例中，所述半导体结构还包括：层间介质层210，位于所述栅极结构240露出的所述衬底200上，且所述层间介质层210覆盖所述栅极结构240的侧壁。
66.所述层间介质层210用于隔离相邻器件。所述层间介质层210的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层210的材料为氧化硅。
67.本实施例中，所述半导体结构还包括：侧墙209，位于所述栅极结构240的侧壁。所述侧墙209可以为单层结构或叠层结构，所述侧墙209的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙209为单层结构，所述侧墙209的材料为氮化硅。
68.相应的，本发明还提供一种半导体结构的形成方法，参考图5至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
69.参考图5，提供基底，包括衬底100以及位于衬底100上多个分立的鳍部101，沿与所述鳍部101的延伸方向相垂直的方向，所述基底包括第一器件区100b和第二器件区100c，所述第二器件区100c的器件工作电压大于所述第一器件区100b的器件工作电压，所述第一器件区100b和第二器件区100c的鳍部101高度相等。
70.所述基底用于为后续工艺制程提供工艺平台。
71.本实施例中，所述基底用于形成鳍式场效应晶体管(finfet)。所述基底包括衬底100以及凸出于衬底100的鳍部101。
72.本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或
者绝缘体上的锗衬底等其他类型的衬底。
73.本实施例中，所述鳍部101的材料与所述衬底100的材料相同，所述鳍部101的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
74.本实施例中，所述基底包括第一器件区100b和第二器件区100c，所述第二器件区100c的器件工作电压大于所述第一器件区100b的器件工作电压。相应地，所述第二器件区100c中形成的栅介质层厚度大于所述第一器件区100b中形成的栅介质层厚度。
75.具体地，所述第一器件区100b和第二器件区100c均用于形成输入/输出(i/o)器件。
76.需要说明的是，在提供基底的步骤中，所述基底还包括第三器件区100a，所述第三器件区100a的器件工作电压小于所述第一器件区100b的器件工作电压。
77.所述第三器件区100a为后续工艺制程提供工艺平台。
78.所述第三器件区100a的器件工作电压小于所述第一器件区100b的器件工作电压，相应地，所述第三器件区100a中形成的栅介质层厚度小于所述第一器件区100b中形成的栅介质层厚度。
79.具体地，所述第三器件区100a用于形成核心(core)器件。
80.本实施例中，所述第一器件区100b、第二器件区100c和第三器件区100a的鳍部101高度均相等。
81.参考图6，在所述第二器件区100c的衬底100上形成第二隔离层103，所述第二隔离层103覆盖所述鳍部101的部分侧壁。
82.所述第二隔离层103为后续形成第一隔离层提供工艺基础。
83.其次，所述第二隔离层103还用于隔离相邻器件。所述第二隔离层103的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述第二隔离层103的材料为氧化硅。
84.需要说明的是，本实施例中，在形成所述第二隔离层103之后，在所述第一器件区100b形成第一隔离层。因此，在所述第二器件区100c的衬底100上形成第二隔离层103的步骤中，所述第二隔离层103还形成于所述第一器件区100b的衬底100上。
85.所述第二隔离层103形成于所述第一器件区100b的衬底100上，为后续在所述第一器件区100b中形成第一隔离层提供工艺基础。具体地，后续可以通过去除所述第一器件区100b中的部分厚度的所述第二隔离层103的方式，形成所述第一隔离层。
86.本实施例中，在所述第二器件区100c的衬底100上形成第二隔离层103的步骤中，所述第二隔离层103还形成于所述第三器件区100a的衬底100上。
87.所述第二隔离层103还形成于所述第三器件区100a的衬底100上，为后续在所述第三器件区100a中形成第一隔离层提供工艺基础。
88.所述第二隔离层103露出的所述鳍部101高度为40纳米至50纳米。
89.需要说明的是，所述第二隔离层103露出的所述鳍部101高度不宜过大，也不宜过小。所述第二器件区100c的器件工作电压较大，因此，所述第二器件区100c的栅氧化层厚度较大，如果所述第二隔离层103露出的所述鳍部101高度过大，则容易导致后续在所述第二器件区100c中形成栅极结构的过程中，所述第二器件区100c的第一栅氧化层之间的深宽比较大，增加了栅极结构的填充难度，从而影响半导体器件的性能。如果所述第二隔离层103露出的所述鳍部101高度过小，容易导致后续形成栅极结构的空间过小，从而降低所述栅极
结构对沟道的控制能力，而且，被所述栅极结构覆盖的鳍部101高度也过小，导致露出于所述第二隔离层103的鳍部101中的载流子流量过小，从而影响半导体器件的性能。为此，本实施例中，所述第二隔离层103露出的所述鳍部101的高度为40纳米至50纳米。
90.参考图7，在所述第二器件区100c中，形成保形覆盖露出于所述第二隔离层103的所述鳍部101的第一栅氧化层104。
91.通常情况下，半导体器件的工作电压越高，露出于隔离层的鳍部上的栅氧化层厚度就越厚。本实施例中，所述第二器件区100c的器件工作电压大于所述第一器件区100b的器件工作电压，为此，在所述第二器件区100c中形成第一栅氧化层104，为所述第二器件区100c需要更高的器件工作电压提供工艺基础。
92.本实施例中，采用沉积工艺形成所述第一栅氧化层104。
93.通过采用沉积工艺，从而减小所述第一栅氧化层104的形成，对所述第一器件区100b和第三器件区100a的鳍部101的消耗，从而减小对所述第一器件区100b和第三器件区100a的鳍部101的线宽尺寸造成的影响。
94.具体的，采用原子层沉积工艺(atomic layer deposition，ald)形成所述第一栅氧化层104。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高所述第一栅氧化层104的厚度均一性，使第一栅氧化层104能够保形覆盖在所述鳍部101的顶部和侧壁，以及所述第二隔离层103的顶部；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述第一栅氧化层104的保形覆盖能力。在其他实施例中，还可以采用化学气相沉积工艺(chemicalvapor deposition，cvd)形成所述第一栅氧化层。
95.本实施例中，所述第一栅氧化层104的厚度为8纳米至15纳米。
96.需要说明的是，后续制程还包括：在所述第一器件区100b中，形成保形覆盖露出于所述第一隔离层的鳍部的第二栅氧化层，随后形成保形覆盖第一栅氧化层104和第二栅氧化层的第三栅氧化层，在所述第一器件区100b中，所述第二栅氧化层和第三栅氧化层构成所述第一器件区100b的栅氧化层，在所述第二器件区100c中，所述第一栅氧化层104和第三栅氧化层构成所述第二器件区100c的栅氧化层，因此，所述第一栅氧化层104的厚度不宜过大，也不宜过小。如果所述第一栅氧化层104的厚度过大，在所述第二器件区100c中的栅介质层厚度一定的情况下，容易导致所述第二器件区100c中的第三栅氧化层的厚度过小，进而导致所述第一器件区100b中的第三栅氧化层的厚度过小，相应的，影响所述第一器件区100b的器件工作电压，达不到工艺要求，从而影响半导体的电学性能；如果所述第一栅氧化层104的厚度过小，在所述第二器件区100c中的栅介质层厚度一定的情况下，容易导致所述第二器件区100c中的第三栅氧化层的厚度过大，进而导致所述第一器件区100b中的第三栅氧化层的厚度过大，相应的，影响所述第一器件区100b的器件工作电压，达不到工艺要求，从而影响半导体的电学性能。为此，本实施例中，所述第一栅氧化层104的厚度为8纳米至15纳米。
97.本实施例中，在形成所述第一栅氧化层104的步骤中，所述第一栅氧化层104保形覆盖所述鳍部101和第二隔离层103。
98.其中，后续可以通过去除所述第一器件区100b和第三器件区100a的第一栅氧化层104，以免对形成于所述第一器件区100b和第三器件区100a的器件的工作电压造成影响。
99.参考图8，在形成所述第一栅氧化层104之后，在去除所述第一器件区100b中的部
分厚度的所述第二隔离层103之前，还包括：在所述第二器件区100c中形成覆盖所述第一栅氧化层104的掩膜层105；以所述掩膜层105为掩膜，去除所述第一器件区100b中的第一栅氧化层104，露出所述鳍部101和第二隔离层103。
100.所述掩膜层105还在后续去除所述第一器件区100b中的部分厚度的所述第二隔离层103的过程中，提供掩膜的功能。
101.本实施例中，所述掩膜层105的材料为氮化钛(tin)、氮化钽(tan)、氧化钛(tiox)、氧化钽、钨碳复合材料中的一种或多种。
102.本实施例中，采用干法刻蚀处理工艺去除所述第一器件区100b中的第一栅氧化层104。
103.参考图9，在所述第一器件区100b的衬底100上形成第一隔离层130，所述第一隔离层130覆盖所述鳍部101的部分侧壁，且所述第二隔离层103的顶面高于所述第一隔离层130的顶面。
104.在器件工作时，由于所述第二器件区100c的工作电压大于所述第一器件区100b的工作电压，也就导致所述第一栅氧化层104的厚度大于第二栅氧化层的厚度，本实施例通过使所述第二器件区100c的第二隔离层103的顶部高于所述第一器件区100b的第一隔离层130的顶部，将第二器件区100c中露出于所述第二隔离层103的鳍部101的高度变小，从而降低所述第二器件区100c的第一栅氧化层104之间的深宽比，因此，即使所述第一栅氧化层104的厚度比所述第二栅氧化层的厚度大，但是后续在形成所述栅极结构的过程中，提高了栅极结构在所述第二器件区100c的填充性能，进而提高了半导体的性能。
105.本实施例中，所述第二器件区100c的第二隔离层103顶部高于所述第一器件区100b的第一隔离层130顶部的尺寸为5纳米至20纳米。
106.需要说明的是，所述第二器件区100c的第二隔离层103顶部高于所述第一器件区100b的第一隔离层130顶部的尺寸不宜过大，也不宜过小。如果所述第二器件区100c的第二隔离层103顶部高于所述第一器件区100b的第一隔离层130顶部的尺寸过大，则在所述第二器件区100c的第二隔离层103露出的鳍部101高度满足工艺需求的情况，容易导致第一器件区100b的隔离层103露出的鳍部101高度过大，从而导致所述第一器件区100b中的所述第一栅氧化层104之间的深宽比增大，影响后续形成的栅极结构的填充效果，进而影响半导体结构的性能；如果所述第二器件区100c的第二隔离层103顶部高于所述第一器件区100b的第一隔离层130顶部的尺寸过小，则容易导致所述第二器件区100c中的所述第一栅氧化层104之间的深宽比仍旧变大，从而影响后续栅极结构的填充效果，从而影响半导体结构的性能。为此，本实施例中，所述第二器件区100c的第二隔离层103顶部高于所述第一器件区100b的第一隔离层130的顶部的尺寸为5纳米至20纳米。
107.本实施例中，在所述第一器件区100b的衬底100上形成第一隔离层130的步骤包括：去除所述第一器件区100b中的部分厚度的所述第二隔离层103，剩余的所述第二隔离层103作为第一隔离层130。
108.具体地，去除所述第一器件区100b中的部分厚度的所述第二隔离层103，形成所述第一隔离层130，使所述第一器件区100b中露出于所述第一隔离层130的所述鳍部101的高度变大，增大了所述第一器件区100b中载流子流量，提升了半导体的结构性能。
109.需要说明的是，在形成第一栅氧化层104之后，去除所述第一器件区100b中的部分
厚度的所述第二隔离层103，形成所述第一隔离层130。
110.本实施例中，去除所述第一器件区100b中的部分厚度的所述第二隔离层103的步骤中，以形成的所述掩膜层105作为掩膜。
111.本实施例中，采用干法刻蚀处理工艺，去除所述第一器件区100b中的部分厚度的所述第二隔离层103。
112.所述干法刻蚀处理工艺为各向异性的干法刻蚀工艺。各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，其纵向刻蚀速率远远大于横向刻蚀速率，能够获得相当准确的图形转换，从而在刻蚀去除部分厚度的所述第二隔离层103的同时，有利于精确控制所述第二隔离层103和第一隔离层130的形貌。
113.需要说明的是，本实施例中，在形成所述第一隔离层130和去除所述第二器件区100c中的第一栅氧化层104的步骤中，均以所述掩膜层105作为掩膜，从而能够共用一张光罩和一道光刻制程，简化了工艺步骤，减少了工艺成本。
114.本实施例中，去除所述第一器件区100b中的部分厚度的所述第二隔离层103之后，后续形成第二栅氧化层之前，还包括：去除所述掩膜层105。
115.具体地，去除所述掩膜层105为后续在所述衬底100上形成栅极结构提供空间位置。
116.还需要说明的是，在所述第一器件区100b的衬底100上形成第一隔离层的步骤中，所述第一隔离层还形成于所述第三器件区100a的衬底上。因此，去除所述第一器件区100b中的部分厚度的所述第二隔离层103的步骤中，还去除所述第三器件区100a中的部分厚度的所述第二隔离层103。
117.参考图10，在所述第一器件区100b中，形成保形覆盖露出于所述第一隔离层130的所述鳍部101的第二栅氧化层106，所述第二栅氧化层106的厚度小于所述第一栅氧化层104的厚度。
118.所述第二栅氧化层106为所述第一器件区100b需要的器件工作电压提供工艺基础。
119.需要说明的是，所述第一器件区100b的器件工作电压小于所述第二器件区100c的器件工作电压，为此，所述第一器件区100b中的栅氧化层的厚度小于所述第二器件区100c中的栅氧化层厚度，相应的，本实施例中，所述第一器件区100b中的所述第二栅氧化层106的厚度小于所述第二器件区100c中的所述第一栅氧化层104的厚度。
120.本实施例中，采用氧化工艺形成所述第二栅氧化层106。
121.具体地，通过氧化工艺形成的第二栅氧化层106的致密性也较好，而且，由于氧化工艺仅对暴露在外的鳍部101进行氧化，而所述第二器件区100c中的第一栅氧化层104覆盖所述鳍部101，使得所述第二栅氧化层106选择性地形成在所述第一器件区100b的鳍部101表面，而不会覆盖第一栅氧化层104，因此，后续无需进行去除第二器件区100c中的第二栅氧化层106的操作。
122.本实施例中，所述第二栅氧化层106的厚度为20纳米至35纳米。
123.需要说明的是，后续制程还包括：形成保形覆盖第一栅氧化层104和第二栅氧化层106的第三栅氧化层，在所述第一器件区100b中，所述第二栅氧化层106和第三栅氧化层构成所述第一器件区100b的栅氧化层，在所述第二器件区100c中，所述第一栅氧化层104和第
三栅氧化层构成所述第二器件区100c的栅氧化层，因此，所述第二栅氧化层106的厚度不宜过大，也不宜过小。如果所述第二栅氧化层106的厚度过大，在所述第一器件区100b中的栅介质层厚度一定的情况下，容易导致所述第一器件区100b中的第三栅氧化层的厚度过小，进而导致所述第二器件区100c中的第三栅氧化层的厚度过小，相应的，影响所述第二器件区100c的器件工作电压，达不到工艺要求，从而影响半导体的电学性能；如果所述第二栅氧化层106的厚度过小，在所述第一器件区100b中的栅介质层厚度一定的情况下，容易导致所述第一器件区100b中的第三栅氧化层的厚度过大，进而导致所述第二器件区100c中的第三栅氧化层的厚度过大，相应的，影响所述第二器件区100c的器件工作电压，达不到工艺要求，从而影响半导体的电学性能。为此，本实施例中，所述第二栅氧化层106的厚度为20纳米至35纳米。
124.本实施例中，在形成所述第二栅氧化层106的步骤中，所述第二栅氧化层106还保形覆盖所述第三器件区100a露出于所述第一隔离层130的所述鳍部101。
125.参考图11至图16，在所述第一器件区100b和第二器件区100c中，形成横跨所述鳍部101且覆盖所述第一栅氧化层104和第二栅氧化层106的栅极结构140(如图16所示)。
126.本实施例中，所述栅极结构140包括金属栅结构。随着器件关键尺寸的不断缩小，通过采用金属栅结构，有利于改善短沟道效应。
127.所述栅极结构140用于在器件工作时控制导电沟道的开启或关断。
128.本实施例中，形成所述栅极结构140的步骤包括：如图13所示，在所述衬底100上形成横跨所述鳍部101的栅极开口111；如图15所示，在栅极开口111中形成保形覆盖所述鳍部101的高k栅介质层113、以及保形覆盖所述高k栅介质层113的功函数层112；如图16所示，形成保形覆盖所述功函数层112的栅电极层116。
129.高k栅介质层113的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层113的材料可以选自hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。
130.本实施例中，在所述第一器件区100b中，所述第二栅氧化层106、第三栅氧化层107和高k栅介质层113构成所述第一器件区100b的栅介质层；在所述第二器件区100c中，所述第一栅氧化层104、第三栅氧化层107和高k栅介质层113构成所述第二器件区100c的栅介质层；在所述第三器件区100a中，所述高k栅介质层113构成所述第三器件区100a的栅介质层。
131.其中，由于所述第二器件区100c、第一器件区100b和第三器件区100a的器件工作电压依次减小，相应的，所述第二器件区100c、第一器件区100b和第三器件区100a的栅介质层厚度依次减小。
132.功函数层112用于调节所形成晶体管的阈值电压。当形成pmos晶体管时，功函数层112为p型功函数层，p型功函数层的材料包括tin、tan、tasin、taaln和tialn中的一种或几种；当形成nmos晶体管时，功函数层112为n型功函数层，n型功函数层的材料包括tial、mo、mon、aln和tialc中的一种或几种。
133.栅电极层116用于将器件栅极结构140的电性引出。本实施例中，栅电极层116的材料为al、cu、ag、au、pt、ni、ti或w。
134.本实施例中，形成所述栅极结构140的步骤中，所述栅极结构140还横跨所述第三器件区100a的所述鳍部101。
135.参考图14，形成所述栅极结构140之前，还包括：去除所述第三器件区100a中的所述第二栅氧化层106，露出所述鳍部101。
136.具体地，所述第三器件区100a的器件工作电压较小，在所述第三器件区100a中不需要形成所述第二栅氧化层106，因此，在形成所述栅极结构140之前，先去除所述第三器件区100a中的所述第二栅氧化层106，露出所述鳍部101。
137.本实施例中，采用干法刻蚀处理工艺去除所述第三器件区100a中的所述第二栅氧化层106。
138.所述干法刻蚀处理工艺为各向异性的干法刻蚀工艺。各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，其纵向刻蚀速率远远大于横向刻蚀速率，能够获得相当准确的图形转换，从而在刻蚀去除所述第二栅氧化层106的同时，还有利于精确控制所述第一器件区100b中所述第二栅氧化层106的形貌。
139.参考图12，形成所述第一栅氧化层104和第二栅氧化层106之后，去除所述第三器件区100a中的所述第二栅氧化层106之前，还包括：形成横跨所述鳍部101且覆盖所述第一栅氧化层104和第二栅氧化层106的伪栅结构108。
140.所述伪栅结构108为形成所述栅极结构140占据空间位置。
141.本实施例中，采用后形成高k栅介质层后形成栅电极层(high k last metalgate last)的工艺形成栅极结构140。
142.本实施例中，所述伪栅结构108的材料为无定形硅。在另一些实施例中，所述伪栅结构的材料为多晶硅。在其他实施例中，所述伪栅结构的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
143.本实施例中，还包括：在所述伪栅结构108露出的衬底100上形成层间介质层110，所述层间介质层110覆盖所述伪栅结构108的侧壁。
144.所述层间介质层110用于隔离相邻器件。所述层间介质层110的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层110的材料为氧化硅。
145.本实施例中，在形成所述伪栅结构108之后，形成层间介质层110之前，还包括：在所述伪栅结构108的侧壁形成侧墙109。
146.所述侧墙109用于保护栅极结构140的侧壁。所述侧墙109可以为单层结构或叠层结构，所述侧墙109的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙109为单层结构，所述侧墙109的材料为氮化硅。
147.参考图13，去除所述伪栅结构108，在所述层间介质层110中形成栅极开口111。
148.所述栅极开口111为形成所述栅极结构140提供空间位置。
149.本实施例中，采用干法刻蚀处理工艺和湿法刻蚀工艺中的一种或两种，去除所述伪栅结构108。
150.参考图14，去除所述伪栅结构108后，形成所述栅极结构140之前，去除所述第三器件区100a中的所述第二栅氧化层106。
151.具体地，所述第三器件区100a的器件工作电压较小，在所述第三器件区100a中不需要形成所述第二栅氧化层106，因此，在去除所述伪栅结构108之后，形成所述栅极结构
140之前，还包括：先去除所述第三器件区100a中的所述第二栅氧化层106，露出所述鳍部101。
152.需要说明的是，去除所述第三器件区100a中的所述第二栅氧化层106后，在所述伪栅结构108的位置处(即在栅极开口111中)形成所述栅极结构140。
153.参考图11，形成所述第二栅氧化层106之后，形成栅极结构140之前，还包括：形成保形覆盖第一栅氧化层104和第二栅氧化层106的第三栅氧化层107。
154.所述第三栅氧化层107为器件区所需的器件工作电压提供工艺基础。
155.本实施例中，采用原子层沉积工艺形成所述第三栅氧化层107。
156.需要说明的是，所述第二栅氧化层106是由热氧化工艺形成的，为了使所述第一器件区100b的器件工作电压满足工艺要求，因此需要在所述第一器件区100b上形成所述第三栅氧化层107。
157.因此，本实施例中，形成所述栅极结构140之前，还包括：去除所述第三器件区100a中的所述第三栅氧化层107。
158.具体地，在去除所述伪栅结构108后，形成所述栅极结构140之前，去除所述第三器件区100a中的所述第三栅氧化层107。
159.需要说明的是，本实施例中，在形成所述第二隔离层103之后，形成所述第一栅氧化层104，随后形成所述第一隔离层130。在该实施例中，一方面，使得形成第二隔离层103和第一隔离层130的工艺简单，另一方面，使得所述第二隔离层103为一体结构，有利于使得所述第二隔离层103的性能得到保障。
160.在其他实施例中，根据工艺需求，也可以在形成第一隔离层130之后，形成第二隔离层103，随后再形成第一栅氧化层104和第二栅氧化层106。
161.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。