测试结构及其形成方法、套刻精度的检测方法与流程

1.本发明涉及半导体制造领域，尤其涉及一种测试结构及其形成方法、套刻精度的检测方法。


背景技术：

2.套刻精度(overlay，ovl)是指在光刻制造工艺中当层图形和前层图形的叠对位置精度。由于集成电路芯片的制造是通过多层电路层叠加而成，如果当层和前层没有对准的话，芯片将无法正常工作。因此，在形成当层的过程中，减小套刻精度、确保套刻精度在偏差范围内是极为重要的一件事情。
3.然而，现有技术的套刻精度的检测仍然有待改善。


技术实现要素：

4.本发明解决的技术问题是提供一种测试结构及其形成方法、套刻精度的检测方法，以在不破坏半导体结构的同时，获取相邻的导电结构之间的套刻精度检测结果，提高半导体结构的可靠性。
5.为解决上述技术问题，本发明的技术方案提供一种测试结构，包括：第一导电结构，所述第一导电结构沿第一方向延伸；第二导电结构，所述第二导电结构沿第一方向延伸，所述第一导电结构和第二导电结构沿第二方向排布，且所述第一导电结构和第二导电结构间相互分立，所述第一方向和第二方向之间互相垂直；分别与所述第一导电结构连接的第一检测导电结构和第二检测导电结构。
6.可选的，所述第一检测导电结构与第一导电结构之间具有第一接触区，所述第二检测导电结构与第一导电结构之间具有第二接触区，所述第一接触区和第二接触区沿所述第一方向排布，且所述第一接触区和第二接触区在所述第一方向上具有第一间距。
7.可选的，所述第一导电结构、第一检测导电结构和第二检测导电结构的数量均为2个，每个第一导电结构分别与1个第一检测导电结构和1个第二检测导电结构连接，且2个所述第一导电结构在所述第二方向上分别位于所述第二导电结构的两侧。
8.可选的，所述第一检测导电结构包括：与第一导电结构连接的第一检测导电插塞、以及与第一检测导电插塞连接的第一检测导电层。
9.可选的，所述第二检测导电结构包括：与第一导电结构连接的第二检测导电插塞、以及与第二检测导电插塞连接的第二检测导电层。
10.相应的，本发明的技术方案提供一种测试结构的形成方法，包括：进行第一次图形化处理，形成第一区；在第一次图形化处理后，进行第二次图形化处理，形成第二区；根据第一区和第二区形成第一导电结构和第二导电结构，所述第一导电结构和所述第二导电结构均沿第一方向延伸，所述第一导电结构和第二导电结构沿第二方向排布，且所述第一导电结构和第二导电结构间相互分立，所述第一方向和第二方向之间互相垂直；在形成所述第一导电结构和第二导电结构之后，形成分别与所述第一导电结构连接的第一检测导电结构
和第二检测导电结构。
11.可选的，进行第一次图形化处理，形成第一区的方法包括：提供衬底以及位于衬底表面的牺牲层；在所述牺牲层表面形成第一图形化层，所述第一图形化层暴露出部分牺牲层表面；以所述第一图形化层为掩膜，对所述牺牲层进行离子注入，以在所述牺牲层内形成第一掺杂区，所述第一区是所述第一掺杂区的区域。
12.可选的，在第一次图形化处理后，进行第二次图形化处理，形成第二区的方法包括：在所述牺牲层表面形成第二图形化层，所述第二图形化层暴露出部分第一掺杂区表面；以所述第二图形化层为掩膜，刻蚀所述第一掺杂区直至暴露出衬底表面，在所述牺牲层内形成初始第二开口，所述第二区是初始第二开口的区域。
13.可选的，根据第一区和第二区形成第一导电结构和第二导电结构的方法包括：在所述初始第二开口的侧壁上形成侧墙，以形成第二开口；在形成所述侧墙后，刻蚀所述第一掺杂区直至暴露出所述衬底表面，在所述牺牲层内形成第一开口，所述第一开口和第二开口被所述侧墙隔开；在形成第一开口后，以所述牺牲层和侧墙为掩膜，刻蚀所述衬底，在所述衬底内形成与第一开口对应的第一导电开口，以及与第二开口对应的第二导电开口；在所述第一导电开口内形成第一导电结构，并在所述第二导电开口内形成第二导电结构。
14.相应的，本发明的技术方案提供一种套刻精度的检测方法，包括：提供测试结构，所述测试结构包括：第一导电结构，所述第一导电结构沿第一方向延伸；第二导电结构，所述第二导电结构沿第一方向延伸，所述第一导电结构和第二导电结构沿第二方向排布，且所述第一导电结构和第二导电结构间相互分立，所述第一方向和第二方向之间互相垂直；分别与所述第一导电结构连接的第一检测导电结构和第二检测导电结构；通过所述第一检测导电结构和第二检测导电结构对所述第一导电结构进行电阻检测，获取第一电阻；根据第一电阻获取导电结构的套刻精度检测结果，所述导电结构的套刻精度检测结果是第一导电结构和第二导电结构之间的套刻精度检测结果。
15.可选的，根据第一电阻获取导电结构的套刻精度检测结果的方法包括：提供预设第一电阻范围；当所述第一电阻在所述预设第一电阻范围内时，所述导电结构的套刻精度合格；当所述第一电阻在所述预设第一电阻范围外时，所述导电结构的套刻精度不合格。
16.可选的，所述第一检测导电结构与第一导电结构之间具有第一接触区，所述第二检测导电结构与第一导电结构之间具有第二接触区，所述第一接触区和第二接触区沿所述第一方向排布，且所述第一接触区和第二接触区在所述第一方向上具有第一间距。
17.可选的，根据第一电阻获取导电结构的套刻精度检测结果的方法包括：根据所述第一电阻和第一间距获取第一检测宽度，所述第一检测宽度是所述第一导电结构沿第二方向的检测的宽度。
18.可选的，获取第一检测宽度的方法包括：提供所述第一导电结构的厚度d、所述第一导电结构的材料的电阻率ρ、所述第一检测宽度w1＝(ρ
×
l)/(r1
×
d)，其中，l为所述第一间距，r1为所述第一电阻。
19.可选的，根据第一电阻获取导电结构的套刻精度检测结果的方法还包括：提供预设宽度范围；当所述第一检测宽度在所述预设宽度范围内时，所述导电结构的套刻精度合格；当所述第一检测宽度在所述预设宽度范围外时，所述导电结构的套刻精度不合格。
20.可选的，根据第一电阻获取导电结构的套刻精度检测结果的方法还包括：提供预
设宽度；获取第一检测宽度与所述预设宽度之间的偏差；根据第一检测宽度与所述预设宽度之间的偏差，获取所述导电结构的套刻精度。
21.可选的，所述第一导电结构、第一检测导电结构和第二检测导电结构的数量均为2个，每个第一导电结构分别与1个第一检测导电结构和1个第二检测导电结构连接，且2个所述第一导电结构在所述第二方向上分别位于所述第二导电结构的两侧。
22.可选的，通过所述第一检测导电结构和第二检测导电结构对所述第一导电结构进行电阻检测，获取第一电阻的方法包括：分别对2个所述第一导电结构进行检测，获取与每个第一导电结构对应的1个第一电阻。
23.可选的，根据第一电阻获取导电结构的套刻精度检测结果的方法包括：提供预设电阻偏差范围；当2个所述第一电阻间的偏差在所述预设电阻偏差范围内时，所述导电结构的套刻精度合格；当2个所述第一电阻间的偏差在所述预设电阻偏差范围外时，所述导电结构的套刻精度不合格。
24.可选的，根据第一电阻获取导电结构的套刻精度检测结果的方法还包括：提供预设宽度；根据2个所述第一电阻和所述预设宽度获取所述导电结构的套刻精度。
25.可选的，所述导电结构的套刻精度其中，wp为所述预设宽度，r1和r2分别是2个所述第一电阻。
26.与现有技术相比，本发明的技术方案具有以下有益效果：
27.本发明的技术方案提供的套刻精度的检测方法中，通过所述第一检测导电结构和第二检测导电结构对所述第一导电结构进行电阻检测，获取第一电阻。一方面，由于在第一导电结构的材料是确定的情况下，第一导电结构的材料电阻率一定，因此，第一电阻的变化主要与第一导电结构的形状变化相关，使得根据第一电阻能够获取第一导电结构和第二导电结构之间的套刻精度判断结果，即，所述导电结构的套刻精度判断结果。另一方面，由于第一检测导电结构和第二检测导电结构，能够在第一导电结构、第二导电结构上形成层间介质层之后形成，因此，对第一电阻的检测受形成层间介质层的工艺步骤的影响小，即，形成层间介质层之后，仍然能够检测第一电阻。从而，通过检测第一电阻，在不破坏半导体结构的情况下，实现了对导电结构的套刻精度判断结果的获取，提高了半导体结构的可靠性。
28.进一步，由于当2个所述第一电阻间的偏差在所述预设电阻偏差范围内时，所述导电结构的套刻精度合格；当2个所述第一电阻间的偏差在所述预设电阻偏差范围外时，所述导电结构的套刻精度不合格，因此，将2个第一电阻之间的偏差与预设电阻偏差范围进行比较，以获取导电结构的套刻精度检测结果，从而，放大了用于判断导电结构的套刻精度的检测信号，提高了导电结构的套刻精度检测结果的准确性。
附图说明
29.图1至图5是一种半导体结构的形成方法中各步骤的结构示意图；
30.图6至图22是本发明一实施例的测试结构的形成方法各步骤的结构示意图；
31.图23是本发明另一实施例的测试结构的结构示意图；
32.图24是本发明一实施例的套刻精度的检测方法的流程示意图。
具体实施方式
33.如背景技术所述，现有技术的套刻精度的检测仍然有待改善。以下结合附图进行详细说明。
34.图1至图5是一种半导体结构的形成方法中各步骤的结构示意图。
35.请参考图1和图2，图2是图1中沿a1-a1方向的剖面结构示意图，图1 是图2中沿方向b的俯视结构示意图，提供待刻蚀层100，所述待刻蚀层100 包括导电结构区c；在所述待刻蚀层100上形成牺牲材料层(未图示)；对所述牺牲材料层进行离子注入工艺，形成具有掺杂区111的初始牺牲层110，所述掺杂区111位于所述导电结构区c上。
36.请参考图3，在所述初始牺牲层110上形成光刻胶图形层(未图示)，所述光刻胶图形层暴露出部分掺杂区111表面；以所述光刻胶图形成为掩膜刻蚀所述掺杂区111，直至暴露出待刻蚀层100表面，在所述掺杂区111内形成第三掩膜开口123。
37.所述掺杂区111的边界和第三掩膜开口123的边界共同定义了后续形成的第一导电结构和第二导电结构的图形和位置。
38.请参考图4，在所述第三掩膜开口123的侧壁面形成侧墙130；在形成所述侧墙130后，回刻蚀所述初始牺牲层110，直至去除所述掺杂区111以形成牺牲层140，所述牺牲层140内具有沿第一方向x排布的第一掩膜开口121、第三掩膜开口123和第二掩膜开口122，其中，通过所述侧墙140分别隔开了第一掩膜开口121和第三掩膜开口123、以及第二掩膜开口122和第三掩膜开口123。
39.所述第三掩膜开口123和侧墙130的膜厚共同定义了后续形成的第三导电结构的图形和位置。
40.请参考图5，以所述侧墙130和牺牲层140为掩膜，对待刻蚀层100进行刻蚀，在所述待刻蚀层100内分别形成第一导电开口(未图示)、第二导电开口(未图示)和第三导电开口(未图示)；在所述第一导电开口内形成第一导电结构151；在所述第二导电开口内形成第二导电结构152；在所述第三导电开口内形成第三导电结构153。
41.为了不对半导体结构造成破坏，通常采用光学方法检测检测半导体结构的套刻精度。
42.然而，一方面，由于掺杂区111是掺杂的区域、而不是实际的结构，因此，无法通过光学方法检测所述光刻胶图形层和掺杂区111之间的套刻精度，从而，无法预测第一导电结构151、第二导电结构152和第三导电结构153之间的套刻精度。另一方面，为了防止第一导电结构151、第二导电结构152和第三导电结构153表面被氧化和污染，因此，形成第一导电结构151、第二导电结构152和第三导电结构153之后，需要在很短的间隔时间内，在第一导电结构151、第二导电结构152、第三导电结构153上形成层间介质层，以保护第一导电结构151、第二导电结构152、第三导电结构153表面。由于通过光学方法检测套刻精度的方式较复杂、耗费的时间较长，所述间隔时间的时长不足以通过光学方法对第一导电结构151、第二导电结构152和第三导电结构153之间的套刻精度进行检测。由此，无法在不对半导体结构造成破坏的情况下，通过光学方法检测第一导电结构151、第二导电结构152和第三导电结构153之间的套刻精度，从而，无法判断第一导电结构151、第二导电结构 152和第三导电结构153之间的套刻精度的情况，导致形成的半导体结构的可靠性较差。
43.为解决上述技术问题，本发明实施例提供一种测试结构及其形成方法、套刻精度
的检测方法，其中，套刻精度的检测方法通过对所述第一导电结构进行电阻检测，获取第一电阻，并根据第一电阻获取导电结构的套刻精度检测结果，从而，在不破坏半导体结构的同时，获取相邻的导电结构之间的套刻精度检测结果，提高半导体结构的可靠性。
44.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
45.图6至图22是本发明一实施例的测试结构的形成方法各步骤的结构示意图。
46.首先，进行第一次图形化处理，形成第一区。具体进行第一图形化处理，形成第一区的步骤请参考图6至图10。
47.请参考图6，提供衬底200、以及位于衬底200表面的牺牲层300。
48.在本实施例中，所述衬底200包括：基底210和位于基底210表面的掩膜材料层220。
49.所述基底210的材料和掩膜材料层220的材料不同。
50.在本实施例中，所述基底210的材料包括低k介质层(k小于等于3.9)。
51.在其他实施例中，所述基底的材料包括氧化硅。
52.在其他实施例中，所述基底的材料包括氧化铝。
53.在本实施例中，所述掩膜材料层220的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
54.在本实施例中，所述牺牲层300的材料包括硅。
55.请参考图7和图8，图8是图7中沿方向a的俯视结构示意图，图7是图8中沿方向b1-b2的剖面结构示意图，在所述牺牲层300表面形成第一图形化层310，所述第一图形化层310暴露出部分牺牲层300表面。
56.所述第一图形化层310用于定义后续形成的第一区的区域。
57.请参考图9和图10，图10是图9中沿方向a的俯视结构示意图，图9 是图10中沿方向b1-b2的剖面结构示意图，以所述第一图形化层310为掩膜，对所述牺牲层300进行离子注入，以在所述牺牲层300内形成第一掺杂区301，以形成第一区i。
58.具体而言，所述第一区i是所述第一掺杂区301的区域。
59.通过形成第一掺杂区301，能够使得后续形成第一开口的刻蚀工艺中，对所述第一掺杂区301的材料和牺牲层300的材料之间具有不同的刻蚀速率，以在刻蚀第一掺杂区301的材料时，保留第一掺杂区301以外的牺牲层300，实现第一开口的形成。
60.在本实施例中，在形成所述第一区i后，去除所述第一图形化层310。
61.接着，在第一次图形化处理后，进行第二次图形化处理，形成第二区。具体进行第二次图形化处理，形成第二区的步骤请参考图11至图14。
62.请参考图11和图12，图12是图11中沿方向a的俯视结构示意图，图 11是图12中沿方向b1-b2的剖面结构示意图，在所述牺牲层300表面形成第二图形化层320，所述第二图形化层320暴露出部分第一掺杂区301表面。
63.所述第二图形化层320用于定义后续形成的第二区的区域。
64.请参考图13和图14，以所述第二图形化层320为掩膜，刻蚀所述第一掺杂区301直至暴露出衬底200表面，在所述牺牲层300内形成初始第二开口 302，以形成第二区ii。
65.具体而言，所述第二区ii是所述初始第二开口302的区域。
66.在本实施例中，在形成所述第二区ii后，去除所述第二图形化层320。
67.接着，根据第一区i和第二区ii形成第一导电结构和第二导电结构，具体形成第一导电结构和第二导电结构的步骤请参考图15至图21。
68.请参考图15和图16，图16是图15中沿方向a的俯视结构示意图，图 15是图16中沿方向b1-b2的剖面结构示意图，在所述初始第二开口302(如图13和图14所示)的侧壁上形成侧墙330，以形成第二开口304。
69.在本实施例中，形成侧墙330的方法包括：在所述初始第二开口302的内壁面、第一掺杂区301表面和牺牲层300表面形成侧墙材料层(未图示)；采用各向异形的刻蚀工艺刻蚀所述侧墙材料层，直至去除初始第二开口302 底面、第一掺杂区301表面、以及牺牲层300表面的侧墙材料层，以在初始第二开口302的侧壁面形成所述侧墙330。
70.请参考图17，图17与图16的视图方向一致，在形成所述侧墙330后，刻蚀所述第一掺杂区301直至暴露出所述衬底200表面，在所述牺牲层300 内形成第一开口303，所述第一开口303和第二开口304被所述侧墙330隔开。
71.接着，在形成第一开口303后，以所述牺牲层330和侧墙为掩膜，刻蚀所述衬底200，在所述衬底200内形成与第一开口303对应的第一导电开口，以及与第二开口304对应的第二导电开口。具体形成第一导电开口和第二导电开口的步骤请参考图18和图20。
72.请参考图18，图18与图17的视图方向一致，在形成第一开口303后，以所述牺牲层300和侧墙330为掩膜，刻蚀所述掩膜材料层220，直至暴露出所述基底210表面，在所述基底210上形成掩膜层221。
73.在本实施例中，在形成所述掩膜层221后，去除所述牺牲层300和侧墙 330。
74.请参考图19和图20，图20是图19中沿方向a的俯视结构示意图，图 19是图20中沿方向b1-b2的剖面结构示意图，在形成所述掩膜层221后，以所述掩膜层221为掩膜，刻蚀所述基底210，直至在所述基底210内形成与第一开口303对应的第一导电开口211，以及与第二开口304对应的第二导电开口212。
75.所述第一导电开口211为后续形成第一导电结构提供空间。
76.所述第二导电开口212为后续形成第二导电结构提供空间。
77.在本实施例中，在形成所述第一导电开口211和第二导电开口212后，去除所述掩膜层221。
78.请参考图21，图21和图20的视图方向一致，在所述第一导电开口211 内形成第一导电结构231，并在所述第二导电开口212内形成第二导电结构 232。
79.具体而言，在形成第一导电开口211和第二导电开口212后，在所述第一导电开口211内、第二导电开口212内和基底210表面形成导电材料层(未图示)；平坦化所述导电材料层，直至暴露出基底210表面，形成所述第一导电结构231和第二导电结构232。
80.所述第一导电结构231和所述第二导电结构232均沿第一方向x延伸，所述第一导电结构231和第二导电结构232沿第二方向y排布，且所述第一导电结构231和第二导电结构232间相互分立，所述第一方向x和第二方向 y之间互相垂直。
81.在本实施例中，形成了2个第一导电结构231，且2个所述第一导电结构 231在所述第二方向y上分别位于所述第二导电结构232的两侧。
82.在其他实施例中，根据设计需求，还可以形成位于第二导电结构一侧的1 个第一导电结构。
83.请参考图22，在形成所述第一导电结构231和第二导电结构232之后，形成分别与所述第一导电结构231连接的第一检测导电结构241和第二检测导电结构242。
84.在本实施例中，所述第一检测导电结构241包括：与所述第一导电结构 231连接的第一检测导电插塞(未图示)、以及与所述第一检测导电插塞连接的第一引出导电结构(未图示)。
85.在本实施例中，所述第二检测导电结构242包括：与所述第一导电结构 231连接的第二检测导电插塞(未图示)、以及与所述第二检测导电插塞连接的第二引出导电结构(未图示)。
86.在本实施例中，形成所述第一检测导电插塞和第二检测导电插塞的方法包括：在所述基底210、第一导电结构231和第二导电结构232表面形成第一介质层(未图示)；在所述第一介质层内形成第一插塞开口(未图示)和第二插塞开口(未图示)，所述第一插塞开口和第二插塞开口分别暴露出部分第一导电结构231表面；在所述第一插塞开口和第二插塞开口内填充导电材料，以在所述第一插塞开口内形成所述第一检测导电插塞，在所述第二插塞开口内形成所述第二检测导电插塞。
87.在本实施例中，形成所述第一引出导电结构和第二引出导电结构的方法包括：在所述第一介质层表面形成第二介质层(未图示)；在所述第二介质层内形成第一引出开口(未图示)和第二引出开口(未图示)，所述第一引出开口暴露出第一检测导电插塞顶面，所述第二引出开口暴露出第二检测导电插塞顶面；在所述第一引出开口和第二引出开口内填充导电材料，以在所述第一引出开口内形成所述第一引出导电结构，在所述第二引出开口内形成所述第二引出导电结构。
88.需要说明的是，图22中示意性的表示出2个第一检测导电结构241和2 个第二检测导电结构242，以使每个第一导电结构231分别与1个第一检测导电结构241和1个第二检测导电结构242连接。在实际的形成工艺中，也可以根据后续套刻精度的检测方法中对第一检测导电结构241和第二检测导电结构242的需求，形成与2个第一导电结构231中的1个连接的1个第一检测导电结构241和1个第二检测导电结构242。
89.相应的，本发明一实施例还提供一种上述方法所形成的测试结构，请继续参考图22，包括：第一导电结构231，所述第一导电结构231沿第一方向x 延伸；第二导电结构232，所述第二导电结构232沿第一方向x延伸，所述第一导电结构231和第二导电结构232沿第二方向y排布，且所述第一导电结构231和第二导电结构232间相互分立，所述第一方向x和第二方向y之间互相垂直；分别与所述第一导电结构231连接的第一检测导电结构241和第二检测导电结构242。
90.在本实施例中，所述第一导电结构231、第一检测导电结构241和第二检测导电结构242的数量均为2个，每个第一导电结构231分别与1个第一检测导电结构241和1个第二检测导电结构242连接，且2个所述第一导电结构241在所述第二方向y上分别位于所述第二导电结构232的两侧。
91.在其他实施例中，根据设计需求，所述第一导电结构的数量可以是1个，且位于第二导电结构的一侧。
92.在另一实施例中，如图23所示，所述第一导电结构231的数量为2个，并且，所述第一检测导电结构241和第二检测导电结构242的数量分别为1 个，且分别与2个第一导电结
构231中的1个连接。
93.在本实施例中，所述第一检测导电结构241与第一导电结构231之间具有第一接触区(未图示)，所述第二检测导电结构242与第一导电结构231之间具有第二接触区(未图示)，所述第一接触区和第二接触区沿所述第一方向 x排布，且所述第一接触区和第二接触区在所述第一方向x上具有第一间距。
94.具体而言，由于所述第一检测导电结构241与第一导电结构231之间连接，因此，部分所述第一检测导电结构241与部分第一导电结构231会接触，所述第一接触区即为所述第一检测导电结构241与部分第一导电结构231间接触的区域。
95.同样的，由于所述第二检测导电结构242与第一导电结构231之间连接，因此，部分所述第二检测导电结构242与部分第一导电结构231会接触，所述第二接触区即为所述第二检测导电结构242与部分第一导电结构231间接触的区域。
96.在本实施例中，所述第一检测导电结构241包括：与所述第一导电结构 231连接的第一检测导电插塞(未图示)、以及与所述第一检测导电插塞连接的第一引出导电结构(未图示)。
97.在每个第一检测导电结构241中，所述第一检测导电插塞可以是1个或多个。
98.在本实施例中，所述第二检测导电结构242包括：与所述第一导电结构 231连接的第二检测导电插塞(未图示)、以及与所述第二检测导电插塞连接的第二引出导电结构(未图示)。
99.在每个第二检测导电结构242中，所述第二检测导电插塞可以是1个或多个。
100.图24是本发明一实施例的套刻精度的检测方法的流程示意图。
101.相应的，本发明一实施例还提供一种套刻精度的检测方法，请参考图24，包括：
102.步骤s100，提供测试结构，所述测试结构包括：第一导电结构，所述第一导电结构沿第一方向延伸；第二导电结构，所述第二导电结构沿第一方向延伸，所述第一导电结构和第二导电结构沿第二方向排布，且所述第一导电结构和第二导电结构间相互分立，所述第一方向和第二方向之间互相垂直；分别与所述第一导电结构连接的第一检测导电结构和第二检测导电结构；
103.步骤s110，通过所述第一检测导电结构和第二检测导电结构对所述第一导电结构进行电阻检测，获取第一电阻；
104.步骤s120，根据第一电阻获取导电结构的套刻精度检测结果，所述导电结构的套刻精度检测结果是第一导电结构和第二导电结构之间的套刻精度检测结果。
105.通过所述第一检测导电结构和第二检测导电结构对所述第一导电结构进行电阻检测，获取第一电阻。一方面，由于在第一导电结构的材料是确定的情况下，第一导电结构的材料电阻率一定，因此，第一电阻的变化主要与第一导电结构的形状变化相关，使得根据第一电阻能够获取第一导电结构和第二导电结构之间的套刻精度判断结果，即，所述导电结构的套刻精度判断结果。另一方面，由于第一检测导电结构和第二检测导电结构，能够在第一导电结构、第二导电结构上形成层间介质层之后形成，因此，对第一电阻的检测受形成层间介质层的工艺步骤的影响小，即，形成层间介质层之后，仍然能够检测第一电阻。从而，通过检测第一电阻，在不破坏半导体结构的情况下，实现了对导电结构的套刻精度判断结果的获取，提高了半导体结构的可靠性。
106.以下结合附图进行详细说明。
107.请结合参考图22，提供测试结构，所述测试结构包括：第一导电结构231，所述第一导电结构231沿第一方向x延伸；第二导电结构232，所述第二导电结构232沿第一方向x延伸，所述第一导电结构231和第二导电结构232 沿第二方向y排布，且所述第一导电结构231和第二导电结构232间相互分立，所述第一方向x和第二方向y之间互相垂直；分别与所述第一导电结构 231连接的第一检测导电结构241和第二检测导电结构242。
108.在本实施例中，所述第一导电结构231、第一检测导电结构241和第二检测导电结构242的数量均为2个，每个第一导电结构231分别与1个第一检测导电结构241和1个第二检测导电结构242连接，且2个所述第一导电结构241在所述第二方向y上分别位于所述第二导电结构232的两侧。
109.在其他实施例中，根据设计需求，所述第一导电结构的数量可以是1个，且位于第二导电结构的一侧。
110.在另一实施例中，请结合参考图23，所述第一导电结构231的数量为2 个，并且，所述第一检测导电结构241和第二检测导电结构242的数量分别为1个，且分别与2个第一导电结构231中的1个连接。
111.所述第一检测导电结构241和第二检测导电结构242的具体结构如上述测试结构中所述，在此不再赘述。
112.在本实施例中，所述第一检测导电结构241与第一导电结构231之间具有第一接触区(未图示)，所述第二检测导电结构242与第一导电结构231之间具有第二接触区(未图示)，所述第一接触区和第二接触区沿所述第一方向 x排布，且所述第一接触区和第二接触区在所述第一方向x上具有第一间距。
113.请继续结合参考图22，通过所述第一检测导电结构241和第二检测导电结构242对所述第一导电结构231进行电阻检测，获取第一电阻。
114.在本实施例中，通过所述第一检测导电结构241和第二检测导电结构242 对所述第一导电结构231进行电阻检测，获取第一电阻r的方法包括：分别对2个所述第一导电结构232进行检测，获取与每个第一导电结构232对应的1个第一电阻。
115.为了便于区分，在本实施例中，将获取到的2个第一电阻r分别称为第一电阻r1和第一电阻r2。
116.在另一实施例中，请结合参考图23，所述第一检测导电结构241和第二检测导电结构242的数量分别为1个，且分别与2个第一导电结构231中的1 个连接。因此，对所述第一导电结构231进行电阻检测后，获取1个第一电阻r。
117.请继续结合参考图22，根据第一电阻获取导电结构的套刻精度检测结果的方法包括：提供预设宽度wp；根据2个所述第一电阻(第一电阻r1和第一电阻r2)和所述预设宽度wp获取所述导电结构的套刻精度。
118.所述导电结构的套刻精度检测结果是第一导电结构231和第二导电结构 232之间的套刻精度检测结果。
119.同样的，所述导电结构的套刻精度是第一导电结构231和第二导电结构 232之间的套刻精度。
120.具体而言，所述预设宽度wp为所述第一导电结构231在第二方向y上的预设宽度。
121.由于且其中，ρ为第一导电结构的材料的电阻率，d为第一导电结构的厚度，l为所述第一间距，δx 为导电结构的套刻精度。
122.具体而言，δx为第一导电结构231在第二方向y上的实际宽度与预设宽度wp之间的偏差。因此，δx同时为反应第一导电结构231和第二导电结构 232间偏移情况的导电结构的套刻精度。
123.因此，通过所述第一电阻r1、第二电阻r2和所述预设宽度wp，能够获取2个第一导电结构231在第二方向y上的实际偏移情况。
124.具体而言，所述导电结构的套刻精度
125.由于通过对2个第一导电结构231检测获取第一电阻r1和第一电阻r2，并且，通过第一电阻r1、第二电阻r2和所述预设宽度wp获取导电结构的套刻精度δx，因此减少了需要使用的参数、简化了获取导电结构的套刻精度δx，也减少了各参数(第一导电结构的材料的电阻率ρ、第一导电结构的厚度d、第一间距l)的实际值和预设值间的偏差，对获取到的导电结构的套刻精度δx的精确度影响，从而，提高了导电结构的套刻精度δx的精确程度。不仅如此，由于通过2个第一电阻间的偏差，即第一电阻r1和第一电阻r2 之间的偏差，以获取导电结构的套刻精度检测结果，因此，放大了导电结构的套刻精度δx的检测信号，从而，提高了导电结构的套刻精度δx的准确性。
126.在一个其他实施例中，请结合参考图23所示的测试结构，根据第一电阻获取导电结构的套刻精度检测结果的方法包括：提供预设第一电阻范围；当所述第一电阻在所述预设第一电阻范围内时，所述导电结构的套刻精度合格；当所述第一电阻在所述预设第一电阻范围外时，所述导电结构的套刻精度不合格。
127.从而，能够在检测第一电阻后，快速判断出导电结构的套刻精度是否合格。同时，对于第一导电结构231、第一检测导电结构241、第二检测导电结构242的数量要求低，从而，提高了测试结构的结构自由度、减少了测试结构的成本。
128.在另一个其他实施例中，请继续结合参考图22所示的测试结构，根据第一电阻获取导电结构的套刻精度检测结果的方法包括：提供预设电阻偏差范围；当2个所述第一电阻间的偏差，即第一电阻r1和第一电阻r2间的偏差在所述预设电阻偏差范围内时，所述导电结构的套刻精度合格；当2个所述第一电阻间的偏差，即第一电阻r1和第一电阻r2间的偏差在所述预设电阻偏差范围外时，所述导电结构的套刻精度不合格。
129.从而，能够在检测第一电阻r1和第一电阻r2后，快速判断出导电结构的套刻精度是否合格。不仅如此，由于当2个所述第一电阻间的偏差在所述预设电阻偏差范围内时，所述导电结构的套刻精度合格；当2个所述第一电阻间的偏差在所述预设电阻偏差范围外时，所述导电结构的套刻精度不合格，因此，通过将2个第一电阻之间的偏差与预设电阻偏差范围进行比较，以获取导电结构的套刻精度检测结果，从而，放大了用于判断导电结构的套刻精度的检测信号，提高了导电结构的套刻精度检测结果的准确性。
130.在另一实施例中，请结合参考图23，根据第一电阻获取导电结构的套刻精度检测
结果的方法包括：根据所述第一电阻r和第一间距获取第一检测宽度w1，所述第一检测宽度w1是所述第一导电结构231沿第二方向y的检测的宽度。并且，根据第一电阻r获取导电结构的套刻精度检测结果的方法还包括：提供预设宽度w；获取第一检测宽度w1与所述预设宽度w之间的偏差m；根据第一检测宽度w1与所述预设宽度w之间的偏差m，获取所述导电结构的套刻精度。
131.具体而言，所述偏差m即为体现所述导电结构的套刻精度的参数。
132.从而，在检测第一电阻r后，能够获取到具体的导电结构的套刻精度的参数。同时，对于第一导电结构231、第一检测导电结构241、第二检测导电结构242的数量要求低，从而，提高了测试结构的结构自由度、减少了测试结构的成本。
133.具体的，在另一实施例中，获取第一检测宽度w1的方法包括：提供所述第一导电结构231的厚度d、所述第一导电结构231的材料的电阻率ρ，所述第一检测宽度w1＝(ρ
×
l)/(r1
×
d)，其中，l为所述第一间距，r1为所述第一电阻。
134.在又一个其他实施例中，请结合参考图23所示的测试结构，根据第一电阻获取导电结构的套刻精度检测结果的方法包括：根据所述第一电阻r和第一间距获取第一检测宽度w1，所述第一检测宽度w1是所述第一导电结构231 沿第二方向y的检测的宽度。并且，根据第一电阻获取导电结构的套刻精度检测结果的方法还包括：提供预设宽度范围k；当所述第一检测宽度w1在所述预设宽度范围k内时，所述导电结构的套刻精度合格；当所述第一检测宽度w1在所述预设宽度范围k外时，所述导电结构的套刻精度不合格。
135.从而，在检测第一电阻r后，能够快速判断出导电结构的套刻精度是否合格，并能够大致判断出第一导电结构231和第二导电结构232在第二方向y 上的偏移情况。同时，对于第一导电结构231、第一检测导电结构241、第二检测导电结构242的数量要求低，从而，提高了测试结构的结构自由度、减少了测试结构的成本。
136.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。