半导体结构的形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。


背景技术：

2.随着技术节点的降低，传统的栅介质层不断变薄，晶体管漏电量随之增加，引起半导体器件功耗浪费等问题。为解决上述问题，现有技术提供一种将金属栅极替代多晶硅栅极的解决方案。其中，后栅极(gate last)工艺为形成金属栅极的一个主要工艺。
3.然而，在后栅工艺的过程中，金属栅极的金属材料使得半导体结构中的介质层的隔离性能变差，从而影响半导体结构的性能。


技术实现要素：

4.本发明解决的技术问题是提供一种半导体结构的形成方法，能够有效提升初始侧墙和第二伪栅层的高度的均一性，且形成的初始介质层的顶部表面高于第一伪栅层的顶部表面，能够有效避免后续相邻栅极结构短接的问题，使得形成的半导体结构的性能提升。
5.为解决上述问题，本发明还提供了一种半导体结构形成的方法，包括：提供衬底；在所述衬底上形成若干相互分立的初始伪栅结构，所述初始栅极结构包括第一伪栅层、位于所述第一伪栅层上的第一掩膜层、以及位于所述第一掩膜层上的第二伪栅层；在所述初始伪栅结构的侧壁和顶部表面形成侧墙材料层；在所述衬底上形成介质材料层，所述介质材料层覆盖所述侧墙材料层的侧壁；对所述介质材料层和所述侧墙材料层进行第一平坦化处理，直至暴露出所述第二伪栅层的顶部表面为止，形成初始介质层和初始侧墙，所述第一平坦化处理对所述第二伪栅层的研磨速率小于对所述介质材料层和所述侧墙材料层的研磨速率，且所述第一平坦化处理对所述介质材料层和所述侧墙材料层的研磨速率在预设研磨速率范围内。
6.可选的，在所述第一平坦化处理之后，还包括：去除所述第二伪栅层和位于所述第二伪栅层侧壁的初始侧墙，形成侧墙；对所述初始介质层进行第二平坦化处理，直至暴露出所述第一掩膜层的顶部表面为止，形成介质层，所述第二平坦化处理对所述初始介质层的研磨速率大于对所述第一掩膜层的研磨速率；在形成所述介质层之后，去除所述第一掩膜层以及所述第一掩膜层侧壁的侧墙，在所述介质层内形成第一开口，所述第一开口暴露出所述第一伪栅层的顶部表面。
7.可选的，在去除所述第一掩膜层之后，还包括：去除所述第一伪栅层，在所述第一开口底部的介质层内形成第二开口；在所述第二开口内形成栅极结构。
8.可选的，所述栅极结构的形成方法包括：在所述第一开口内、第二开口内以及介质层的表面形成栅极材料层；对所述栅极材料层和所述介质层进行第三平坦化处理，直至暴露出所述侧墙的顶部表面为止，形成所述栅极结构。
9.可选的，所述第三平坦化处理的工艺包括：化学机械研磨工艺。
10.可选的，所述初始伪栅结构还包括：位于所述第二伪栅层上的第二掩膜层、以及位
于所述第二掩膜层上的第一保护层。
11.可选的，所述初始伪栅结构的形成方法包括：在所述衬底上形成第一伪栅材料层；在所述第一伪栅材料层上形成第一伪栅材料层；在所述第一掩膜材料层上形成第二伪栅材料层；在所述第二伪栅材料层上形成第二掩膜材料层；在部分所述第二掩膜材料层上形成图形化的第一保护层；以所述第一保护层为掩膜刻蚀所述第一伪栅材料层、第一掩膜材料层、第二伪栅材料层和第二掩膜材料层，形成所述初始伪栅结构。
12.可选的，所述侧墙材料层的形成工艺包括：原子层沉积工艺。
13.可选的，所述介质材料层的材料包括：氧化硅。
14.可选的，所述侧墙材料层的材料包括：氮化硅。
15.可选的，所述第一伪栅层的材料包括：多晶硅；所述第二伪栅层的材料包括：多晶硅。
16.可选的，所述第一掩膜层的材料包括：氮化硅。
17.可选的，所述第一平坦化处理的工艺包括：化学机械研磨工艺。
18.可选的，所述第二平坦化处理的工艺包括：化学机械研磨工艺。
19.可选的，在形成所述介质层之后，且在去除所述第一掩膜层之前，还包括：在所述介质层和所述第一掩膜层上形成图形化层，所述图形化层暴露出部分所述第一掩膜层的顶部表面；以所述图形化层为掩膜刻蚀所述第一掩膜层和所述第一伪栅层，在所述介质层内形成隔离开口；在所述隔离开口内形成隔离结构。
20.可选的，所述隔离结构包括：第一隔离层以及位于所述第一隔离层上的第二保护层，所述第一隔离层的顶部表面与所述第一伪栅层顶部表面齐平，所述第二保护层的顶部表面与所述介质层的顶部表面齐平。
21.可选的，所述衬底包括：基底以及位于所述基底上的若干相互分立的鳍部，所述初始伪栅结构横跨所述鳍部，且所述初始伪栅结构覆盖所述鳍部的部分侧壁和顶部表面。
22.可选的，在形成所述初始伪栅结构之前，还包括：在所述衬底上形成第二隔离层，所述第二隔离层覆盖所述鳍部的部分侧壁，且所述第二隔离层的顶部表面低于所述鳍部的顶部表面。
23.可选的，所述介质材料层的形成方法包括：在所述衬底上形成介质材料膜，所述介质材料膜覆盖所述侧墙材料层；对所述介质材料膜进行第四平坦化处理，直至暴露出所述侧墙材料层的表面为止，形成所述介质材料层。
24.可选的，若干所述初始伪栅结构的宽度不同，且相邻的所述初始伪栅结构之间的间距不同。
25.与现有技术相比，本发明的技术方案具有以下优点：
26.本发明的技术方案的形成方法中，所述初始栅极结构包括第一伪栅层、位于所述第一伪栅层上的第一掩膜层、以及位于所述第一掩膜层上的第二伪栅层。所述第一平坦化处理对所述第二伪栅层的研磨速率小于对所述介质材料层和所述侧墙材料层的研磨速率，且所述第一平坦化处理对所述介质材料层和所述侧墙材料层的研磨速率在预设研磨速率范围内，因此能够保证所述第一平坦化处理停止在所述第二伪栅层的表面，且具有较为平整的处理界面，同时也使得形成的所述初始侧墙的高度的均一性有效提升。
27.另外，形成的所述初始介质层的顶部表面高于所述第一伪栅层的顶部表面，进而
使得后续形成的介质层的顶部表面也高于所述第一伪栅层的顶部表面，即使在后续形成栅极结构的过程中也会有栅极材料层残留在所述介质层的表面，在后续平坦化栅极材料层形成栅极结构的过程中，会去除高于第一伪栅层部分的介质层，此时也会将所述介质层表面的栅极材料层一并去除，有效避免出现相邻所述栅极结构短接的问题，进而提升最终形成的半导体结构的性能。
附图说明
28.图1至图2是一种半导体结构的结构示意图；
29.图3至图4是另一种半导体结构的结构示意图；
30.图5至图13是本发明半导体结构形成方法一实施例各步骤结构示意图。
具体实施方式
31.正如背景技术所述，现有技术中形成的介质层的隔离性能变差，从而影响半导体结构的性能。以下将结合附图进行具体说明。
32.图1至图2是一种半导体结构的形成方法各步骤的结构示意图。
33.请参考图1，提供衬底100，所述衬底100上具有若干相互分立的伪栅结构101，所述伪栅结构101包括伪栅层、位于所述伪栅层上的掩膜层、以及位于所述掩膜层和所述伪栅层侧壁的侧墙(未标出)；在所述衬底100和所述伪栅结构101上形成初始介质层(未图示)；平坦化所述初始介质层，直至暴露出所述伪栅层的顶部表面，形成介质层102。
34.请参考图2，去除所述伪栅层，在所述介质层102内形成栅极开口，在所述栅极开口内形成栅极结构103。
35.在本实施例中，所述初始介质层的材料包括：氧化硅；形成所述初始介质层的工艺包括：流体化学气相沉积工艺；所述掩膜层的材料包括：氮化硅。
36.然而，采用上述方法制备的半导体结构性能较差，原因在于：
37.在本实施例中，利用化学机械研磨工艺平坦化所述初始介质层，直至暴露出所述伪栅层的顶部表面，形成所述介质层102。在平坦化所述初始介质层的过程中，所述掩膜层也被去除。由于所述掩膜层和所述初始介质层的材料不同，所述平坦化对所述初始介质层的研磨速率大于对所述掩膜层的研磨速率，因此当所述平坦化停止在所述伪栅层的表面时，会在所述介质层102上形成凹陷(如图1中a部分所示)。
38.由于后续需要在所述栅极开口内形成栅极结构103，所述栅极结构103的形成方法包括：在所述栅极开口内以及介质层102上形成栅极材料层；对所述栅极材料层进行平坦化直至暴露出所述侧墙的顶部表面。对所述栅极材料层进行平坦化时，所述介质层102的凹陷处易沉积栅极材料层，由于栅极材料层具有导电性能，在所述介质层102的凹陷除沉积的栅极材料层容易造成相邻的所述栅极结构103发生短接，进而影响半导体结构的性能。
39.为了解决上述问题，现有技术还提出了另一种半导体结构的形成方法，以下将结合附图进行具体说明。
40.图3至图4是另一种半导体结构的形成方法各步骤的结构示意图。
41.请参考图3，提供衬底200，所述衬底200上具有若干相互分立的伪栅结构201，所述伪栅结构201包括伪栅层、位于所述伪栅层上的掩膜层、位于所述掩膜层和所述伪栅层侧
壁、以及所述掩膜层顶部表面的侧墙(图中未标出)；去除位于所述掩膜层顶部表面的侧墙；在所述衬底200和所述伪栅结构201上形成初始介质层；平坦化所述初始介质层(未图示)，直至暴露出所述掩膜层的顶部表面，形成介质层202；在形成所述介质层202之后，去除所述掩膜层。
42.请参考图4，去除所述伪栅层，在所述介质层202内形成栅极开口，在所述栅极开口内形成栅极结构203。
43.在本实施例中，形成的介质层202的顶部表面高于所述伪栅层的顶部表面，即使在形成栅极结构203的过程中也会在所述介质层202凹陷除沉积栅极材料层，但是在后续平坦化栅极材料层时，会去除高于伪栅层部分的介质层202，因此会将凹陷出的栅极材料层一并去除，进而避免出现相邻所述栅极结构203短接的问题。
44.在本实施例中，各个所述伪栅结构201的掩膜层处于同一水平面上，因此，为了使得平坦化后的所述介质层202的表面水平，需要将最终的平坦化处理停止在所述掩膜层上。由于所述侧墙和所述掩膜层的材料相同，且所述侧墙覆盖所述掩膜层，如果不去除位于所述掩膜层顶部表面的侧墙，平坦化所述初始介质层便只能停止所述侧墙的表面，而无法停止在所述掩膜层的表面，因此，在进行所述平坦化之前，需要将位于所述掩膜层顶部表面的侧墙进行去除。
45.然而，由于相邻的所述伪栅结构201之间的间距存在不同，使得在去除位于所述掩膜层顶部表面的侧墙的过程不易控制，容易出现所述侧墙高度不均一的问题，如部分所述伪栅结构的侧墙一点没去除，进而导致后续去除伪栅层的制程无法进行；部分伪栅结构的侧墙去除过多，低于所述伪栅层的顶部表面，进而失去了侧墙的隔离作用。这些问题都会影响半导体结构的性能。
46.在此基础上，本发明提供一种半导体结构的形成方法，所述初始栅极结构包括第一伪栅层、第一掩膜层和第二伪栅层；在初始伪栅结构的侧壁和顶部表面形成侧墙材料层；在衬底上形成介质材料层；对介质材料层和侧墙材料层进行第一平坦化处理，直至暴露出第二伪栅层的顶部表面为止，第一平坦化处理对第二伪栅层的研磨速率小于对介质材料层和侧墙材料层的研磨速率。通过本方案能够保证第一平坦化处理停止在第二伪栅层的表面，且具有较为平整的处理界面，同时也使得初始侧墙的高度的均一性有效提升。且形成的初始介质层的顶部表面高于第一伪栅层的顶部表面，能够有效避免后续相邻栅极结构短接的问题，使得形成的半导体结构的性能提升。
47.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
48.图5至图13，是本发明实施例的一种半导体结构的形成过程的结构示意图。
49.请参考图5，提供衬底。
50.在本实施例中，所述衬底包括：基底300以及位于所述基底300上的若干相互分立的鳍部301。
51.在本实施例中，所述基底300和所述鳍部301的形成方法包括：提供初始衬底(未图示)；在所述初始衬底上形成图形化层(未图示)，所述图形化层暴露出初始衬底的部分顶部表面；以所述图形化层为掩膜刻蚀所述初始衬底，形成所述基底300和所述鳍部301。
52.在本实施例中，所述基底300的材料为硅；在其他实施例中，所述基底的材料还可
以为锗、锗化硅、碳化硅、砷化镓或镓化铟
53.在本实施例中，所述鳍部301的材料为硅；在其他的实施例中，所述鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或者镓化铟。
54.请参考图6，在所述衬底上形成第二隔离层302，所述第二隔离层302覆盖所述鳍部301的部分侧壁，且所述第二隔离层302的顶部表面低于所述鳍部301的顶部表面。
55.在本实施例中，所述第二隔离层302的形成方法包括：在所述衬底上形成初始隔离层(未图示)；刻蚀去除部分所述初始隔离层，形成所述第二隔离层302，所述第二隔离层302顶部表面低于所述鳍部301顶部表面。
56.所述第二隔离层302的材料采用绝缘材料，所述绝缘材料包括氧化硅或氮氧化硅；在本实施例中，所述第二隔离层302的材料采用氧化硅。
57.请参考图7，在形成所述第二隔离层302之后，在所述衬底上形成若干相互分立的初始伪栅结构，所述初始栅极结构包括第一伪栅层303、位于所述第一伪栅层303上的第一掩膜层304、以及位于所述第一掩膜层304上的第二伪栅层305。
58.在本实施例中，所述初始伪栅结构还包括：位于所述第二伪栅层305上的第二掩膜层306、以及位于所述第二掩膜层306上的第一保护层307。
59.在本实施例中，所述初始伪栅结构的形成方法包括：在所述衬底上形成第一伪栅材料层；在所述第一伪栅材料层上形成第一伪栅材料层；在所述第一掩膜材料层上形成第二伪栅材料层；在所述第二伪栅材料层上形成第二掩膜材料层；在部分所述第二掩膜材料层上形成图形化的第一保护层；以所述第一保护层为掩膜刻蚀所述第一伪栅材料层、第一掩膜材料层、第二伪栅材料层和第二掩膜材料层，形成所述初始伪栅结构(未图示)。
60.在本实施例中，所述第一伪栅层303的材料采用多晶硅；所述第二伪栅层305的材料采用多晶硅。
61.在本实施例中，所述第一掩膜层304的材料采用氮化硅。
62.在本实施例中，若干所述初始伪栅结构的宽度不同，且相邻的所述初始伪栅结构之间的间距不同。
63.请参考图8，在所述初始伪栅结构的侧壁和顶部表面形成侧墙材料层308。
64.在本实施例中，所述侧墙材料层308的形成工艺采用原子层沉积工艺。
65.在本实施例中，所述侧墙材料层308的材料采用氮化硅。
66.请参考图9，在形成所述侧墙材料层308之后，在所述衬底上形成介质材料层309，所述介质材料层309覆盖所述侧墙材料层308的侧壁。
67.在本实施例中，所述介质材料层309的形成方法包括：在所述衬底上形成介质材料膜(未图示)，所述介质材料膜覆盖所述侧墙材料层；对所述介质材料膜进行第四平坦化处理，直至暴露出所述侧墙材料层308的表面为止，形成所述介质材料层309。
68.在本实施例中，所述介质材料层309的材料采用氧化硅。
69.请参考图10，对所述介质材料层309和所述侧墙材料层308进行第一平坦化处理，直至暴露出所述第二伪栅层305的顶部表面为止，形成初始介质层310和初始侧墙311，所述第一平坦化处理对所述第二伪栅层305的研磨速率小于对所述介质材料层309和所述侧墙材料层308的研磨速率，且所述第一平坦化处理对所述介质材料层309和所述侧墙材料层308的研磨速率在预设研磨速率范围内。
70.在本实施例中，所述预设研磨范围是指所述第一平坦化处理对所述介质材料层309和所述侧墙材料层308的研磨速率基本保持一致。
71.在本实施例中，所述初始栅极结构包括第一伪栅层303、位于所述第一伪栅层303上的第一掩膜层304、以及位于所述第一掩膜层304上的第二伪栅层305。所述第一平坦化处理对所述第二伪栅层305的研磨速率小于对所述介质材料层309和所述侧墙材料层308的研磨速率，且所述第一平坦化处理对所述介质材料层309和所述侧墙材料层308的研磨速率在预设研磨速率范围内，因此能够保证所述第一平坦化处理停止在所述第二伪栅层305的表面，且具有较为平整的处理界面，同时也使得形成的所述初始侧墙311的高度的均一性有效提升。
72.另外，形成的所述初始介质层310的顶部表面高于所述第一伪栅层303的顶部表面，进而使得后续形成的介质层的顶部表面也高于所述第一伪栅层303的顶部表面，即使在后续形成栅极结构的过程中也会有栅极材料层残留在所述介质层的表面，在后续平坦化栅极材料层形成栅极结构的过程中，会去除高于第一伪栅层303部分的介质层，此时也会将所述介质层表面的栅极材料层一并去除，有效避免出现相邻所述栅极结构短接的问题，进而提升最终形成的半导体结构的性能。
73.在本实施例中，所述第一平坦化处理的工艺采用化学机械研磨工艺。
74.请参考图11，在所述第一平坦化处理之后，去除所述第二伪栅层305和位于所述第二伪栅层305侧壁的初始侧墙311，形成侧墙312；对所述初始介质层310进行第二平坦化处理，直至暴露出所述第一掩膜层304的顶部表面为止，形成介质层313，所述第二平坦化处理对所述初始介质层310的研磨速率大于对所述第一掩膜层304的研磨速率。
75.在本实施例中，对所述初始介质层310进行第二平坦化处理，直至暴露出所述第一掩膜层304的顶部表面为止，形成所述介质层313，使得形成的介质层313的顶部表面高于所述第一伪栅层303的顶部表面，即使在后续形成栅极结构的过程中也会有栅极材料层残留在所述介质层313的表面，在后续平坦化栅极材料层形成栅极结构的过程中，会去除高于第一伪栅层303部分的介质层313，此时也会将所述介质层313表面的栅极材料层一并去除，有效避免出现相邻所述栅极结构短接的问题，进而提升最终形成的半导体结构的性能。
76.在本实施例中，所述第二平坦化处理的工艺采用化学机械研磨工艺。
77.请参考图12，在形成所述介质层313之后，在所述介质层313和所述第一掩膜层304上形成图形化层(未图示)，所述图形化层暴露出部分所述第一掩膜层304的顶部表面；以所述图形化层为掩膜刻蚀所述第一掩膜层304和所述第一伪栅层303，在所述介质层313内形成隔离开口(未标示)；在所述隔离开口内形成隔离结构314。
78.在集成电路的制造过程中，需要采用栅极切断(gate cut)工艺对条状栅极进行切断，切断后栅极与不同的晶体管相对应，可以提高晶体管的集成度。此外，多个栅极沿着延伸方向排列成一列时，通过栅极切断，能够高精度地缩小栅极切断后断开的栅极间的对接方向间距。在本实施例中，通过将所述初始伪栅结构进行切断处理，以满足电学设计的需求。
79.在本实施例中，所述隔离结构314包括：第一隔离层以及位于所述第一隔离层上的第二保护层(未标示)，所述第一隔离层的顶部表面与所述第一伪栅层303顶部表面齐平，所述第二保护层的顶部表面与所述介质层313的顶部表面齐平。
80.请参考图13，在形成所述隔离结构314之后，去除所述第一掩膜层304以及所述第一掩膜层304侧壁的侧墙312，在所述介质层313内形成第一开口(未标示)，所述第一开口暴露出所述第一伪栅层303的顶部表面；去除所述第一伪栅层303，在所述第一开口底部的介质层313内形成第二开口(未标示)；在所述第二开口内形成栅极结构315。
81.在本实施例中，所述栅极结构215的形成方法包括：在所述第一开口内、第二开口内以及介质层213的表面形成栅极材料层(未图示)；对所述栅极材料层和所述介质层313进行第三平坦化处理，直至暴露出所述侧墙312的顶部表面为止，形成所述栅极结构315。
82.在本实施例中，通过对所述栅极材料层进行第三平坦化处理形成栅极结构315的过程中，会去除高于第一伪栅层303部分的介质层313，此时也会将所述介质层313表面的栅极材料层一并去除，有效避免出现相邻所述栅极结构315短接的问题，进而提升最终形成的半导体结构的性能。
83.在本实施例中，所述第三平坦化处理的工艺采用化学机械研磨工艺。
84.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。