形成集成电路器件的方法与流程

本公开总体上涉及电子领域，更具体地，涉及包括垂直场效应晶体管(vfet)的集成电路器件以及形成该集成电路器件的方法。

背景技术：

由于vfet器件的高可缩放性，已经研究vfet器件的各种结构和制造工艺。因此，开发提高vfet器件的性能和/或可靠性的制造工艺可以是有益的。

技术实现要素：

根据本发明构思的一些实施方式，形成集成电路器件的方法可以包括在衬底上形成下部结构。该下部结构可以包括：在衬底上的第一垂直场效应晶体管(vfet)和第二vfet、在第一vfet和第二vfet之间的初始隔离结构以及在初始隔离结构的相反两侧上和在初始隔离结构和衬底之间的栅极衬层。第一vfet和第二vfet中的每个可以包括形成在衬底上的底部源极/漏极区、可在垂直方向上依次堆叠在衬底上的沟道区和顶部源极/漏极区、以及在沟道区的侧表面上的栅极结构。初始隔离结构可以包括在垂直方向上依次堆叠在衬底上的牺牲层和间隙盖层。该方法还可以包括在下部结构上形成顶部盖层、然后通过去除牺牲层而在第一vfet和第二vfet之间形成腔。

根据本发明构思的一些实施方式，形成集成电路器件的方法可以包括在衬底上形成第一初始垂直场效应晶体管(vfet)和第二初始vfet。第一初始vfet和第二初始vfet可以在水平方向上彼此间隔开，并可以在其间限定栅极开口。第一初始vfet和第二初始vfet中的每个可以包括形成在衬底上的底部源极/漏极区、可在垂直方向上依次堆叠在衬底上的沟道区和掩模层、以及在沟道区的侧表面上的初始栅极结构。该方法还可以包括：在栅极开口中以及在第一初始vfet和第二初始vfet上依次形成初始栅极衬层和初始牺牲层；通过执行平坦化工艺而在栅极开口中形成栅极衬层和牺牲层；通过去除牺牲层的一部分而在栅极开口中且在牺牲层上形成凹陷；在凹陷中形成间隙盖层；通过去除第一初始vfet和第二初始vfet中的每个的初始栅极结构的一部分和掩模层，分别在第一初始vfet的沟道区和第二初始vfet的沟道区上形成顶部源极/漏极开口；分别在顶部源极/漏极开口中形成顶部源极/漏极区；在顶部源极/漏极区上形成顶部盖层；然后通过去除牺牲层而在顶部源极/漏极区之间形成腔。

根据本发明构思的一些实施方式，形成集成电路器件的方法可以包括在衬底上形成初始垂直场效应晶体管(vfet)。初始vfet可以包括形成在衬底上的底部源极/漏极区、可在垂直方向上依次堆叠在衬底上的沟道区和掩模层、以及在沟道区的侧表面上的初始栅极结构。该方法还可以包括：在初始vfet上依次形成初始栅极衬层、初始牺牲层和初始晶体管隔离层；以及执行平坦化工艺直到掩模层被暴露，从而形成栅极衬层、牺牲层和晶体管隔离层。牺牲层可以包括平行于衬底的上表面延伸的水平部分以及从水平部分突出并在初始vfet的侧表面上延伸的垂直部分。该方法还可以包括：通过去除牺牲层的垂直部分的一部分而在牺牲层的垂直部分上形成凹陷；在凹陷中形成间隙盖层；通过去除初始vfet的初始栅极结构的一部分和掩模层，在沟道区上形成顶部源极/漏极开口；在顶部源极/漏极开口中形成顶部源极/漏极区；在顶部源极/漏极区上形成顶部盖层；形成延伸穿过顶部盖层和晶体管隔离层并暴露牺牲层的水平部分的开口；通过经由开口去除牺牲层而形成腔；然后在开口中形成隔离插塞。

根据本发明构思的一些实施方式，集成电路器件可以包括在衬底上的第一垂直场效应晶体管(vfet)和第二vfet。第一vfet和第二vfet中的每个可以包括形成在衬底上的底部源极/漏极区、可在垂直方向上依次堆叠在衬底上的沟道区和顶部源极/漏极区、以及在沟道区的侧表面上的栅极结构。第一vfet可以包括面对第二vfet的第一侧表面，第二vfet可以包括面对第一vfet的第一侧表面。集成电路器件还可以包括：栅极衬层，从第一vfet的第一侧表面连续地延伸到第二vfet的第一侧表面上；以及间隙盖层，在第一vfet的第一侧表面和第二vfet的第一侧表面之间，并可以包括与栅极衬层接触的两个相反的侧表面。栅极衬层和间隙盖层可以围绕腔。

附图说明

图1、图2和图3是示出根据本发明构思的一些实施方式的形成包括vfet的集成电路器件的方法的流程图。

图4至图7、图9至图20以及图22是剖视图，图8、图21和图23是平面图，示出根据本发明构思的一些实施方式的形成包括vfet的集成电路器件的方法。

图24和图28是平面图，图25至图27以及图29是剖视图，示出根据本发明构思的一些实施方式的形成包括vfet的集成电路器件的方法。

图30、图31和图32是根据本发明构思的一些实施方式的包括vfet的集成电路器件的平面图。

图33是根据本发明构思的一些实施方式的包括vfet的集成电路器件的剖视图。

具体实施方式

图1、图2和图3是示出根据本发明构思的一些实施方式的形成包括vfet的集成电路器件的方法的流程图。参照图1，该方法可以包括：形成初始vfet(例如图9中的包括底部源极/漏极区22、沟道区12、掩模层14和初始栅极结构34p的结构)(方框100)；然后形成牺牲层(例如图10中的牺牲层44_1和44_2)(方框200)；形成间隙盖层(例如图11中的间隙盖层48_1和48_2)(方框300)；形成顶部源极/漏极区(例如图16中的顶部源极/漏极区56)(方框400)；以及形成腔(例如图19中的腔64)(方框500)。因此，可以在形成顶部源极/漏极区之后形成腔。

参照图2，该方法还可以包括在形成腔之后形成顶部源极/漏极接触(例如图22中的顶部源极/漏极接触74)(方框600)。

参照图3，该方法还可以包括在形成顶部源极/漏极区之后且在形成腔之前形成顶部源极/漏极接触(例如图25中的顶部源极/漏极接触74)(方框450)。

图4至图7、图9至图20以及图22是剖视图，图8、图21和图23是平面图，示出根据本发明构思的一些实施方式的形成包括vfet的集成电路器件的方法。

参照图4，有源区11可以通过在初始衬底中形成沟槽13而形成在衬底10上。有源区11可以在第三方向d3上从衬底10的上表面10u突出。第三方向d3可以垂直于衬底10的上表面10u，并可以是垂直方向。初始沟道结构可以形成在有源区11上。初始沟道结构可以包括在第三方向d3上依次堆叠在衬底10上的沟道区12和掩模层14。沟道区12可以在第三方向d3上从有源区11突出。

在一些实施方式中，形成初始沟道结构可以包括在初始衬底上形成掩模层14以及通过使用掩模层14作为蚀刻掩模来蚀刻初始衬底而形成沟道区12。例如，掩模层14可以是包括sin和/或sion的硬掩模层。

初始衬底或衬底10可以包括一种或更多种半导体材料，例如si、ge、sige、gap、gaas、sic、sigec和/或inp。在一些实施方式中，衬底10可以是体衬底(例如体硅衬底)或绝缘体上半导体(soi)衬底。

在一些实施方式中，多个初始沟道结构可以形成在单个有源区11上并可以在第一方向dl上彼此间隔开。第一方向d1可以平行于衬底10的上表面10u，并可以是第一水平方向。尽管图4示出四个初始沟道结构形成在单个有源区11上，但是本发明构思不限于此。

底部源极/漏极区22和底部间隔物图案24可以形成在有源区11上。底部源极/漏极区22和底部间隔物图案24可以在沟道区12的侧表面上。

底部源极/漏极区22可以在形成沟道区12之前或之后形成在衬底10上。在一些实施方式中，底部源极/漏极区22可以通过将杂质元素(例如b、p和/或as)注入到初始衬底中而形成在衬底10上。在一些实施方式中，底部源极/漏极区22可以通过在衬底10上形成包括杂质元素(例如b、p和/或as)的外延层而形成。底部源极/漏极区22的外延层可以通过使用有源区11作为籽晶层执行外延生长工艺来形成。

底部间隔物图案24可以形成在底部源极/漏极区22上，以将底部源极/漏极区22与随后形成在底部源极/漏极区22上的元件(例如图13中的栅电极33)电隔离。底部间隔物图案24可以包括绝缘材料(例如硅氧化物、硅氮化物或硅氮氧化物)。

有源衬层26可以形成在初始沟道结构上以及在沟槽13中。在一些实施方式中，有源衬层26可以如图4所示具有均匀的厚度，并可以通过例如原子层沉积(ald)工艺形成。例如，有源衬层26可以包括绝缘材料(例如包括氮和/或氧的硅层)。

参照图5，场隔离层28可以形成在沟槽13中，并且栅极绝缘层30和栅电极层32可以在形成场隔离层28之后依次形成。场隔离层28可以包括绝缘材料(例如包括氧的硅层)。场隔离层28可以包括依次堆叠的多个层。有源衬层26可以在衬底10和场隔离层28之间以及在有源区11和场隔离层28之间延伸。

在一些实施方式中，有源衬层26的形成在沟道区12和掩模层14上的部分可以在形成栅极绝缘层30之前被去除，并且栅极绝缘层30可以接触沟道区12和掩模层14，如图5所示。在一些实施方式中，栅极绝缘层30和栅电极层32中的每个可以如图5所示具有均匀的厚度，并可以通过例如ald工艺形成。栅极绝缘层30可以包括硅氧化物和/或高k材料(例如铪氧化物或铝氧化物)。栅电极层32可以包括例如金属性层(例如w、ti、cu和/或co)。在一些实施方式中，栅电极层32可以是包括功函数层(例如tin、tialn、taaln、tial、tac、tic和/或hfsi)和/或金属性层的多个堆叠的层。

参照图6，可以对栅电极层32和栅极绝缘层30执行蚀刻工艺直到场隔离层28被暴露，以在初始沟道结构的侧表面上形成初始栅极结构34p。如图6所示，该蚀刻工艺也可以暴露掩模层14和底部间隔物图案24。初始栅极结构34p可以包括初始栅极绝缘体31p和初始栅电极33p。在第一方向d1上彼此间隔开的两个相邻的初始栅极结构34p可以限定在所述两个相邻的初始栅极结构34p之间的栅极开口35。该蚀刻工艺可以包括湿蚀刻工艺和/或干蚀刻工艺。

参照图7，初始栅极衬层42p、初始牺牲层44p和晶体管隔离层46可以依次形成在初始栅极结构34p上。初始栅极衬层42p和初始牺牲层44p可以填充栅极开口35，并且晶体管隔离层46可以不形成在栅极开口35中。在一些实施方式中，初始栅极衬层42p和初始牺牲层44p中的每个可以如图7所示至少在栅极开口35之外具有均匀的厚度，并可以通过例如ald工艺形成。

例如，初始栅极衬层42p可以包括包含氮化物的绝缘材料(例如包含氮和/或氧的硅层)，并且晶体管隔离层46可以包括绝缘材料(例如包含氧的硅层)。初始牺牲层44p可以包括相对于初始栅极衬层42p和晶体管隔离层46两者具有蚀刻选择性的材料。例如，初始牺牲层44p可以是硅层(例如非晶硅层)或金属性层(例如w、ti、cu和/或co)。

图9是沿着图8的线a-a'截取的剖视图。图8示出图9所示的元件中的一些而不是所有元件，以简化该附图。参照图8和图9，晶体管隔离层46的上部、初始牺牲层44p的上部和初始栅极衬层42p的上部可以被去除直到掩模层14被暴露，以在初始栅极结构34p上形成牺牲层44和栅极衬层42。

晶体管隔离层46的上部、初始牺牲层44p的上部和初始栅极衬层42p的上部可以通过执行例如平坦化工艺而被去除。该平坦化工艺可以包括化学机械抛光(cmp)工艺、干蚀刻工艺和/或湿蚀刻工艺。在一些实施方式中，初始栅极绝缘体31p的上部和初始栅电极33p的上部也可以被去除。

参照图8，栅极衬层42和牺牲层44中的每个可以围绕掩模层14。此外，初始栅极绝缘体31p和初始栅电极33p中的每个可以围绕掩模层14。在平面图中沟道区12可以具有与掩模层14相同或相似的形状。掩模层14可以在第二方向d2上纵向地延伸。第二方向d2可以平行于衬底10的上表面10u，并可以是第二水平方向。第二方向d2可以垂直于第一方向d1。

根据图8和图9，牺牲层44可以包括在栅极开口(例如图6中的栅极开口35)中的第一部分44_1以及在场隔离层28上的第二部分44_2。牺牲层44的第二部分44_2可以包括在第一方向d1上延伸的水平部分44_2h和在第三方向d3上从牺牲层44的第二部分44_2的水平部分44_2h突出的垂直部分44_2v。在一些实施方式中，牺牲层44的第二部分44_2的垂直部分44_2v可以在第一方向d1上具有与牺牲层44的第二部分44_2的水平部分44_2h在第三方向d3上的厚度相等的厚度。

晶体管隔离层46可以形成在牺牲层44的第二部分44_2的水平部分44_2h上，并可以暴露牺牲层44的第二部分44_2的垂直部分44_2v(例如牺牲层44的第二部分44_2的垂直部分44_2v的最上表面)。

参照图10，牺牲层44的上部可以被去除以形成凹陷47。具体地，牺牲层44的第一部分44_1的上部可以被去除以在牺牲层的第一部分44_1上形成第一凹陷47_1。第一凹陷47_1可以由栅极衬层42和牺牲层44的第一部分44_1限定。此外，牺牲层44的第二部分44_2的垂直部分44_2v的上部可以被去除，以在牺牲层44的第二部分44_2的垂直部分44_2v上形成第二凹陷47_2。第二凹陷47_2可以由栅极衬层42、牺牲层44的第二部分44_2的垂直部分44_2v和晶体管隔离层46限定。

牺牲层44的上部可以通过例如湿蚀刻工艺和/或干蚀刻工艺去除。如图10所示，在去除牺牲层44的上部时，栅极衬层42和晶体管隔离层46可以不被去除。在一些实施方式中，牺牲层44的第一部分44_1的被第一凹陷47_1暴露的上表面以及牺牲层44的第二部分44_2的垂直部分44_2v的被第二凹陷47_2暴露的上表面可以是平坦的。

参照图11，可以在凹陷47中形成间隙盖层48。第一间隙盖层48_1可以形成在第一凹陷47_1中，第二间隙盖层48_2可以形成在第二凹陷47_2中。在一些实施方式中，第一间隙盖层48_1和第二间隙盖层48_2可以分别填充第一凹陷47_1和第二凹陷47_2。第一间隙盖层48_1和第二间隙盖层48_2可以包括绝缘材料(例如包含氧的硅层)，并可以包括相对于牺牲层44具有蚀刻选择性的材料。

参照图12，掩模层14可以被去除并且初始顶部源极/漏极开口51可以形成在沟道区12上。掩模层14可以通过例如湿蚀刻工艺和/或干蚀刻工艺去除。

参照图13，包括初始栅极绝缘体31p和初始栅电极33p的初始栅极结构34p(见图9)的上部可以被去除，以在沟道区12的侧表面上形成栅极结构34。扩大的初始源极/漏极开口51e可以形成在沟道区12上。在一些实施方式中，扩大的初始源极/漏极开口51e可以暴露栅极衬层42(例如栅极衬层42的上部)和沟道区12(例如沟道区12的上部)。在一些实施方式中，如图13所示，沟道区12的上部可以从栅极结构34突出。初始栅极结构34p的上部可以通过例如湿蚀刻工艺和/或干蚀刻工艺去除。

在两个相邻的栅极结构34之间的牺牲层44的第一部分44_1和第一间隙盖层48_1可以是初始隔离结构。栅极衬层42可以在初始隔离结构的相反两侧上。在一些实施方式中，栅极衬层42可以接触牺牲层44的第一部分44_1的相反两侧和第一间隙盖层48_1的相反两侧，如图13所示。栅极衬层42还可以在牺牲层44的第一部分44_1与衬底10之间延伸。在一些实施方式中，栅极衬层42可以接触牺牲层44的第一部分44_1的下表面，如图13所示。

参照图14，可以形成顶部间隔物层53。在一些实施方式中，顶部间隔物层53可以至少在晶体管隔离层46上具有均匀的厚度并可以通过例如ald工艺形成。顶部间隔物层53可以包括与底部间隔物图案24相同的材料。例如，顶部间隔物层53可以包括绝缘材料(例如硅氧化物、硅氮化物或硅氮氧化物)。

参照图15，顶部间隔物图案54可以通过蚀刻顶部间隔物层53而形成在栅极结构34上，并且顶部源极/漏极开口52可以形成在顶部间隔物图案54上。例如，蚀刻顶部间隔物层53可以通过湿蚀刻工艺和/或干蚀刻工艺来执行。顶部源极/漏极开口52可以暴露沟道区12(例如沟道区12的最上表面)。可以形成顶部间隔物图案54以使栅极结构34与随后形成在栅极结构34上的元件(例如图16中的顶部源极/漏极区56)电隔离。

参照图16，可以在顶部源极/漏极开口52中形成顶部源极/漏极区56。顶部源极/漏极区56可以通过使用沟道区12作为籽晶层执行外延生长工艺而形成。顶部源极/漏极区56可以是包括杂质元素(例如b、p和/或as)的外延层。在一些实施方式中，顶部源极/漏极区56可以填充顶部源极/漏极开口52的下部并可以接触栅极衬层42，如图16所示。形成在衬底10上的底部源极/漏极区22、在第三方向d3上依次堆叠在衬底10上的沟道区12和顶部源极/漏极区56以及在沟道区12的侧表面上的栅极结构34可以形成vfet。在一些实施方式中，顶部源极/漏极开口52的上部可以没有被顶部源极/漏极区56填充，如图16所示。

参照图17，可以在顶部源极/漏极区56上形成顶部盖层58。顶部盖层58可以形成在顶部源极/漏极开口52中并可以在晶体管隔离层46上延伸。顶部盖层58可以包括例如绝缘材料(例如包含氮和/或氧的硅层)。

参照图18，开口62可以形成为穿过顶部盖层58和晶体管隔离层46。开口62可以暴露牺牲层44的第二部分44_2的水平部分44_2h(例如牺牲层44的第二部分44_2的水平部分44_2h的上表面)。

参照图19，牺牲层44的第一部分44_1和第二部分44_2可以通过开口62去除以分别形成第一腔64_1和第二腔64_2。例如，牺牲层44的第一部分44_1和第二部分44_2可以通过执行湿蚀刻工艺来去除。该湿蚀刻工艺可以使用包括例如氨的蚀刻剂。如图19所示，牺牲层44可以被选择性地去除，并且栅极衬层42、晶体管隔离层46和间隙盖层48可以不被去除。在一些实施方式中，牺牲层44的第一部分44_1和第二部分44_2可以被完全去除并且可以不保留在栅极衬层42、晶体管隔离层46和间隙盖层48上。因此，间隙盖层48的下表面可以暴露于腔64。在一些实施方式中，间隙盖层48的整个下表面可以暴露于腔64。在一些实施方式中，间隙盖层48的下表面可以是平坦的，如图19所示。

顶部源极/漏极区56可以包括面对衬底10并可比间隙盖层48的下表面更靠近衬底10的下表面。因此，第一腔64_1的一部分可以在两个相邻的顶部源极/漏极区56之间，如图19所示。腔64可以在其中不包括液体或固体。腔64可以是例如填充有空气的间隙(例如空气间隙)、填充有一种或多种惰性气体的间隙(例如惰性气体间隙)、限定真空的间隙(例如真空间隙)等。腔64可以减小相邻的导电元件(例如栅极结构34)之间的寄生电容。

图20是沿着图21的线c-c'截取的剖视图，图21是沿着图20的线b-b'截取的平面图。图21示出图20中示出的元件中的一些而不是所有元件，以简化该附图。参照图20，隔离插塞66可以形成在开口62中。隔离插塞66可以包括绝缘材料(例如包含氮和/或氧的硅层)。隔离插塞66可以通过具有差的台阶覆盖性的沉积工艺形成，并可以不形成在第一腔64_1和第二腔64_2中。

第一腔64_1可以被栅极衬层42和第一间隙盖层48_1围绕，第二腔64_2可以被栅极衬层42、第二间隙盖层48_2和晶体管隔离层46围绕。隔离插塞66的下部可以在第二腔64_2中。在一些实施方式中，如图20所示，隔离插塞66可以与场隔离层28重叠，但是本发明构思不限于此。例如，在一些实施方式中，隔离插塞66可以形成为与有源区11重叠。

参照图21，第一腔64_1和第二腔64_2可以彼此连接，并且在平面图中顶部源极/漏极区56可以被第一腔64_1和第二腔64_2围绕。

图22是沿着图23的线d-d'截取的剖视图。参照图22，接触隔离层72和顶部源极/漏极接触74可以在形成腔64之后形成。接触隔离层72可以在形成腔64之后形成，然后接触隔离层72的一部分可以被去除以形成延伸穿过接触隔离层72和顶部盖层58并暴露顶部源极/漏极区56(例如顶部源极/漏极区56的上表面)的接触孔。顶部源极/漏极接触74可以形成在该接触孔中并可以接触顶部源极/漏极区56。在一些实施方式中，顶部源极/漏极接触74可以接触多个顶部源极/漏极区56，如图22所示。

例如，接触隔离层72可以包括绝缘材料(例如包含氧的硅层)，并且顶部源极/漏极接触74可以包括金属(例如al、w和/或cu)。在一些实施方式中，顶部源极/漏极接触74可以包括依次堆叠的金属氮化物层和金属层。尽管图22示出单个接触(即顶部源极/漏极接触74)，但是可以在接触隔离层72中形成多个接触。例如，接触栅电极33的栅极接触(例如图32和图33中的栅极接触76)和/或接触底部源极/漏极区22的底部源极/漏极接触(例如图32和图33中的底部源极/漏极接触78)可以形成在接触隔离层72中。

图24和图28是平面图，图25至图27以及图29是剖视图，示出根据本发明构思的一些实施方式的形成包括vfet的集成电路器件的方法。

图24示出图25中示出的元件中的一些而不是所有元件，以简化该附图。图25是沿着图24的线e-e'截取的剖视图。图28还示出图29中示出的元件中的一些而不是所有元件，以简化该附图。图26、图27和图29是沿着图28的线f-f'截取的剖视图。

参照图24和图25，接触隔离层72可以在与图4至图17中描述的工艺相同或相似的工艺被执行之后形成在顶部盖层58上，然后顶部源极/漏极接触74可以形成在接触隔离层72中。顶部源极/漏极接触74可以延伸穿过接触隔离层72和顶部盖层58并可以接触顶部源极/漏极区56。

参照图26，可以形成延伸穿过接触隔离层72、顶部盖层58和晶体管隔离层46并暴露牺牲层44的第二部分44_2(例如牺牲层44的第二部分44_2的上表面)的开口62。参照图27，牺牲层44的第一部分44_1和第二部分44_2可以通过开口62去除以分别形成第一腔64_1和第二腔64_2。

参照图29，隔离插塞66可以形成在开口62中。尽管图28和图29示出隔离插塞66在有源区11之间并与场隔离层28重叠，但是本发明构思不限于此。在一些实施方式中，隔离插塞66可以形成为与有源区11重叠。

由于第一腔64_1和第二腔64_2在形成顶部源极/漏极接触74之后形成，所以顶部源极/漏极接触74的导电材料可以不形成在第一腔64_1和第二腔64_2中，因此可以减少与顶部源极/漏极接触74的导电材料在第一腔64_1和第二腔64_2中相关的问题。

图30、图31和图32是根据本发明构思的一些实施方式的包括vfet的集成电路器件的平面图。图30、图31和图32类似于图28的平面图，并示出图29中示出的元件中的一些而不是所有元件，以简化该附图。图33是根据本发明构思的一些实施方式的沿着图32的线g-g'截取的剖视图。

参照图30，隔离插塞66可以具有在第二方向d2上纵向地延伸的线形。在一些实施方式中，如图30所示，隔离插塞66可以在第二方向d2上具有比顶部源极/漏极区56在第二方向d2上的长度长的长度。

参照图31，多个隔离插塞66可以形成在有源区11外面。在一些实施方式中，可以形成两个隔离插塞66，并且隔离插塞66可以在第二方向d2上与有源区11间隔开，如图31所示。

参照图32，多个隔离插塞66可以形成在有源区11上。在一些实施方式中，可以形成两个隔离插塞66，并且每个隔离插塞66可以形成在单个有源区11上，如图32所示。在一些实施方式中，如图32所示，顶部源极/漏极接触74可以接触三个顶部源极/漏极区56，但是本发明构思不限于此。例如，顶部源极/漏极接触74可以接触在单个有源区11上的所有四个顶部源极/漏极区56。

参照图32和图33，可以形成接触栅电极33的栅极接触76。栅极接触76可以延伸穿过接触隔离层72、顶部盖层58、晶体管隔离层46和栅极衬层42。在一些实施方式中，如图32所示，栅极接触76可以具有在第一方向d1上纵向地延伸的线形，但是本发明构思不限于此。

参照图32和图33，可以形成接触底部源极/漏极区22的底部源极/漏极接触78。底部源极/漏极接触78可以延伸穿过接触隔离层72、顶部盖层58、晶体管隔离层46、栅极衬层42和底部间隔物图案24。在一些实施方式中，如图32所示，底部源极/漏极接触78可以具有在第一方向d1上纵向地延伸的线形，但是本发明构思不限于此。

在一些实施方式中，如图33所示，顶部源极/漏极接触74、栅极接触76和底部源极/漏极接触78中的每个可以包括依次堆叠的多个层。例如，顶部源极/漏极接触74、栅极接触76和底部源极/漏极接触78中的每个可以包括金属氮化物层和金属层。然而，本发明构思不限于此。例如，顶部源极/漏极接触74、栅极接触76和底部源极/漏极接触78中的每个可以包括单个层。在一些实施方式中，顶部源极/漏极接触74、栅极接触76和底部源极/漏极接触78可以使用相同的沉积工艺形成。在一些实施方式中，顶部源极/漏极接触74的上表面、栅极接触76的上表面和底部源极/漏极接触78的上表面可以彼此共面，如图33所示。

这里参照剖视图或平面图描述了本发明构思的示例实施方式，所述剖视图或平面图是理想化的实施方式和示例实施方式的中间结构的示意图。因而，由例如制造技术和/或公差引起的从图示形状的变化将是可预期的。因此，本发明构思的示例实施方式不应被解释为限于这里示出的特定形状，而是包括例如由制造引起的形状偏差。相同的附图标记始终指代相同的元件。

除非另外地限定，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属的领域内的普通技术人员通常理解的相同的含义。还将理解，术语诸如在通用词典中定义的那些术语应当被解释为具有与它们的在相关领域的背景中的含义一致的含义，将不被解释为理想化或过度形式化的意义，除非这里明确地如此限定。

这里使用的术语仅是为了描述具体实施方式，不旨在对本发明构思进行限制。当在这里使用时，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另外清楚地指示。还将理解，当在本说明书中使用时，术语“包含”、“包含……的”、“包括”和/或“包括……的”指定所陈述的特征、步骤、操作、元件和/或部件的存在，但是不排除一个或更多个其它特征、步骤、操作、元件、部件和/或其组的存在或添加。当在这里使用时，术语“和/或”包括一个或更多个相关所列项目的任意和所有组合。

将理解，尽管术语第一、第二等可以在这里用于描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一个区别开。因此，在不脱离本发明构思的教导的情况下，第一元件可以被称为第二元件。

还应注意，在一些替代的实施方案中，这里在流程图方框中指出的功能/动作可以不按流程图中指出的顺序发生。例如，取决于所涉及的功能/动作，相继示出的两个方框可以实际上被基本上同时执行，或者所述方框可以有时以相反的顺序执行。此外，流程图和/或框图的给定方框的功能可以被分成多个方框，和/或流程图和/或框图的两个或更多个方框的功能可以被至少部分地集成。最后，可以在示出的方框之间添加/插入其它方框，和/或可以省略方框/操作，而没有背离本发明构思的范围。

以上公开的主题将被认为是说明性的，而不是限制性的，并且所附权利要求旨在覆盖落入本发明构思的范围内的所有这样的修改、增强和其它实施方式。因此，至法律所允许的最大程度，范围将由所附权利要求及其等同物的最宽可允许解释来确定，并且不应由前述详细描述约束或限制。

本申请要求于2020年2月5日在uspto提交的名称为“具有空气间隙隔离的垂直fet结构”的美国临时专利申请第62/970278号以及于2020年9月29日在uspto提交的美国非临时专利申请第17/035857号的优先权，它们的公开内容通过引用整体地结合于此。