封装结构及其制作方法与流程

1.本发明涉及一种半导体结构及其制作方法，尤其涉及一种封装结构及其制作方法。


背景技术：

2.在制作微型发光二极管(micro led)基板或次毫米发光二极管(mini led)基板时，其最外层与发光二极管芯片接合的金属接垫的表面平整度需小于2微米。然而，在基板或重配置线路层的制作过程中，因使用液态或干膜型的材料来做为介电层以增层，且再加上后续的电镀制程，易造成所形成的金属接垫的表面不平整，进而无法使得经由巨量转移过来的微型发光二极管或次毫米发光二极管顺利地组装于基板的金属接垫上，而降低产品的可靠度。


技术实现要素：

3.本发明是针对一种封装结构，其具有较佳的结构可靠度。
4.本发明是还针对一种封装结构的制作方法，用以制作上述的封装结构，且具有较佳的制程良率。
5.根据本发明的实施例，封装结构的制作方法包括以下步骤。提供载板，其中载板具有表面。压合铜箔层于载板的表面上。对铜箔层进行减成法程序，而形成铜箔线路层于载板上。铜箔线路层暴露出载板的部分表面。形成增层结构层于铜箔线路层与载板的表面上。铜箔线路层的第一表面切齐于增层结构层的第二表面。配置至少一电子元件于增层结构层上。形成封装胶体，以覆盖电子元件与增层结构层。移除载板，而暴露出铜箔线路层的第一表面。。
6.在根据本发明的实施例的封装结构的制作方法中，载板包括基材、离型膜以及黏着层。离型膜配置于基材上。黏着层配置于离型膜上，且位于离型膜与铜箔层之间。
7.在根据本发明的实施例的封装结构的制作方法中，移除载板的步骤包括：进行激光移除程序，以移除基材，而暴露出离型膜。剥离离型膜，而暴露出黏着层。进行蚀刻程序，以移除黏着层，而暴露出铜箔线路层的第一表面。
8.在根据本发明的实施例的封装结构的制作方法中，封装结构的制作方法，还包括：形成表面处理层于铜箔线路层的第一表面。
9.在根据本发明的实施例的封装结构的制作方法中，移除载板的步骤包括：进行激光移除程序，以移除基材，而暴露出离型膜。剥离离型膜，而暴露出黏着层。进行激光钻孔程序，以移除部分黏着层，而暴露出铜箔线路层的部分第一表面。
10.在根据本发明的实施例的封装结构的制作方法中，封装结构的制作方法，还包括：形成表面处理层于黏着层所暴露出的铜箔线路层的第一表面上。
11.在根据本发明的实施例的封装结构的制作方法中，增层结构层包括至少一绝缘层、至少一增层线路层与至少一导电孔。绝缘层覆盖铜箔线路层，增层线路层配置于绝缘层
上，而导电孔贯穿绝缘层且电性连接增层线路层与铜箔线路层。
12.在根据本发明的实施例的封装结构的制作方法中，于形成封装胶体之前，还包括：形成表面处理层于增层结构层相对于第二表面的第三表面上，其中电子元件直接接触表面处理层。
13.在根据本发明的实施例的封装结构的制作方法中，电子元件包括至少一微型发光二极管、至少一电阻、至少一电容、至少一驱动积体电路(ic)、至少一应用程式处理器(application processor,ap)、至少一记忆体(memory)或至少一高效能运算(high performance computing,hpc)芯片。
14.根据本发明的实施例，封装结构的制作方法包括以下步骤。提供第一载板，第一载板具有表面。压合铜箔层于第一载板的表面上。对铜箔层进行减成法程序，而形成铜箔线路层于第一载板上。铜箔线路层暴露出第一载板的部分表面。形成增层结构层于铜箔线路层与第一载板的表面上。铜箔线路层的第一表面切齐于增层结构层的第二表面。提供第二载板于增层结构层相对于第二表面的第三表面上。移除第一载板于提供第二载板之后，以暴露出铜箔线路层的第一表面与增层结构层的第二表面。配置至少一电子元件于铜箔线路层的第一表面上。形成封装胶体，以覆盖电子元件与增层结构层。移除第二载板，而暴露出增层结构层的第三表面。
15.在根据本发明的实施例的封装结构的制作方法中，第一载板包括基材、离型膜以及黏着层。离型膜配置于基材上。黏着层配置于离型膜上，且位于离型膜与铜箔层之间。
16.在根据本发明的实施例的封装结构的制作方法中，于形成增层结构层之后，且于提供第二载板之前，还包括：形成表面处理层于增层结构层的第三表面上。
17.在根据本发明的实施例的封装结构的制作方法中，于移除第一载板之后，且于配置电子元件于铜箔线路层的第一表面上之前，还包括：形成表面处理层于铜箔线路层的第一表面上。
18.在根据本发明的实施例的封装结构的制作方法中，增层结构层包括至少一绝缘层、至少一增层线路层与至少一导电孔。绝缘层覆盖铜箔线路层，增层线路层配置于绝缘层上，而导电孔贯穿绝缘层且电性连接增层线路层与铜箔线路层。
19.在根据本发明的实施例的封装结构的制作方法中，电子元件包括至少一微型发光二极管、至少一电阻、至少一电容、至少一驱动积体电路(ic)、至少一应用程式处理器(application processor,ap)、至少一记忆体(memory)或至少一高效能运算(high performance computing,hpc)芯片。
20.根据本发明的实施例，封装结构包括铜箔线路层、增层结构层、至少一电子元件以及封装胶体。增层结构层配置于铜箔线路层上，其中铜箔线路层的第一表面切齐于增层结构层的第二表面。电子元件配置于增层结构层上。封装胶体覆盖电子元件及增层结构层。
21.在根据本发明的实施例的封装结构中，封装结构还包括黏着层、第一表面处理层以及第二表面处理层。黏着层配置于增层结构层的第二表面上，且暴露出部分铜箔线路层。第一表面处理层配置于增层结构层相对于第二表面的第三表面上。电子元件直接接触第一表面处理层。第二表面处理层配置于黏着层所暴露出的铜箔线路层上。
22.在根据本发明的实施例的封装结构中，封装结构还包括第一表面处理层以及第二表面处理层。第一表面处理层配置于增层结构层相对于第二表面的第三表面上，其中电子
元件直接接触第一表面处理层。第二表面处理层配置于铜箔线路层的第一表面上。
23.在根据本发明的实施例的封装结构中，封装结构还包括第一表面处理层以及第二表面处理层。第一表面处理层配置于于铜箔线路层的第一表面上，其中电子元件直接接触第一表面处理层。第二表面处理层配置于增层结构层相对于第二表面的第三表面上。
24.在根据本发明的实施例的封装结构中，增层结构层包括至少一绝缘层、至少一增层线路层与至少一导电孔。绝缘层覆盖铜箔线路层，增层线路层配置于绝缘层上，而导电孔贯穿绝缘层且电性连接增层线路层与铜箔线路层。
25.在根据本发明的实施例的封装结构中，电子元件于增层结构层上的正投影不重叠于导电孔。
26.基于上述，在本发明的封装结构的制作方法中，是先压合铜箔层于载板上，接着，对铜箔层进行减成法程序而于载板上形成铜箔线路层，之后，在于此铜箔线路层上形成增层结构层。通过铜箔线路层的设置及制作，来控制增层线路层的平整性，进而得到后续共平面性的组装接垫，可提高后续电子元件与增层结构层对接时的良率。如此一来，本发明的封装结构可具有较佳的结构可靠度。此外，减成法程序的步骤少，有利于降低生产成本与简化制程步骤，并可达到铜箔线路层的表面共平面性小于2微米以下的优势。
附图说明
27.图1a至图1g是依照本发明的一实施例的一种封装结构的制作方法的剖面示意图；
28.图2是依照本发明的一实施例的一种封装结构的剖面示意图；
29.图3a至图3d是依照本发明的另一实施例的一种封装结构的制作方法的局部步骤的剖面示意图。
30.附图标记说明
31.10、20:载板；
32.11:表面；
33.12:基材；
34.14:离型膜；
35.16:黏着层；
36.100a、100b、100c:封装结构；
37.110a:铜箔层；
38.110:铜箔线路层；
39.111:第一表面；
40.120:增层结构层；
41.121:第二表面；
42.122、124:增层线路层；
43.125:绝缘层；
44.123:第三表面；
45.126、128:导电孔；
46.130、150a、150b、160、165:表面处理层；
47.140:封装胶体；
48.145:黏着层；
49.147:开口；
50.e1、e2、e3:电子元件。
具体实施方式
51.现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
52.图1a至图1g是依照本发明的一实施例的一种封装结构的制作方法的剖面示意图。关于本实施例的封装结构的制作方法，首先，请参考图1a，提供载板10，其中载板10具有表面11。详细来说，本实施例的载板10包括基材12、离型膜14以及黏着层16。离型膜14配置于基材12上，而黏着层16配置于离型膜14上，其中离型膜14位于基材12与黏着层16之间。此处，载板10例如是玻璃基板、玻纤(fr4)基板bt树脂基板或陶瓷基板或。黏着层16包括表面11，且黏着层16的材质例如是abf(ajinomoto build-up film)树脂、聚乙酰胺(polyimide)或环氧树脂(epoxy)，但不以此为限。
53.接着，请再参考图1a，压合铜箔层110a于载板10的表面11上，其中黏着层16位于离型膜14与铜箔层110a之间。也就是说，本实施例是通过黏着层16将铜箔层110a黏附于载板10上。
54.接着，请参考图1b，对铜箔层110a进行减成法程序，而形成铜箔线路层110于载板10上。此时，铜箔线路层110暴露出载板10的部分表面11。减成法程序是在覆铜箔层压板表面上，有选择性除去部分铜箔来获得导电线路图形的方法。
55.接着，请参考图1c，形成增层结构层120于铜箔线路层110与载板10的表面11上。详细来说，增层结构层120包括至少一绝缘层(示意地示出两层绝缘层125)、至少一增层线路层(示意地示出二层增层线路层122、124)与至少一导电孔(示意地示出多个导电孔126、128)。绝缘层125覆盖铜箔线路层110，而增层线路层124配置于绝缘层125上。导电孔126、128贯穿绝缘层125，且导电孔126电性连接增层线路层122与铜箔线路层110，而导电孔126电性连接增层线路层122与增层线路层124。特别是，铜箔线路层110的第一表面111切齐于增层结构层120的第二表面121。此处，绝缘层125例如味之素堆积薄膜(ajinomoto build-up film,abf)树脂、聚乙酰胺(polyimide)或环氧树脂(epoxy)，但不以此为限。
56.接着，请再参考图1c，形成表面处理层130于增层结构层120相对于第二表面121的第三表面123上，以保护增层线路层124，避免产生氧化。此处，表面处理层130的材质例如是镍层、金层、银层或镍钯金层，但并不以此为限。
57.接着，请参考图1d，配置至少一电子元件(示意地示出三个电子元件e1、e2、e3)于增层结构层120上，其中电子元件e1、e2、e3直接接触表面处理层130。配置电子元件e1、e2、e3的方式是通过巨量转移的方式，让电子元件e1、e2、e3接合于增层结构层120的增层线路层124上。此处，电子元件e1、e2、e3分别例如是微型发光二极管，但不以此为限。于其他实施例中，电子元件e1、e2、e3亦可分别为电阻、电容、驱动积体电路(ic)、应用程式处理器(ap)、记忆体(memory)或高效能运算(hpc)芯片，但不以此为限。
58.紧接着，请再参考图1d，形成封装胶体140，以覆盖电子元件e1、e2、e3、增层结构层120以及表面处理层130。
59.接着，请参考图1e，进行激光移除程序，以移除基材12，而暴露出离型膜14。接着，请同时参考图1e与图1f，剥离离型膜14，而暴露出黏着层16。之后，请参考图1g，进行激光钻孔程序，以移除部分黏着层16，而形成具有开口147的黏着层145，且开口147暴露出铜箔线路层110的部分第一表面111。
60.最后，请再参考图1g，形成表面处理层150a于黏着层145所暴露出的铜箔线路层110的第一表面111上，以保护被开口147所暴露出的铜箔线路层110，避免产生氧化。此处，表面处理层150a的材质例如是镍层、金层、银层或镍钯金层，但并不以此为限。至此，已完成封装结构100a的制作。
61.在结构上，请再参考图1g，封装结构100a包括铜箔线路层110、增层结构层120、电子元件e1、e2、e3以及封装胶体140。增层结构层120配置于铜箔线路层110上，其中铜箔线路层110的第一表面111切齐于增层结构层120的第二表面121。电子元件e1、e2、e3配置于增层结构层120上，而封装胶体140覆盖电子元件e1、e2、e3及增层结构层120。增层结构层120包括绝缘层125、增层线路层122、124与导电孔126、128。绝缘层125覆盖铜箔线路层110，增层线路层124配置于绝缘层125上，而导电孔126、128贯穿绝缘层124且电性连接增层线路层122、124与铜箔线路层110。
62.此外，本实施例的封装结构100a还包括黏着层145、表面处理层130以及表面处理层150a。黏着层145配置于增层结构层120的第二表面121上，且暴露出部分铜箔线路层110。表面处理层130配置于增层结构层120相对于第二表面121的第三表面123上，且电子元件e1、e2、e3直接接触表面处理层130。表面处理层150a配置于黏着层145所暴露出的铜箔线路层110上。此处，表面处理层130、150a可用以保护增层线路层124及铜箔线路层110，以避免产生氧化，其中表面处理层130、150a的材质例如是镍层、金层、银层或镍钯金层，但并不以此为限。
63.简言之，由于本实施例通过压合铜箔层110a及减成法程序来取代现有重配置线路层中电镀铜以半加成法(semi-additive process,spa)或改良型半加成法(modified semi-additive process,msap)的形成方式，因此可增加线路制作时铜厚均匀性，且因减成法制程步骤较少，相对有较低的成本且可简化制作流程，并可达到铜箔线路层110平坦度良好(小于2微米)的能力。此外，通过此铜箔线路层110的设置及制作，可控制后续形成于其上的增层结构层120的平整性，进而得到后续共平面性的组装接垫，可提高后续电子元件e1、e2、e3与增层结构层120对接时的良率。如此一来，本实施例的封装结构100a可具有较佳的结构可靠度。
64.在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
65.图2是依照本发明的一实施例的一种封装结构的剖面示意图。请同时参考图1g与图2，本实施例的封装结构与上述的封装结构相似，两者的差异在于：本实施例无黏着层145，且为了具有较佳地共平面性，本实施例的电子元件e1、e2、e3于增层结构层120上的正投影不重叠于导电孔126、128。详细来说，表面处理层150b是配置于铜箔线路层110的第一表面111上，且完全覆盖全部的第一表面111。在制程上，请同时参考图1f与图2，于剥离离型膜14而暴露出黏着层16之后，进行蚀刻程序，以移除黏着层16，而暴露出铜箔线路层110的
第一表面111。此处，蚀刻程序例如是化学蚀刻法或电浆蚀刻法。至此，已完全移除载板10，而暴露出铜箔线路层110的全部第一表面111。之后，请再参考图2，形成表面处理层150b于铜箔线路层110的第一表面111上。至此，已完成封装结构100b的制作。
66.图3a至图3d是依照本发明的另一实施例的一种封装结构的制作方法的局部步骤的剖面示意图。请同时参考图1c与图3a，本实施例的封装结构的制作方法与上述的封装结构的制作方法相似，两者的差异在于：在本实施例中，于形成表面处理层160于增层结构层120相对于第二表面121的第三表面123上之后，提供载板20于位于增层结构层120的第三表面123上的表面处理层160上。
67.接着，请再同时参考图3a与图3b，移除载板10于提供载板20之后，并转板使载板20承载铜箔线路层110及增层结构层120，以暴露出铜箔线路层110的第一表面111与增层结构层120的第二表面121。
68.接着，请再参考图3b，形成表面处理层165于铜箔线路层110的第一表面111上，以避免产生氧化，其中表面处理层165的材质例如是镍层、金层、银层或镍钯金层，但并不以此为限。
69.之后，请参考图3c，配置电子元件e1、e2、e3于铜箔线路层110的第一表面111上。紧接着，形成封装胶体140，以覆盖电子元件e1、e2、e3、增层结构层120以及表面处理层165。
70.最后，请参考图3d，移除载板20，而暴露出位于增层结构层120的第三表面123上的表面处理层160。此时，增层结构层120的增层线路层124突出于绝缘层125，且增层线路层124上形成有表面处理层160。至此，已完成封装结构100c的制作。
71.综上所述，在本发明的封装结构的制作方法中，是先压合铜箔层于载板上，接着，对铜箔层进行减成法程序而于载板上形成铜箔线路层，之后，在于此铜箔线路层上形成增层结构层。通过铜箔线路层的设置及制作，来控制增层线路层的平整性，进而得到后续共平面性的组装接垫，可提高后续电子元件与增层结构层对接时的良率。如此一来，本发明的封装结构可具有较佳的结构可靠度。此外，减成法程序的步骤少，有利于降低生产成本与简化制程步骤，并可达到铜箔线路层的表面共平面性小于2微米以下的优势。
72.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。