半导体器件及其形成方法与流程

1.本技术的实施例涉及半导体器件及其形成方法。


背景技术：

2.半导体器件用于各种电子应用中，诸如例如，个人计算机、手机、数码相机和其它电子设备。半导体器件通常通过在半导体衬底上方依次沉积绝缘层或介电层、导电层和半导体材料层并且使用光刻图案化各个材料层以在其上形成电路组件和元件来制造。
3.半导体工业通过不断减小最小部件尺寸来不断提高各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定区域中。但是，随着最小部件尺寸的减小，出现了应解决的额外的问题。


技术实现要素：

4.本技术的一些实施例提供了一种半导体器件，包括：第一晶体管结构；前侧互连结构，位于所述第一晶体管结构的前侧上；以及背侧互连结构，位于所述第一晶体管结构的背侧上，所述背侧互连结构包括：第一介电层，位于所述第一晶体管结构的所述背侧上；第一通孔，延伸穿过所述第一介电层，所述第一通孔电耦接至所述第一晶体管结构的源极/漏极区域；第一导线，电耦接至所述第一通孔；以及空气间隔件，在平行于所述第一介电层的背侧的方向上与所述第一导线相邻。
5.本技术的另一些实施例提供了一种半导体器件，包括：晶体管结构；前侧互连结构，位于所述晶体管结构的前侧上；以及背侧互连结构，位于所述晶体管结构的背侧上，所述背侧互连结构包括：导线，通过背侧通孔电耦接至所述晶体管结构的源极/漏极区域；第一介电层，接触所述导线的侧面；以及气隙，与所述第一介电层相邻，其中，所述第一介电层的侧面限定所述气隙的第一边界。
6.本技术的又一些实施例提供了一种形成半导体器件的方法，包括：在第一衬底上形成第一晶体管；暴露第一外延材料，其中，暴露所述第一外延材料包括减薄所述第一衬底的背侧；用背侧通孔代替所述第一外延材料，所述背侧通孔电耦接至所述第一晶体管的源极/漏极区域；在所述背侧通孔上方形成导线，所述导线电耦接至所述背侧通孔；形成与所述导线相邻的伪间隔件；蚀刻所述伪间隔件以形成第一凹槽；以及密封所述第一凹槽以形成空气间隔件。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任何地增大或减小。
8.图1示出了根据一些实施例的三维视图中的纳米结构场效应晶体管(纳米fet)的实例。
9.图2、图3、图4、图5、图6a、图6b、图6c、图7a、图7b、图7c、图8a、图8b、图8c、图9a、图9b、图9c、图10a、图10b、图10c、图11a、图11b、图11c、图11d、图12a、图12b、图12c、图12d、图12e、图13a、图13b、图13c、图14a、图14b、图14c、图15a、图15b、图15c、图16a、图16b、图16c、图17a、图17b、图17c、图18a、图18b、图18c、图19a、图19b、图19c、图20a、图20b、图20c、图20d、图21a、图21b、图21c、图22a、图22b、图22c、图23a、图23b、图23c、图24a、图24b、图24c、图25a、图25b、图25c、图26a、图26b、图26c、图26d、图27a、图27b、图27c、图28a、图28b、图28c、图29a、图29b、图29c、图30a、图30b、图30c、图31a、图31b、图31c、图32a、图32b、图32c、图33a、图33b、图33c、图34a、图34b、图34c、图35a、图35b、图35c、图36a、图36b、图36c、图37a、图37b、图37c、图38a、图38b、图38c、图39a、图39b、图39c、图40a、图40b和图40c是根据一些实施例的在纳米fet的制造中的中间阶段的截面图。
具体实施方式
10.以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
11.而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
12.各个实施例提供了包括形成在背侧互连结构中的空气间隔件的半导体器件及其形成方法。空气间隔件可以形成为与背侧互连结构中的导线相邻，其用于电源线、电接地线等布线。空气间隔件可以在导线之间提供改善的隔离，这减少了电容耦接，并且允许使用增大的器件速度。空气间隔件可以通过在导线上方沉积牺牲介电层；去除牺牲介电层以形成凹槽；以及用额外的介电层密封凹槽形成。
13.在包括纳米fet的管芯的背景下描述本文讨论的一些实施例。但是，各个实施例可以应用于代替或与纳米fet结合的包括其它类型的晶体管(例如，鳍式场效应晶体管(finfet)、平面晶体管等)的管芯。
14.图1示出了根据一些实施例的三维视图中的纳米fet(例如，纳米线fet、纳米片fet等)的实例。纳米fet包括位于衬底50(例如，半导体衬底)上的鳍66上方的纳米结构55(例如，纳米片、纳米线等)，其中纳米结构55用作用于纳米fet的沟道区域。纳米结构55可以包括p型纳米结构、n型纳米结构或它们的组合。浅沟槽隔离(sti)区域68设置在可以在相邻的sti区域68之上突出并且从相邻的sti区域68之间突出的相邻的鳍66之间。虽然sti区域68描述/示出为与衬底50分隔开，但是如本文所使用的，术语“衬底”可以单独指半导体衬底或半导体衬底和sti区域的组合。此外，虽然鳍66的底部与衬底50一样示出为单一、连续材料，
但是鳍66和/或衬底50的底部可以包括单一材料或多种材料。在该背景下，鳍66指在相邻的sti区域68之间延伸的部分。
15.栅极介电层100位于鳍66的顶面上方并且沿纳米结构55的顶面、侧壁和底面。栅电极102位于栅极介电层100上方。外延源极/漏极区域92设置在栅极介电层100和栅电极102的相对侧上的鳍66上。
16.图1还示出了在随后的图中使用的参考截面。截面a
‑
a’沿栅电极102的纵轴，并且在例如垂直于纳米fet的外延源极/漏极区域92之间的电流方向的方向上。截面b
‑
b’平行于截面a
‑
a’，并且延伸通过多个纳米fet的外延源极/漏极区域92。截面c
‑
c’垂直于截面a
‑
a’，并且平行于纳米fet的鳍66的纵轴，并且在例如纳米fet的外延源极/漏极区域92之间的电流方向上。为了清楚，随后附图参考这些参考截面。
17.在使用后栅极工艺形成的纳米fet的背景下讨论本文讨论的一些实施例。在其它实施例中，可以使用先栅极工艺。而且，一些实施例考虑了在诸如平面fet的平面器件中或在鳍式场效应晶体管(finfet)中使用的方面。
18.图2至图39c是根据一些实施例的在纳米fet的制造中的中间阶段的截面图。图2至图5、图6a、图7a、图8a、图9a、图10a、图11a、图12a、图13a、图14a、图15a、图16a、图17a、图18a、图19a、图20a、图21a、图22a、图23a、图24a、图25a、图26a、图27a、图28a、图29a、图30a、图31a、图32a、图33a、图34a、图35a、图36a、图37a、图38a和图39a示出了图1中所示的参考截面a
‑
a’。图6b、图7b、图8b、图9b、图10b、图11b、图12b、图12d、图13b、图14b、图15b、图16b、图17b、图18b、图19b、图20b、图21b、图22b、图23b、图24b、图25b、图26b、图27b、图28b、图29b、图30b、图31b、图32b、图33b、图34b、图35b、图36b、图37b、图38b和图39b示出了图1中所示的参考截面b
‑
b’。图7c、图8c、图9c、图10c、图11c、图11d、图12c、图12e、图13c、图14c、图15c、图16c、图17c、图18c、图19c、图20c、图20d、图21c、图22c、图23c、图24c、图25c、图26c、图26d、图27c、图28c、图29c、图30c、图31c、图32c、图33c、图34c、图35c、图36c、图37c、图38c和图39c示出了图1中所示的参考截面c
‑
c’。
19.在图2中，提供了衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(soi)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，soi衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(box)层、氧化硅层等。在通常为硅或玻璃衬底的衬底上提供绝缘层。也可以使用其它衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。
20.衬底50具有n型区域50n和p型区域50p。n型区域50n可以用于形成诸如nmos晶体管的n型器件，例如，n型纳米fet，并且p型区域50p可以用于形成诸如pmos晶体管的p型器件，例如，p型纳米fet。n型区域50n可以与p型区域50p物理分隔开(如由分隔器20所示)，并且任何数量的器件部件(例如，其它有源器件、掺杂区域、隔离结构等)可以设置在n型区域50n和p型区域50p之间。虽然示出了一个n型区域50n和一个p型区域50p，但是可以提供任何数量的n型区域50n和p型区域50p。
21.进一步在图2中，在衬底50上方形成多层堆叠件64。多层堆叠件64包括第一半导体层51a
‑
51c(统称为第一半导体层51)和第二半导体层53a
‑
53c(统称为第二半导体层53)的
交替层。为了说明目的，并且如下面更详细讨论，将去除第一半导体层51并且将图案化第二半导体层53以在n型区域50n和p型区域50p中形成纳米fet的沟道区域。但是，在一些实施例中，可以去除第一半导体层51并且可以图案化第二半导体层53以在n型区域50n中形成纳米fet的沟道区域，并且可以去除第二半导体层53并且可以图案化第一半导体层51以在p型区域50p中形成纳米fet的沟道区域。在一些实施例中，可以去除第二半导体层53并且可以图案化第一半导体层51以在n型区域50n中形成纳米fet的沟道区域，并且可以去除第一半导体层51并且可以图案化第二半导体层53以在p型区域50p中形成纳米fet的沟道区域。在一些实施例中，可以去除第二半导体层53并且可以图案化第一半导体层51以在n型区域50n和p型区域50p中形成纳米fet的沟道区域。
22.为了说明目的，多层堆叠件64示出为包括第一半导体层51和第二半导体层53的每个的三层。在一些实施例中，多层堆叠件64可以包括任何数量的第一半导体层51和第二半导体层53。可以使用诸如化学汽相沉积(cvd)、原子层沉积(ald)、汽相外延(vpe)、分子束外延(mbe)等工艺外延生长多层堆叠件64的每层。在各个实施例中，第一半导体层51可以由适合于p型纳米fet的第一半导体材料(诸如硅锗等)形成，并且第二半导体层53可以由适合于n型纳米fet的第二半导体材料(诸如硅、硅碳等)形成。为了说明目的，多层堆叠件64示出为具有适合于p型纳米fet的最底部半导体层。在一些实施例中，多层堆叠件64可以形成为使得最底层是适合于n型纳米fet的半导体层。
23.第一半导体材料和第二半导体材料可以是彼此具有高蚀刻选择性的材料。因此，可以在不显著去除第二半导体材料的第二半导体层53的情况下去除第一半导体材料的第一半导体层51，从而允许图案化第二半导体层53以形成纳米fet的沟道区域。类似地，在去除第二半导体层53并且图案化第一半导体层51以形成沟道区域的实施例中，可以在不显著去除第一半导体材料的第一半导体层51的情况下去除第二半导体材料的第二半导体层53，从而允许图案化第一半导体层51以形成纳米fet的沟道区域。
24.现在参考图3，根据一些实施例，在衬底50中形成鳍66，并且在多层堆叠件64中形成纳米结构55。在一些实施例中，可以通过在多层堆叠件64和衬底50中蚀刻沟槽分别在多层堆叠件64和衬底50中形成纳米结构55和鳍66。蚀刻可以是任何可接受的蚀刻工艺，诸如反应性离子蚀刻(rie)、中性束蚀刻(nbe)等或它们的组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠件64形成纳米结构55可以进一步从第一半导体层51限定第一纳米结构52a
‑
52c(统称为第一纳米结构52)，并且从第二半导体层53限定第二纳米结构54a
‑
54c(统称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可以统称为纳米结构55。
25.可以通过任何合适的方法图案化鳍66和纳米结构55。例如，可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺图案化鳍66和纳米结构55。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许产生例如间距小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后剩余的间隔件可以用于图案化鳍66。
26.为了说明目的，图3将n型区域50n和p型区域50p中的鳍66示出为具有基本相等的宽度。在一些实施例中，n型区域50n中的鳍66的宽度可以大于或薄于p型区域50p中的鳍66的宽度。此外，虽然鳍66和纳米结构55的每个示出为自始至终具有一致的宽度，但是在其它
实施例中，鳍66和/或纳米结构55可以具有锥形侧壁，从而使得鳍66和/或纳米结构55的每个的宽度在朝着衬底50的方向上连续增大。在这样的实施例中，纳米结构55的每个可以具有不同的宽度并且在形状上是梯形的。
27.在图4中，浅沟槽隔离(sti)区域68形成为与鳍66相邻。sti区域68可以通过在衬底50、鳍66和纳米结构55上方以及相邻鳍66之间沉积绝缘材料形成。绝缘材料可以是诸如氧化硅的氧化物、氮化物等或它们的组合，并且可以通过高密度等离子体cvd(hdp
‑
cvd)、可流动cvd(fcvd)等或它们的组合形成。可以使用通过任何可接受的工艺形成的其它绝缘材料。在所示的实施例中，绝缘材料是通过fcvd工艺形成的氧化硅。一旦形成绝缘材料，则可以实施退火工艺。在实施例中，绝缘材料形成为使得过量绝缘材料覆盖纳米结构55。虽然绝缘材料示出为单层，但是一些实施例可以利用多层。例如，在一些实施例中，可以首先沿衬底50、鳍66和纳米结构55的表面形成衬垫(未单独示出)。此后，可以在衬垫上方形成诸如以上讨论的那些填充材料。
28.然后，对绝缘材料施加去除工艺以去除纳米结构55上方的过量绝缘材料。在一些实施例中，可以利用诸如化学机械抛光(cmp)的平坦化工艺、回蚀工艺、它们的组合等。平坦化工艺暴露纳米结构55，从而使得在平坦化工艺完成之后，纳米结构55和绝缘材料的顶面齐平。
29.然后使绝缘材料凹进以形成sti区域68。使绝缘材料凹进，从而使得n型区域50n和p型区域50p中的鳍66的上部从相邻的sti区域68之间突出。此外，sti区域68的顶面可以具有如所示的平坦表面、凸表面、凹表面(诸如凹槽)或它们的组合。sti区域68的顶面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺使sti区域68凹进，诸如对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍66和纳米结构55的材料更快的速率蚀刻绝缘材料的材料)。例如，可以使用使用例如稀氢氟(dhf)酸的氧化物去除。
30.以上关于图2至图4描述的工艺仅仅是可以如何形成鳍66和纳米结构55的一个实例。在一些实施例中，可以使用掩模和外延生长工艺形成鳍66和/或纳米结构55。例如，可以在衬底50的顶面上方形成介电层，并且可以穿过介电层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使介电层凹进，从而使得外延结构从介电层突出以形成鳍66和/或纳米结构55。外延结构可以包括以上讨论的交替的半导体材料，诸如第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例中，可以在生长期间原位掺杂外延生长的材料，这可以消除之前和/或随后的注入，但是可以一起使用原位和注入掺杂。
31.此外，仅为了说明目的，第一半导体层51(和所得的第一纳米结构52)和第二半导体层53(和所得的第二纳米结构54)在本文中示出并且讨论为在p型区域50p和n型区域50n中包括相同的材料。因此，在一些实施例中，第一半导体层51和第二半导体层53中的一个或两个可以是不同的材料，或可以以不同的顺序在p型区域50p和n型区域50n中形成。
32.进一步在图4中，可以在鳍66、纳米结构55和/或sti区域68中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，可以使用光刻胶或其它掩模(未单独示出)实现用于n型区域50n和p型区域50p的不同注入步骤。例如，可以在n型区域50n和p型区域50p中的鳍66和sti区域68上方形成光刻胶。图案化光刻胶以暴露p型区域50p。可以通过使用旋涂技术形成并且可以使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，则在p型区域
50p中实施n型杂质注入，并且光刻胶可以用作掩模以基本防止n型杂质被注入至n型区域50n中。n型杂质可以是在区域中注入的在约10
13
原子/cm3至约10
14
原子/cm3的范围内的浓度的磷、砷、锑等。在注入之后，诸如通过可接受的灰化工艺去除光刻胶。
33.在注入p型区域50p之后或之前，在p型区域50p和n型区域50n中的鳍66、纳米结构55和sti区域68上方形成光刻胶或其它掩模(未单独示出)。图案化光刻胶以暴露n型区域50n。可以通过使用旋涂技术形成并且可以使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，则可以在n型区域50n中实施p型杂质注入，并且光刻胶可以用作掩模以基本防止p型杂质注入至p型区域50p中。p型杂质可以是在区域中注入的在约10
13
原子/cm3至约10
14
原子/cm3的范围内的浓度的硼、氟化硼、铟等。在注入之后，可以诸如通过可接受的灰化工艺去除光刻胶。
34.在n型区域50n和p型区域50p的注入之后，可以实施退火以修复注入损伤并且激活注入的p型和/或n型杂质。在一些实施例中，可以在生长期间原位掺杂外延鳍的生长材料，这可以消除注入，但是可以一起使用原位和注入掺杂。
35.在图5中，在鳍66和/或纳米结构55上形成伪介电层70。伪介电层70可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术沉积或热生长。在伪介电层70上方形成伪栅极层72，并且在伪栅极层72上方形成掩模层74。可以在伪介电层70上方沉积并且然后诸如通过cmp平坦化伪栅极层72。可以在伪栅极层72上方沉积掩模层74。伪栅极层72可以是导电材料或非导电材料，并且可以选自包括非晶硅、多晶硅(poly硅)、多晶硅锗(poly
‑
sige)、金属氮化物、金属硅化物、金属氧化物和金属的组。可以通过物理汽相沉积(pvd)、cvd、溅射沉积或用于沉积所选材料的其它技术沉积伪栅极层72。伪栅极层72可以由从蚀刻隔离区域起具有高蚀刻选择性的其它材料制成。掩模层74可以包括例如氮化硅、氮氧化硅等。在该实例中，横跨n型区域50n和p型区域50p形成单个伪栅极层72和单个掩模层74。应该指出，仅为了说明目的，伪介电层70示出为仅覆盖鳍66和纳米结构55。在一些实施例中，伪介电层70可以沉积为使得伪介电层70覆盖sti区域68，从而使得伪介电层70在伪栅极层72和sti区域68之间延伸。
36.图6a至图18c示出了在制造实施例器件中的各个额外的步骤。图6a至图18c示出了n型区域50n或p型区域50p任何一个中的部件。在图6a至图6c中，可以使用可接受的光刻和蚀刻技术图案化掩模层74(见图5)以形成掩模78。然后可以将掩模78的图案转移至伪栅极层72和伪介电层70，以分别形成伪栅极76和伪栅极电介质71。伪栅极76覆盖鳍66的相应沟道区域。掩模78的图案可以用于将伪栅极76的每个与相邻的伪栅极76物理分隔开。伪栅极76也可以具有基本垂直于相应鳍66的长度方向的长度方向。
37.在图7a至图7c中，在图6a至图6c所示的结构上方形成第一间隔件层80和第二间隔件层82。随后将图案化第一间隔件层80和第二间隔件层82以用作用于形成自对准源极/漏极区域的间隔件。在图7a至图7c中，在sti区域68的顶面上形成第一间隔件层80；在鳍66、纳米结构55和掩模78的顶面和侧壁上形成第一间隔件层80；并且在伪栅极76和伪栅极电介质71的侧壁上形成第一间隔件层80。在第一间隔件层80上方沉积第二间隔件层82。第一间隔件层80可以使用诸如热氧化的技术由氧化硅、氮化硅、氮氧化硅等形成，或可以通过cvd、ald等沉积。第二间隔件层82可以由具有与第一间隔件层80的材料不同的蚀刻速率的材料形成，诸如氧化硅、氮化硅、氮氧化硅等，并且可以通过cvd、ald等沉积。
38.在形成第一间隔件层80之后并且在形成第二间隔件层82之前，可以实施用于轻掺杂的源极/漏极(ldd)区域(未单独示出)的注入。在具有不同器件类型的实施例中，类似于以上在图4中讨论的注入，可以在n型区域50n上方形成诸如光刻胶的掩模，同时暴露p型区域50p，并且可以将适当类型(例如，p型)的杂质注入至p型区域50p中的暴露的鳍66和纳米结构55中。然后可以去除掩模。随后，可以在p型区域50p上方形成诸如光刻胶的掩模，同时暴露n型区域50n，并且可以将适当类型的杂质(例如，n型)注入至n型区域50n中的暴露的鳍66和纳米结构55中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂的源极/漏极区域可以具有在从约1x10
15
原子/cm3至约1x10
19
原子/cm3的范围内的杂质浓度。退火可以用于修复注入损坏并且激活注入的杂质。
39.在图8a至图8c中，蚀刻第一间隔件层80和第二间隔件层82以形成第一间隔件81和第二间隔件83。如将在下面更详细讨论的，第一间隔件81和第二间隔件83用于自对准随后形成的源极/漏极区域，以及在随后处理期间保护鳍66和/或纳米结构55的侧壁。可以使用诸如各向同性蚀刻工艺(例如，湿蚀刻工艺)、各向异性蚀刻工艺(例如，干蚀刻工艺)等的合适的蚀刻工艺蚀刻第一间隔件层80和第二间隔件层82。在一些实施例中，第二间隔件层82的材料具有与第一间隔件层80的材料不同的蚀刻速率，从而使得第一间隔件层80可以在图案化第二间隔件层82时用作蚀刻停止层，并且从而使得第二间隔件层82可以在图案化第一间隔件层80时用作掩模。例如，可以使用各向异性蚀刻工艺蚀刻第二间隔件层82，其中第一间隔件层80用作蚀刻停止层，其中第二间隔件层82的剩余部分形成如图8b所示的第二间隔件层83。此后，第二间隔件83在蚀刻第一间隔件层80的暴露部分的同时用作掩模，从而形成如图8b和图8c所示的第一间隔件81。
40.如图8b所示，第一间隔件81和第二间隔件83设置在鳍66和/或纳米结构55的侧壁上。如图8c所示，在一些实施例中，可以从与掩模78、伪栅极76和伪栅极电介质71相邻的第一间隔件层80上方去除第二间隔件层82，并且第一间隔件81设置在掩模78、伪栅极76和伪栅极电介质60的侧壁上。在其它实施例中，第二间隔件层82的部分可以保留在与掩模78、伪栅极76和伪栅极电介质71相邻的第一间隔件层80上方。
41.应该指出，以上公开总体上描述了形成间隔件和ldd区域的工艺。可以使用其它工艺和顺序。例如，可以利用更少或额外的间隔件，可以利用不同顺序的步骤(例如，可以在沉积第二间隔件层82之前图案化第一间隔件81)，可以形成和去除额外的间隔件等等。此外，n型和p型器件可以使用不同的结构和步骤形成。
42.在图9a至图9c中，根据一些实施例，在鳍66、纳米结构55和衬底50中形成第一凹槽86和第二凹槽87。随后将在第一凹槽86中形成外延源极/漏极区域，并且随后将在第二凹槽87中形成第一外延材料和外延源极/漏极区域。第一凹槽86和第二凹槽87可以延伸穿过第一纳米结构52和第二纳米结构54，并且延伸至衬底50中。如图9b所示，sti区域58的顶面可以与第一凹槽86的底面齐平。在各个实施例中，可以蚀刻鳍66，从而使得第一凹槽86的底面设置在sti区域68等的顶面下方。第二凹槽87的底面可以设置在第一凹槽86的底面和sti区域68的顶面下方。第一凹槽86和第二凹槽87可以通过使用诸如rie、nbe等的各向异性蚀刻工艺蚀刻鳍66、纳米结构55和衬底50形成。在用于形成第一凹槽86和第二凹槽87的蚀刻工艺期间，第一间隔件81、第二间隔件83和掩模78掩蔽鳍66、纳米结构55和衬底50的部分。单
个蚀刻工艺或多个蚀刻工艺可以用于蚀刻纳米结构55和/或鳍66的每层。在第一凹槽86和第二凹槽87达到期望的深度之后，定时蚀刻工艺可以用于停止蚀刻。可以通过用于蚀刻第一凹槽86的相同工艺以及在蚀刻第一凹槽86之前或之后的额外蚀刻工艺蚀刻第二凹槽87。在一些实施例中，可以在实施用于第二凹槽87的额外蚀刻工艺的同时，掩蔽对应于第一凹槽86的区域。
43.在图10a至图10c中，蚀刻由第一凹槽86和第二凹槽87暴露的由第一半导体材料(例如，第一纳米结构52)形成的多层堆叠件64的层的侧壁的部分，以形成侧壁凹槽88。虽然与侧壁凹槽88相邻的第一纳米结构52的侧壁在图10c中示出为笔直的，但是侧壁可以是凹的或凸的。可以使用诸如湿蚀刻等的各向同性蚀刻工艺蚀刻侧壁。在第一纳米结构52包括例如sige并且第二纳米结构54包括例如si或sic的实施例中，具有四甲基氢氧化铵(tmah)、氢氧化铵(nh4oh)等的干蚀刻工艺可以用于蚀刻第一纳米结构52的侧壁。
44.在图11a至图11d中，在侧壁凹槽88中形成第一内部间隔件90。第一内部间隔件层90可以通过在图10a至图10c所示的结构上方沉积内部间隔件层(未单独示出)形成。第一内部间隔件90用作随后形成的源极/漏极区域和栅极结构之间的隔离部件。如将在下面更详细讨论的，将在第一凹槽86和第二凹槽87中形成源极/漏极区域和外延材料，同时第一纳米结构52将被对应的栅极结构代替。
45.可以通过诸如cvd、ald等的共形沉积工艺沉积内部间隔件层。内部间隔件层可以包括诸如氮化硅或氮氧化硅的材料，但是可以利用诸如具有小于约3.5的k值的任何低介电常数(低k)材料的任何合适的材料。然后可以各向异性蚀刻内部间隔件层以形成第一内部间隔件90。虽然第一内部间隔件90的外侧壁示出为与第二纳米结构54的侧壁齐平，但是第一内部间隔件90的外侧壁可以延伸超过第二纳米结构54的侧壁或从第二纳米结构54的侧壁凹进。
46.此外，虽然在图11c中第一内部间隔件90的外侧壁示出为笔直的，但是第一内部间隔件90的外侧壁可以是凹的或凸的。作为实例，图11d示出了第一纳米结构52的侧壁是凹的，第一内部间隔件90的外侧壁是凹的并且第一内部间隔件90从第二纳米结构54的侧壁凹进的实施例。可以通过诸如rie、nbe等的各向异性蚀刻工艺蚀刻内部间隔件层。第一内部间隔件90可以用于防止通过随后的蚀刻工艺(诸如用于形成栅极结构的蚀刻工艺)对随后形成的源极/漏极区域(诸如下面关于图12a至图12e讨论的外延源极/漏极区域92)的损坏。
47.在图12a至图12e中，在第二凹槽87中形成第一外延材料91，并且在第一凹槽86和第二凹槽87中形成外延源极/漏极区域92。在一些实施例中，第一外延材料91可以是牺牲材料，其随后被去除以形成背侧通孔(诸如下面关于图26a至图26d讨论的背侧通孔130)。如图12b至图12e所示，第一外延材料91的顶面可以与第一凹槽86的底面齐平。但是，在一些实施例中，第一外延材料91的顶面可以设置在第一凹槽86的底面之上或下方。可以使用诸如化学汽相沉积(cvd)、原子层沉积(ald)、汽相外延(vpe)、分子束外延(mbe)等工艺在第二凹槽87中外延生长第一外延材料91。第一外延材料91可以包括任何可接受的材料，诸如硅锗等。第一外延材料91可以由对外延源极/漏极区域92、衬底50和介电层(诸如下面关于图24a至图24c讨论的sti区域68和第二介电层125)的材料具有高蚀刻选择性的材料形成。因此，可以在不显著去除外延源极/漏极区域92和介电层的情况下去除并且用背侧通孔代替第一外延材料91。
48.然后，在第一凹槽86中和第二凹槽87中的第一外延材料91上方形成外延源极/漏极区域92。在一些实施例中，外延源极/漏极区域92可以在第二纳米结构54上施加应力，从而改善性能。如图12c所示，在第一凹槽86和第二凹槽87中形成外延源极/漏极区域92，从而使得每个伪栅极76设置在外延源极/漏极区域92的相应相邻对之间。在一些实施例中，第一间隔件81用于将外延源极/漏极区域92与伪栅极76分隔开，并且第一内部间隔件90用于将外延源极/漏极区域92与纳米结构55分隔开适当的横向距离，使得外延源极/漏极区域92不会与所得纳米fet的随后形成的栅极短路。
49.n型区域50n(例如，nmos区域)中的外延源极/漏极区域92可以通过掩蔽p型区域50p(例如，pmos区域)形成。然后，在n型区域50n中的第一凹槽86和第二凹槽87中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括适合于n型纳米fet的任何可接受的材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区域92可以包括在第二纳米结构54上施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。外延源极/漏极区域92可以具有从纳米结构55的相应上表面凸起的表面，并且可以具有小平面。
50.p型区域50p(例如，pmos区域)中的外延源极/漏极区域92可以通过掩蔽n型区域50n(例如，nmos区域)形成。然后，在p型区域50p中的第一凹槽86和第二凹槽87中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括适合于p型纳米fet的任何可接受的材料。例如，如果第一纳米结构52是硅锗，则外延源极/漏极区域92可以包括在第一纳米结构52上施加压缩应变的材料，诸如硅锗、硼掺杂的硅锗、锗、锗锡等。外延源极/漏极区域92也可以具有从多层堆叠件56的相应表面凸起的表面，并且可以具有小平面。
51.可以用掺杂剂注入外延源极/漏极区域92、第一纳米结构52、第二纳米结构54和/或衬底50以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域工艺，随后是退火。源极/漏极区域可以具有在约1
×
10
19
原子/cm3至约1
×
10
21
原子/cm3之间的杂质浓度。用于源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，可以在生长期间原位掺杂外延源极/漏极区域92。
52.由于用于在n型区域50n和p型区域50p中形成外延源极/漏极区域92的外延工艺，外延源极/漏极区域92的上表面具有横向向外扩展超过纳米结构55的侧壁的小平面。在一些实施例中，这些小平面使得相同纳米fet的相邻外延源极/漏极区域92合并，如图12b所示。在其它实施例中，如图12d所示，在外延工艺完成之后，相邻的外延源极/漏极区域92保持分隔开。在图12b和图12d所示的实施例中，第一间隔件81可以形成sti区域68的顶面，从而阻止外延生长。在一些其它实施例中，第一间隔件81可以覆盖纳米结构55的侧壁的部分，从而进一步阻止外延生长。在一些其它实施例中，可以调整用于形成第一间隔件81的间隔件蚀刻以去除间隔件材料，以允许外延生长的区域延伸至sti区域58的表面。
53.外延源极/漏极区域92可以包括一个或多个半导体材料层。例如，外延源极/漏极区域92可以包括第一半导体材料层92a、第二半导体材料层92b和第三半导体材料层92c。任何数量的半导体材料层可以用于外延源极/漏极区域92。第一半导体材料层92a、第二半导体材料层92b和第三半导体材料层92c的每个可以由不同的半导体材料形成并且可以被掺杂至不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92a可以具有小于第二半导体材料层92b并且大于第三半导体材料层92c的掺杂剂浓度。在外延源极/漏极区域92包括三个半导体材料层的实施例中，可以沉积第一半导体材料层92a，可以在第一半导体材料层
92a上方沉积第二半导体材料层92b，并且可以在第二半导体材料层92b上方沉积第三半导体材料层92c。
54.图12e示出了第一纳米结构52的侧壁是凹的，第一内部间隔件90的外侧壁是凹的，并且第一内部间隔件90从第二纳米结构54的侧壁凹进的实施例。如图12e所示，外延源极/漏极区域92可以形成为与第一内部间隔件90接触并且可以延伸越过第二纳米结构54的侧壁。
55.在图13a至图13c中，在图12a至图12c所示的结构上方沉积第一层间电介质(ild)96。第一ild 96可以由介电材料形成，并且可以通过诸如cvd、等离子体增强cvd(pecvd)或fcvd的任何合适的方法沉积。介电材料可包括磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂的磷硅酸盐玻璃(bpsg)、未掺杂的硅酸盐玻璃(usg)等。可以使用通过任何可接受的工艺形成的其它绝缘材料。在一些实施例中，接触蚀刻停止层(cesl)94设置在第一ild 96和外延源极/漏极区域92、掩模78以及第一间隔件81之间。cesl 94可以包括具有与上面的第一ild 96的材料不同的蚀刻速率的介电材料，诸如氮化硅、氧化硅、氮氧化硅等。
56.在图14a至图14c中，可以实施诸如cmp的平坦化工艺以使第一ild96的顶面与伪栅极76或掩模78的顶面齐平。平坦化工艺也可以去除伪栅极76上的掩模78和第一间隔件81的沿掩模78的侧壁的部分。在平坦化工艺之后，伪栅极76、第一间隔件81和第一ild 96的顶面在工艺变化内齐平。因此，伪栅极76的顶面通过第一ild 96暴露。在一些实施例中，掩模78可以保留，在这种情况下，平坦化工艺使第一ild 96的顶面与掩模78和第一间隔件81的顶面齐平。
57.在图15a至图15c中，在一个或多个蚀刻步骤中去除伪栅极76和掩模78(如果存在)，从而形成第三凹槽98。也去除伪栅极电介质60的位于第三凹槽98中的部分。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极76和伪栅极电介质60。例如，蚀刻工艺可以包括使用以比第一ild96或第一间隔件81更快的速率选择性蚀刻伪栅极76的反应气体的干蚀刻工艺。第三凹槽98的每个暴露和/或覆盖纳米结构55的部分，其在随后完成的纳米fet中用作沟道区域。用作沟道区域的纳米结构55的部分设置在外延源极/漏极区域92的相邻对之间。在去除期间，伪栅极电介质60在蚀刻伪栅极76时可以用作蚀刻停止层。然后可以在去除伪栅极76之后去除伪栅极电介质60。
58.在图16a至图16c中，去除第一纳米结构52从而延伸第三凹槽98。可以通过使用对第一纳米结构52的材料具有选择性的蚀刻剂实施诸如湿蚀刻的各向同性蚀刻工艺去除第一纳米结构52，与第一纳米结构52相比，第二纳米结构54、衬底50、sti区域58保持相对未蚀刻。在第一纳米结构52包括例如sige并且第二纳米结构54a
‑
54c包括例如si或sic的实施例中，四甲基氢氧化铵(tmah)、氢氧化铵(nh4oh)等可以用于去除第一纳米结构52。
59.在图17a至图17c中，形成栅极介电层100和栅电极102用于替换栅极。在第三凹槽98中共形沉积栅极介电层100。可以在衬底50的顶面和侧壁上以及第二纳米结构54的顶面、侧壁和底面上形成栅极介电层100。也可以在第一ild 96、cesl 94、第一间隔件81和sti区域68的顶面上以及第一间隔件81和第一内部间隔件90的侧壁上沉积栅极介电层100。
60.根据一些实施例，栅极介电层100包括一个或多个介电层，诸如氧化物、金属氧化物等或它们的组合。例如，在一些实施例中，栅极电介质可以包括氧化硅层和位于氧化硅层上方的金属氧化物层。在一些实施例中，栅极介电层100包括高k介电材料，并且在这些实施
例中，栅极介电层100可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅和它们的组合的金属氧化物或硅酸盐。栅极介电层100的结构在n型区域50n和p型区域50p中可以相同或不同。栅极介电层100的形成方法可以包括分子束沉积(mbd)、ald、pecvd等。
61.分别在栅极介电层100上方沉积栅电极102，并且填充第三凹槽98的剩余部分。栅电极102可以包括含金属的材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、它们的组合或它们的多层。例如，虽然在图17a和图17c中示出了单层栅电极102，但是栅电极102可以包括任何数量的衬垫层、任何数量的功函调整层和填充材料。可以在相邻的第二纳米结构54之间以及第二纳米结构54a和衬底50之间的n型区域50n中沉积并且可以在相邻的第一纳米结构52之间的p型区域50p中沉积构成栅电极102的层的任何组合。
62.在n型区域50n和p型区域50p中形成栅极介电层100可以同时发生，从而使得每个区域中的栅极介电层100由相同的材料形成，并且形成栅电极102可以同时发生，从而使得每个区域中的栅电极102由相同的材料形成。在一些实施例中，每个区域中的栅极介电层100可以通过不同的工艺形成，从而使得栅极介电层100可以是不同的材料和/或具有不同数量的层，和/或每个区域中的栅电极102可以通过不同的工艺形成，从而使得栅电极102可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，各个掩蔽步骤可以用于掩蔽和暴露适当的区域。
63.在填充第三凹槽98之后，可以实施诸如cmp的平坦化工艺以去除栅极介电层100的过量部分和栅电极102的材料，该过量部分位于第一ild 96的顶面上方。因此，栅电极102和栅极介电层100的材料的剩余部分形成所得纳米fet的替换栅极结构。栅电极102和栅极介电层100可以统称为“栅极结构”。
64.在图18a至图18c中，使栅极结构(包括栅极介电层100和对应的上面的栅电极102)凹进，使得在栅极结构正上方和第一间隔件81的相对的部分之间形成凹槽。在凹槽中填充包括一层或多层介电材料(诸如氮化硅、氮氧化硅等)的栅极掩模104，随后是平坦化工艺以去除在第一ild 96上方延伸的介电材料的过量部分。随后形成的栅极接触件(诸如下面参考图20a至图20c讨论的栅极接触件114)穿透栅极掩模104以接触凹进的栅电极102的顶面。
65.如图18a至图18c进一步所示，在第一ild 96上方和栅极掩模104上方沉积第二ild 106。在一些实施例中，第二ild 106是通过fcvd形成的可流动膜。在一些实施例中，第二ild 106由诸如psg、bsg、bpsg、usg等的介电材料形成，并且可以通过诸如cvd、pecvd等的任何合适的方法沉积。
66.在图19a至图19c中，蚀刻第二ild 106、第一ild 96、cesl 94和栅极掩模104以形成暴露外延源极/漏极区域92和/或栅极结构的表面的第四凹槽108。第四凹槽108可以通过使用诸如rie、nbe等的各向异性蚀刻工艺的蚀刻形成。在一些实施例中，可以使用第一蚀刻工艺穿过第二ild106和第一ild 96蚀刻第四凹槽108；可以使用第二蚀刻工艺穿过栅极掩模104蚀刻第四凹槽108；并且然后可以使用第三蚀刻工艺穿过cesl 94蚀刻第四凹槽108。可以在第二ild 106上方形成并且图案化诸如光刻胶的掩模，以掩蔽第二ild 106的来自第一蚀刻工艺和第二蚀刻工艺的部分。在一些实施例中，蚀刻工艺可以过蚀刻，并且因此，第四凹槽108延伸至外延源极/漏极区域92和/或栅极结构中，并且第四凹槽108的底部可以与外延源极/漏极区域92和/或栅极结构齐平(例如，在相同水平处，或具有从衬底50相同的距离)或低于(例如，更靠近衬底50)外延源极/漏极区域92和/或栅极结构。虽然图19c将第四
凹槽108示出为在相同的截面中暴露外延源极/漏极区域92和栅极结构，但是在各个实施例中，可以在不同的截面中暴露外延源极/漏极区域92和栅极结构，从而减小随后形成的接触件短路的风险。
67.在形成第四凹槽108之后，在外延源极/漏极区域92上方形成第一硅化物区域110。在一些实施例中，第一硅化物区域110通过首先沉积能够与下面的外延源极/漏极区域92的半导体材料(例如，硅、硅锗、锗)反应以在外延源极/漏极区域92的暴露部分上方形成硅化物或锗化物区域(诸如镍、钴、钛、钽、铂、钨、其它贵金属、其它难熔金属、稀土金属或它们的合金)的金属(未单独示出)，然后实施热退火工艺以形成第一硅化物区域110形成。然后，例如通过蚀刻工艺去除沉积的金属的未反应部分。虽然将第一硅化物区域110称为硅化物区域，但是第一硅化物区域110也可以是锗化物区域或硅锗化物区域(例如，包括硅化物和锗化物的区域)。在实施例中，第一硅化物区域110包括tisi，并且具有在从约2nm至约10nm范围内的厚度。
68.在图20a至图20c中，在第四凹槽108中形成源极/漏极接触件112和栅极接触件114(也称为接触插塞)。源极/漏极接触件112和栅极接触件114可以每个包括一层或多层，诸如阻挡层、扩散层和填充材料。例如，在一些实施例中，源极/漏极接触件112和栅极接触件114每个包括阻挡层和导电材料，并且每个电耦接至下面的导电部件(例如，栅电极102和/或第一硅化物区域110)。栅极接触件114电耦接至栅电极102，并且源极/漏极接触件112电耦接至第一硅化物区域110。阻挡层可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以实施诸如cmp的平坦化工艺以从第二ild 106的表面去除过量材料。外延源极/漏极区域92、第二纳米结构54和栅极结构(包括栅极介电层100和栅电极102)可以统称为晶体管结构109。可以在晶体管结构109的前侧上方形成第一互连结构(诸如下面关于图21a至图21c讨论的前侧互连结构120)，并且可以在晶体管结构109的背侧上方形成第二互连结构(诸如下面关于图39a至图39c讨论的背侧互连结构164)。虽然晶体管结构109描述为包括纳米fet，但是其它实施例可以包括晶体管结构109(包括不同类型的晶体管(例如，平面fet、finfet、薄膜晶体管(tft)等))。
69.虽然图20a至图20c示出了延伸至外延源极/漏极区域92的每个的源极/漏极接触件112，但是可以从某些外延源极/漏极区域92中省略源极/漏极接触件112。例如，如下面更详细解释的，可以随后通过一个或多个外延源极/漏极区域92的背侧附接导电部件(例如，背侧通孔或电源轨)。对于这些特定的外延源极/漏极区域92，可以省略源极/漏极接触件112或可以是不电连接至任何上面的导线(诸如下面参考图21a至图21c讨论的第一导电部件122)的伪接触件。
70.图20d示出了根据一些实施例的沿器件的图1的截面c
‑
c’的截面图。图20d的实施例可以类似于以上关于图20a至图20c描述的实施例，其中相同参考标号指示使用相同工艺形成的相同元件。但是，在图20d中，源极/漏极接触件112可以具有复合结构，并且每个可以包括第一ild 96中的第一接触件112a和第二ild 106中的第二接触件112b。在一些实施例中，可以在沉积第二ild 106之前在第一ild 96中形成第一接触件112a。第一接触件112a可以从第一ild 96的顶面凹进。在第一接触件112a凹进之后，可以沉积绝缘掩模117以覆盖第一接触件112a。第一接触件112a可以包括钨(w)、钌(ru)、钴(co)、铜(cu)、钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)、钼(mo)、镍(ni)、它们的组合等，并且可以具有从约1nm至约
50nm的范围内的厚度(例如，在相对的侧壁之间测量)。绝缘掩模117可以包括氧化硅(sio)、硅化铪(hfsi)、碳氧化硅(sioc)、氧化铝(alo)、硅化锆(zrsi)、氮氧化铝(alon)、氧化锆(zro)、氧化铪(hfo)、氧化钛(tio)、氧化锆铝(zralo)、氧化锌(zno)、氧化钽(tao)、氧化镧(lao)、氧化钇(yo)、碳氮化钽(tacn)、氮化硅(sin)、碳氮氧化硅(siocn)、硅(si)、氮化锆(zrn)、碳氮化硅(sicn)、它们的组合等。在一些实施例中，绝缘掩模117的材料可以与栅极掩模104的材料不同，从而使得可以相对于彼此选择性蚀刻绝缘掩模117和栅极掩模104。以这种方式，可以彼此独立地形成第二接触件112b和栅极接触件114。
71.随后，在如以上描述的绝缘掩模117和第一接触件112a上方沉积第二ild 106。在沉积第二ild 106之后，第二接触件112b可以形成为延伸穿过第二ild 106和绝缘掩模117并且电耦接至第一接触件112a。第二接触件112b可以进一步部分延伸至第一接触件112a中并且嵌入第一接触件112a中。第二接触件112b可以包括钨(w)、钌(ru)、钴(co)、铜(cu)、钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)、钼(mo)、镍(ni)、它们的组合等，并且可以具有从约1nm至约50nm的范围内的厚度(例如，在相对的侧壁之间测量)。第二接触件112b的厚度可以与第一接触件112a的厚度相同或不同，并且第二接触件112b的材料可以与第一接触件112a的材料相同或不同。因此，可以形成包括第一接触件112a和第二接触件112b的复合源极/漏极接触件112。为了便于说明，关于图20a至图20c的实施例描述随后工艺步骤；但是，应该理解，它们同样适用于图20d的实施例。在一些实施例中，源极/漏极接触件112的其它配置也是可能的。
72.图21a至图39c示出了在晶体管结构109上形成前侧互连结构和背侧互连结构的中间步骤。前侧互连结构和背侧互连结构可以每个包括电连接至形成在衬底50上的纳米fet的导电部件。在图21a至图39c中，以“a”结尾的图示出了沿图1的线a
‑
a’的截面图，以“b”结尾的图示出了沿图1的线b
‑
b’的截面图，并且以“c”结尾的图示出了沿图1的线c
‑
c’的截面图。图21a至图29c中描述的工艺步骤可以应用于n型区域50n和p型区域50p。如以上所指出的，背侧导电部件(例如，背侧通孔或电源轨)可以连接至外延源极/漏极区域92的一个或多个。因此，可以可选地从外延源极/漏极区域92省略源极/漏极接触件112。
73.在图21a至图21c中，在第二ild 106上形成前侧互连结构120。前侧互连结构120可以称为前侧互连结构，因为它在晶体管结构109的前侧(例如，晶体管结构的与其上形成有晶体管结构109的衬底50相对的侧)上形成。
74.前侧互连结构120可以包括形成在一个或多个堆叠的第一介电层124中的一层或多层的第一导电部件122。堆叠的第一介电层124的每个可以包括介电材料，诸如低k介电材料、超低k(elk)介电材料等。可以使用诸如cvd、ald、pvd、pecvd等的合适工艺沉积第一介电层124。
75.第一导电部件122可以包括导线和互连导线层的导电通孔。导电通孔可以延伸穿过相应的第一介电层124以在导线层之间提供垂直连接。第一导电部件122可以通过任何可接受的工艺(例如，镶嵌工艺、双重镶嵌工艺等)形成。
76.在一些实施例中，第一导电部件122可以使用镶嵌工艺形成，其中利用光刻和蚀刻技术的组合图案化相应的第一介电层124，以形成对应于第一导电部件122的期望图案的沟槽。可以沉积可选的扩散阻挡层和/或可选的粘合层，并且然后可以用导电材料填充沟槽。用于阻挡层的合适的材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛、它们的组合等，用于
导电材料的合适的材料包括铜、银、金、钨、铝、它们的组合等。在实施例中，第一导电部件122可以通过沉积铜或铜合金的晶种层并且通过电镀填充沟槽形成。化学机械平坦化(cmp)工艺等可以用于从相应的第一介电层124的表面去除过量导电材料，并且平坦化第一介电层124和第一导电部件122的表面以用于随后处理。
77.图21a至图21c示出了前侧互连结构120中的五层第一导电部件122和第一介电层124。但是，应该理解，前侧互连结构120可以包括设置在任何数量的第一介电层124中的任何数量的第一导电部件122。前侧互连结构120可以电连接至栅极接触件114和源极/漏极接触件112以形成功能电路。在一些实施例中，由前侧互连结构120形成的功能电路可以包括逻辑电路、存储器电路、图像传感器电路等。
78.在图22a至图22c中，载体衬底180通过第一接合层182a和第二接合层182b(统称为接合层182)接合至前侧互连结构120的顶面。载体衬底180可以是玻璃载体衬底、陶瓷载体衬底、晶圆(例如，硅晶圆)等。载体衬底180可以在随后的处理步骤期间以及在完成的器件中提供结构支撑。
79.在各个实施例中，载体衬底180可以使用诸如电介质至电介质接合等的合适技术接合至前侧互连结构120。电介质至电介质接合可以包括在前侧互连结构120上沉积第一接合层182a。在一些实施例中，第一接合层182a包括通过cvd、ald、pvd等沉积的氧化硅(例如，高密度等离子体(hdp)氧化物等)。第二接合层182b可以同样是在例如使用cvd、ald、pvd、热氧化等的接合之前在载体衬底180的表面上形成的氧化物层。其它合适的材料可以用于第一接合层182a和第二接合层182b。
80.电介质至电介质接合工艺可以进一步包括对第一接合层182a和第二接合层182b中的一个或多个施加表面处理。表面处理可以包括等离子体处理。可以在真空环境中实施等离子体处理。在等离子体处理之后，表面处理可以进一步包括可以施加至接合层182中的一个或多个的清洁工艺(例如，用去离子水等冲洗)。然后，载体衬底180与前侧互连结构120对准，并且两者互相挤压以开始载体衬底180至前侧互连结构120的预接合。可以在室温下(例如，在约21℃和约25℃之间)实施预接合。在预接合之后，可以通过例如将前侧互连结构120和载体衬底180加热至约170℃的温度来施加退火工艺。
81.进一步在图22a至图22c中，在载体衬底180接合至前侧互连结构120之后，可以翻转器件，从而使得晶体管结构109的背侧向上。晶体管结构109的背侧可以指与晶体管结构109的前侧相对的侧。
82.在图23a至图23c中，可以对衬底50的背侧施加减薄工艺。减薄工艺可以包括平坦化工艺(例如，机械研磨、cmp等)、回蚀工艺、它们的组合等。减薄工艺可以暴露第一外延材料91的与前侧互连结构120相对的表面。此外，在减薄工艺之后，衬底50的部分可以保留在栅极结构(例如，栅电极102和栅极介电层100)和纳米结构55上方。如图23a至图23c所示，在减薄工艺之后，衬底50、第一外延材料91、sti区域68和鳍66的背面可以彼此齐平。
83.在图24a至图24c中，去除并且用第二介电层125代替鳍66和衬底50的剩余部分。可以使用诸如各向同性蚀刻工艺(例如，湿蚀刻工艺)、各向异性蚀刻工艺(例如，干蚀刻工艺)等合适的蚀刻工艺蚀刻鳍66和衬底50。蚀刻工艺可以是对鳍66和衬底50的材料有选择性的蚀刻工艺(例如，以比sti区域68、栅极介电层100、外延源极/漏极区域92和第一外延材料91的材料更快的速率蚀刻鳍66和衬底50的材料)。在蚀刻鳍66和衬底50之后，可以暴露sti区
域68、栅极介电层100、外延源极/漏极区域92和第一外延材料91的表面。
84.然后，在通过去除鳍66和衬底50形成的凹槽中的晶体管结构109的背侧上沉积第二介电层125。可以在sti区域68、栅极介电层100和外延源极/漏极区域92上方沉积第二介电层125。第二介电层125可以物理接触sti区域68、栅极介电层100、外延源极/漏极区域92和第一外延材料91的表面。第二介电层125可以基本类似于以上关于图18a至图18c描述的第二ild 106。例如，第二介电层125可以由与第二ild 106相似的材料并且使用与第二ild 106相似的工艺形成。如图24a至图24c所示，cmp工艺等可以用于去除第二介电层125的材料，从而使得第二介电层125的顶面与sti区域68和第一外延材料91的顶面齐平。
85.在图25a至图25c中，去除第一外延材料91以形成第五凹槽128，并且在第五凹槽128中形成第二硅化物区域129。可以通过可以是各向同性蚀刻工艺(诸如湿蚀刻工艺)的合适的蚀刻工艺去除第一外延材料91。蚀刻工艺可以对第一外延材料91的材料具有高蚀刻选择性。因此，可以在不显著去除第二介电层125、sti区域68或外延源极/漏极区域92的材料的情况下去除第一外延材料91。第五凹槽128可以暴露sti区域68的侧壁、外延源极/漏极区域92的背面和第二介电层125的侧壁。
86.然后，可以在外延源极/漏极区域92的背侧上的第五凹槽128中形成第二硅化物区域129。第二硅化物区域129可以类似于以上关于图19a至图19c描述的第一硅化物区域110。例如，第二硅化物区域129可以由与第一硅化物区域110相似的材料并且使用与第一硅化物区域110相似的工艺形成。
87.在图26a至图26c中，在第五凹槽128中形成背侧通孔130。背侧通孔130可以延伸穿过第二介电层125和sti区域68，并且可以通过第二硅化物区域129电耦接至外延源极/漏极区域92。背侧通孔130可以类似于以上关于图20a至图20c描述的源极/漏极接触件112。例如，背侧通孔130可以由与源极/漏极接触件112相似的材料并且使用与源极/漏极接触件112相似的工艺形成。背侧通孔130可以包括钴(co)、钨(w)、钌(ru)、铝(al)、钼(mo)、钛(ti)、氮化钛(tin)、硅化钛(tisi)、硅化钴(cosi)、硅化镍(nisi)、铜(cu)、氮化钽(tan)、镍(ni)、氮化钛硅(tisin)、它们的组合等。
88.图26d示出了根据一些实施例的沿器件的图1的截面c
‑
c’的截面图。图26d的实施例可以类似于以上关于图26a至图26c描述的实施例，其中相同参考标号指示使用相同工艺形成的相同元件。但是，在图26d中，与背侧通孔130电耦接的外延源极/漏极区域92x具有小于不与背侧通孔130电耦接的外延源极/漏极区域92y的高度的高度。在一些实施例中，可以在第五凹槽128的形成期间回蚀外延源极/漏极区域92x，如以上关于图25a至图25c所讨论的。因此，与背侧通孔130电耦接的外延源极/漏极区域92x可以具有小于不与背侧通孔130电耦接的外延源极/漏极区域92b的高度的高度。然后，可以在如以上所描述的外延源极/漏极区域92a上方形成第二硅化物区域129和背侧通孔130。
89.在图27a至图27c中，在第二介电层125、sti区域68和背侧通孔130上方形成第三介电层132，并且在第三介电层132上方形成并且图案化光刻胶134。第三介电层132可以包括介电材料，诸如碳化硅(sic)、氧化镧(lao)、氧化铝(alo)、氮氧化铝(alon)、氧化锆(zro)、氧化铪(hfo)、氮化硅(sin)、硅(si)、氧化锌(zno)、氮化锆(zrn)、氧化铝锆(zralo)、氧化钛(tio)、氧化钽(tao)、氧化钇(yo)、碳氮化钽(tacn)、硅化锆(zrsi)、碳氮氧化硅(siocn)、碳氧化硅(sioc)、碳氮化硅(sicn)、硅化铪(hfsi)、氧化镧(lao)、氧化硅(sio)、它们的组合或
它们的多层等。可以使用诸如cvd、ald、pvd、pecvd等的适当工艺沉积第三介电层132。第三介电层132可以具有从约1nm至约20nm的厚度。可以图案化光刻胶134以形成暴露第三介电层132的顶面的部分的第六凹槽136。
90.在图28a至图28c中，使用诸如湿或干蚀刻、rie、nbe等或它们的组合的可接受蚀刻工艺将光刻胶134的图案转移至第三介电层132。蚀刻可以是各向异性的。因此，将第六凹槽136转移至第三介电层132。进一步在图28a至图28c中，可以通过诸如湿蚀刻工艺、干蚀刻工艺、平坦化工艺、它们的组合等的可接受的工艺去除光刻胶134。
91.在图29a至图29c中，在第六凹槽136中和第三介电层132上方沉积导电层140和填充材料142以形成导线143。导电层140可以是晶种层、粘合层、阻挡扩散层、它们的组合或它们的多层等。导电层140可以是可选的，并且在一些实施例中可以省略。导电层140可以包括材料，诸如钴(co)、钨(w)、钌(ru)、铝(al)、钼(mo)、钛(ti)、氮化钛(tin)、硅化钛(tisi)、硅化钴(cosi)、硅化镍(nisi)、铜(cu)、氮化钽(tan)、镍(ni)、氮化钛硅(tisin)、它们的组合等。导电层140可以具有从约0.5nm至约10nm的厚度。导电层140可以使用例如cvd、ald、pvd等形成。填充材料142可以包括材料，诸如钴(co)、钨(w)、钌(ru)、铝(al)、钼(mo)、钛(ti)、氮化钛(tin)、硅化钛(tisi)、硅化钴(cosi)、硅化镍(nisi)、铜(cu)、氮化钽(tan)、镍(ni)、氮化钛硅(tisin)、它们的组合等。填充材料142可以具有从约0.5nm至约10nm的厚度。填充材料142可使用例如cvd、ald、pvd、镀等形成。可以实施平坦化工艺(例如，cmp、研磨、回蚀等)以去除导电层140和填充材料142的过量部分，诸如导电层140和填充材料142的形成在第三介电层132上方的部分。因此，导电层140和填充材料142的顶面可以与第三介电层132的顶面齐平。
92.在一些实施例中，导线143是电源轨，其是将外延源极/漏极区域92电连接至参考电压、电源电压等的导线。通过将电源轨放置在所得的半导体管芯的背侧而不是半导体管芯的前侧，可以实现优势。例如，可以增大纳米fet的栅极密度和/或前侧互连结构120的互连密度。此外，半导体管芯的背侧可以容纳更宽的电源轨，从而减小电阻并且提高至纳米fet的功率传输效率。例如，导线143的宽度可以是前侧互连结构120的第一级导线(例如，第一导电部件122)的宽度的至少两倍。此外，如下面将更详细讨论的，可以在相邻的导线143之间在与导线143相同的层中形成空气间隔件。空气间隔件可以将导线143彼此隔离，从而减小耦合电容。此外，改善的隔离允许使用更大的器件速度，这提高了器件性能。
93.在图30a至图30c中，对第三介电层132实施回蚀工艺。回蚀刻工艺可以对第三介电层132的材料具有高蚀刻选择性，从而使得在不显著去除导线143的情况下蚀刻第三介电层132。回蚀刻工艺可以是各向异性干蚀刻工艺。在一些实施例中，回蚀工艺可以包括诸如c4h6的蚀刻剂，其可以与氢(h2)、氧(o2)、它们的组合等混合。可以在从约5sccm至约200sccm的流速下提供蚀刻剂。可以在从约1mtorr至约100mtorr的压力下、持续从约5秒至约60秒的时间、用从约200v至约1,000v的偏置电压并且用从约50w至约250w的等离子体功率在腔中实施回蚀工艺。在一些实施例中，在回蚀工艺之后，第三介电层132的部分可以保留。例如，在回蚀刻工艺之后，第三介电层132可以具有从约0.5nm至约10nm的厚度。在一些实施例中，回蚀工艺可以完全去除第三介电层132，并且可以暴露sti区域68和第二介电层125的表面。
94.在图31a至图31c中，在图30a至图30c的结构上方形成第四介电层144和第五介电层146。可以在第三介电层132的背面上方、在导电层140的侧壁和背面上方并且在填充材料
142的背面上方沉积第四介电层144。可以在第四介电层144上方沉积第五介电层146。第四介电层144和第五介电层146可以包括介电材料，诸如碳化硅(sic)、氧化镧(lao)、氧化铝(alo)、氮氧化铝(alon)、氧化锆(zro)、氧化铪(hfo)、氮化硅(sin)、硅(si)、氧化锌(zno)、氮化锆(zrn)、氧化铝锆(zralo)、氧化钛(tio)、氧化钽(tao)、氧化钇(yo)、碳氮化钽(tacn)、硅化锆(zrsi)、碳氮氧化硅(siocn)、碳氧化硅(sioc)、碳氮化硅(sicn)、硅化铪(hfsi)、氧化镧(lao)、氧化硅(sio)、它们的组合或它们的多层等。第四介电层144和第五介电层146可以由不同的材料组成形成，从而使得可以在随后的处理步骤中选择性蚀刻第五介电层146。可以使用诸如cvd、ald、pvd、pecvd等的适当工艺沉积第四介电层144和第五介电层146。第四介电层144和第五介电层146的相应厚度可以每个在从约0.5nm至约6nm的范围内。
95.在图32a至图32c中，蚀刻第五介电层146以形成第三间隔件147。可以使用诸如各向异性蚀刻工艺(例如，干蚀刻工艺)的合适的蚀刻工艺蚀刻第五介电层146。蚀刻工艺可以对第五介电层146的材料具有高蚀刻选择性，从而使得在不显著去除第四介电层144的材料的情况下蚀刻第五介电层146。在一些实施例中，第五介电层146可以包括二氧化硅(sio2)，并且第四介电层144可以包括氮化硅(sin)、氧化铝(alo
x
)、碳氧化硅(sioc)等。在一些实施例中，第五介电层146可以包括氮化硅(sin)，并且第四介电层144可以包括二氧化硅(sio2)、氧化铝(alo
x
)、碳氧化硅(sioc)等。如图32b和图32c所示，第三间隔件147设置在第四介电层144的侧壁上。
96.在一些实施例中，蚀刻工艺可以包括诸如c4h6的蚀刻剂，其可以与氢(h2)、氧(o2)、它们的组合等混合。可以在从约5sccm至约200sccm的流速下提供蚀刻剂。可以在从约1mtorr至约100mtorr的压力下、持续从约5秒至约60秒的时间、用从约200v至约1,000v的偏置电压并且用从约50w至约250w的等离子体功率在腔中实施回蚀工艺。在蚀刻工艺之后，第三间隔件147可以具有从约0.5nm至约6nm的宽度w1、从约1nm至约20nm的高度h1，并且高度h1与宽度w1的比率可以为从约1至约3。形成具有规定尺寸的第三间隔件147允许密封通过随后去除第三间隔件147形成的凹槽以形成与导线143相邻的空气间隔件。在包括导线143的层中以及在相邻导线143之间形成空气间隔件改善了导线143的隔离，这减小了耦合电容并且允许增大的器件速度。
97.在图33a至图33c中，在第四介电层144和第三间隔件147上方形成第六介电层148。第六介电层148可以包括介电材料，诸如碳化硅(sic)、氧化镧(lao)、氧化铝(alo)、氮氧化铝(alon)、氧化锆(zro)、氧化铪(hfo)、氮化硅(sin)、硅(si)、氧化锌(zno)、氮化锆(zrn)、氧化铝锆(zralo)、氧化钛(tio)、氧化钽(tao)、氧化钇(yo)、碳氮化钽(tacn)、硅化锆(zrsi)、碳氮氧化硅(siocn)、碳氧化硅(sioc)、碳氮化硅(sicn)、硅化铪(hfsi)、氧化镧(lao)、氧化硅(sio)、它们的组合或它们的多层等。可以使用诸如cvd、ald、pvd、pecvd等的适当工艺沉积第六介电层148。第六介电层148可以具有从约0.5nm至约10nm的厚度。
98.在图34a至图34c中，在第六介电层148上方形成第七介电层150，并且对第七介电层150和第六介电层148实施平坦化工艺。第七介电层150可以包括介电材料，诸如碳化硅(sic)、氧化镧(lao)、氧化铝(alo)、氮氧化铝(alon)、氧化锆(zro)、氧化铪(hfo)、氮化硅(sin)、硅(si)、氧化锌(zno)、氮化锆(zrn)、氧化铝锆(zralo)、氧化钛(tio)、氧化钽(tao)、氧化钇(yo)、碳氮化钽(tacn)、硅化锆(zrsi)、碳氮氧化硅(siocn)、碳氧化硅(sioc)、碳氮
化硅(sicn)、硅化铪(hfsi)、氧化镧(lao)、氧化硅(sio)、它们的组合或它们的多层等。可以使用诸如cvd、ald、pvd、pecvd等的适当工艺沉积第七介电层150。第七介电层150可以具有从约1nm至约20nm的厚度。在一些实施例中，可以省略第六介电层148，并且可以直接在第四介电层144和第三间隔件147上沉积第七介电层150。
99.平坦化工艺可以是诸如cmp、研磨、回蚀等的工艺，并且可以实施以去除第七介电层150和第六介电层148的过量部分。例如，在第四介电层144的在导线143上方延伸的部分上方形成第七介电层150和第六介电层148的部分。因此，第七介电层150和第六介电层148的顶面可以与第四介电层144的顶面齐平。
100.在图35a至图35c中，去除第三间隔件147，从而形成第七凹槽152。可以通过使用诸如各向同性蚀刻工艺(例如，湿蚀刻工艺)等合适的蚀刻工艺蚀刻来去除第三间隔件147。蚀刻工艺可以对第三间隔件147的材料具有高蚀刻选择性，从而使得在不显著去除第七介电层150、第六介电层148或第四介电层144的材料的情况下去除第三间隔件147。在一些实施例中，第三间隔件147可以包括二氧化硅(sio2)，并且第七介电层150、第六介电层148和第四介电层144可以包括选自氮化硅(sin)、氧化铝(alo
x
)、碳氧化硅(sioc)等的材料。在一些实施例中，第三间隔件147可以包括氮化硅(sin)，并且第七介电层150、第六介电层148和第四介电层144可以包括选自二氧化硅(sio2)、氧化铝(alo
x
)、碳氧化硅(sioc)等的材料。如图35b和图35c所示，去除第三间隔件147，从而使得第七凹槽暴露第六介电层148的侧壁、第四介电层144的侧壁和第四介电层144的背面。
101.在一些实施例中，蚀刻工艺可以包括诸如三氟化氮(nf3)的蚀刻剂，其可以与氢(h2)、溴化氢(hbr)、它们的组合等混合。可以在从约5sccm至约200sccm的流速下提供蚀刻剂。可以在从约1mtorr至约100mtorr的压力下、持续从约5秒至约180秒的时间、用从约50w至约250w的等离子体功率在腔中实施蚀刻工艺。在蚀刻工艺之后，第七凹槽152可以具有从约0.5nm至约6nm的宽度w1、从约1nm至约20nm的高度h1，并且高度h1与宽度w1的高宽比可以为从约1至约3。形成具有规定尺寸的第七凹槽152允许密封第七凹槽152以形成空气间隔件。在包括导线143的层中以及在相邻导线143之间形成空气间隔件改善了导线143的隔离，这减小了耦合电容并且允许增大的器件速度。
102.在图36a至图36c中，在第七介电层150、第六介电层148、第四介电层144和第七凹槽152上方并且在第七凹槽152的上部中形成第八介电层154，从而密封第七凹槽152并且在其中形成空气间隔件156(也称为气隙)。在一些实施例中，第八介电层154可以称为密封材料。第八介电层154可以包括介电材料，诸如碳化硅(sic)、氧化镧(lao)、氧化铝(alo)、氮氧化铝(alon)、氧化锆(zro)、氧化铪(hfo)、氮化硅(sin)、硅(si)、氧化锌(zno)、氮化锆(zrn)、氧化铝锆(zralo)、氧化钛(tio)、氧化钽(tao)、氧化钇(yo)、碳氮化钽(tacn)、硅化锆(zrsi)、碳氮氧化硅(siocn)、碳氧化硅(sioc)、碳氮化硅(sicn)、硅化铪(hfsi)、氧化镧(lao)、氧化硅(sio)、它们的组合或它们的多层等。可以使用诸如cvd、ald、pvd、pecvd等的适当工艺沉积第八介电层154。第八介电层154可以具有从约5nm至约10nm的厚度。
103.如图36a至图36c所示，第八介电层154可以部分延伸至第七凹槽152(见图35a至图35c)中以形成空气间隔件156。即使在随后平坦化第八介电层154之后(见图37a至图37c)，形成部分延伸至第七凹槽152中的第八介电层154仍提供第八介电层154的材料以密封空气间隔件156。在不填充第七凹槽152的情况下，形成具有以上描述的尺寸和高宽比的第七凹
槽152允许第八介电层154部分延伸至第七凹槽152中。形成具有低于规定范围的高宽比的第七凹槽152不允许第八介电层154的足够材料延伸至第七凹槽152中，从而使得在随后的平坦化之后，空气间隔件156不被第八介电层154密封。另一方面，在不形成空气间隔件156的情况下，形成具有大于规定范围的高宽比的第七凹槽152可以允许第八介电层154的材料填充第七凹槽152。在一些实施例中，可以基于用于第八介电层154的材料选择第七凹槽152的高宽比。
104.空气间隔件156可以包括气体，诸如在第八介电层154的沉积期间使用的气体或可以扩散至空气间隔件156中的任何其它气体。空气间隔件156可具有低介电常数(例如，k值)，诸如接近1的介电常数。空气间隔件156可以设置在与导线143相同的层中，并且可以设置在相邻的导线143之间。如图36b和图36c所示，第四介电层144可以限定空气间隔件156的前侧边界和侧边界，第六介电层可以限定空气间隔件156的侧边界，并且第八介电层154可以限定空气间隔件156的背侧边界。如图36b所示，可以在参考截面b
‑
b’中沿第四介电层144的两个侧壁形成空气间隔件156，并且如图36c所示，可以在参考截面c
‑
c’中沿第四介电层144的第三侧壁形成空气间隔件156。因此，空气间隔件156可以沿第四介电层144的至少三个侧壁延伸。在一些实施例中，空气间隔件156也可以在截面c
‑
c’中沿第四介电层144的与第三侧壁相对的第四侧壁延伸。如图36b和图36c所示，空气间隔件156可以在平行于sti区域68和第二介电层125的背面的方向上与导线143相邻。空气间隔件156可以具有从约0.5nm至约6nm的宽度w2、从约0.5nm至约8nm的高度h2，并且高度h2与宽度w2的高宽比可以为从约1至约2。在不填充空气间隔件156的情况下，空气间隔件156的尺寸可以取决于第七凹槽152的尺寸，并且可以选择为使得空气间隔件156被第八介电层154密封。此外，第八介电层154可以延伸至第七凹槽152中足够的距离，从而使得空气间隔件156在随后处理之后保持密封。因为空气间隔件156具有低介电常数，所以空气间隔件156改善了导线153的隔离，从而减小了耦合电容。此外，改善的隔离度允许使用更高的器件速度，这提高了器件性能。
105.在图37a至图38c中，对第八介电层154实施平坦化工艺。平坦化工艺可以是诸如cmp、研磨、回蚀等的工艺。在图37a至图37c所示的实施例中，平坦化工艺去除第八介电层154的部分，从而使得第八介电层154的顶面与第七介电层150、第六介电层148和第四介电层144的顶面齐平。在图38a至图38c所示的实施例中，平坦化工艺也去除了第七介电层150、第六介电层148和第四介电层144的部分。从而使得第八介电层154、第七介电层150、第六介电层148和第四介电层144的顶面与导线143的顶面齐平。在平坦化工艺之后，第八介电层154可以具有从约0.5nm至约5nm的厚度。
106.在图39a至图39c中，在第七介电层150、第六介电层148、第八介电层154、第四介电层144和导线143上方形成背侧互连结构164的剩余部分。背侧互连结构164可以称为背侧互连结构，因为它在晶体管结构109的背侧(例如，晶体管结构109的与晶体管结构109的前侧相对的侧)上形成。背侧互连结构164可以包括导线143、第三介电层132、第四介电层144、第六介电层148、第七介电层150、第八介电层154和空气间隔件156。
107.背侧互连结构164的剩余部分可以包括与用于以上关于图21a至图21c所讨论的前侧互连结构120的那些相同或类似的材料，并且使用与用于以上关于图21a至图21c所讨论的前侧互连结构120的那些相同或类似的工艺形成。特别地，背侧互连结构164可以包括形成在第九介电层160中的第二导电部件162的堆叠层。第二导电部件162可以包括布线(例
如，用于布线至随后形成的接触焊盘和外部连接件并且从随后形成的接触焊盘和外部连接件布线)。可以进一步图案化第二导电部件162以包括一个或多个嵌入式无源器件，诸如电阻器、电容器、电感器等。嵌入式无源器件可以与导线143(例如，电源轨)集成以在纳米fet的背侧上提供电路(例如，电源电路)。
108.在图40a至图40c中，在背侧互连结构164上方形成钝化层166、ubm168和外部连接件170。钝化层166可以包括聚合物，诸如pbo、聚酰亚胺、bcb等。可选地，钝化层166可以包括非有机介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅等。可以通过例如cvd、pvd、ald等沉积钝化层166。
109.穿过钝化层166至背侧互连结构164中的第二导电部件162形成ubm168，并且在ubm 168上形成外部连接件170。ubm 168可包括通过镀工艺等形成的铜、镍、金等的一层或多层。在ubm 168上形成外部连接件170(例如，焊球)。外部连接件170的形成可以包括将焊球放置在ubm 168的暴露部分上并且回流焊球。在一些实施例中，外部连接件170的形成包括实施镀步骤以在最顶部第二导电部件162上方形成焊料区域，并且然后回流焊料区域。ubm 168和外部连接件170可以用于提供至其它电组件(诸如其它器件管芯、再分布结构、印刷电路板(pcb)、母板等)的输入/输出连接。ubm 168和外部连接件170也可以被为背侧输入/输出焊盘，其可以提供至以上描述的纳米fet的信号、电源电压和/或接地连接。
110.实施例可以实现优势。例如，在与导线143相邻的背侧互连结构164中以及相邻导线143之间包括空气间隔件156将导线143隔离、减小了耦合电容并且允许使用更大的器件速度。这提高了器件性能。
111.根据实施例，器件包括：第一晶体管结构；前侧互连结构，位于第一晶体管结构的前侧上；以及背侧互连结构，位于第一晶体管结构的背侧上，背侧互连结构包括：第一介电层，位于第一晶体管结构的背侧上；第一通孔，延伸穿过第一介电层，第一通孔电耦接至第一晶体管结构的源极/漏极区域；第一导线，电耦接至第一通孔；以及空气间隔件，在平行于第一介电层的背侧的方向上与第一导线相邻。在实施例中，第一导线是电源线或电接地线。在实施例中，空气间隔件的高度与空气间隔件的宽度的高宽比为从1至2。在实施例中，背侧互连结构还包括：第二介电层，介于空气间隔件和第一导线之间，第二介电层限定空气间隔件的第一边界和空气间隔件的垂直于第一边界的第二边界。在实施例中，背侧互连结构还包括：第三介电层，位于第二介电层上方，第三介电层限定空气间隔件的与第一边界相对的第三边界。在实施例中，背侧互连结构还包括：第四介电层，从第二介电层延伸至第三介电层，第四介电层限定空气间隔件的与第二边界相对的第四边界。在实施例中，导线、第二介电层、第三介电层和第四介电层的背面彼此齐平。
112.根据另一实施例，器件包括：晶体管结构；前侧互连结构，位于晶体管结构的前侧上；以及背侧互连结构，位于晶体管结构的背侧上，背侧互连结构包括：导线，通过背侧通孔电耦接至晶体管结构的源极/漏极区域；第一介电层，接触导线的侧面；以及气隙，与第一介电层相邻，第一介电层的侧面限定气隙的第一边界。在实施例中，第一介电层的背面限定气隙的垂直于第一边界的第二边界。在实施例中，第一介电层上方的第二介电层限定气隙的与第一边界相对的第三边界，并且从第一介电层延伸至第二介电层的第三介电层限定气隙的垂直于第一边界的第四边界。在实施例中，第一边界和第三边界的高度与第二边界和第四边界的宽度的高宽比为从1至2。在实施例中，导线是电源线或电接地线。在实施例中，器
件还包括：第二介电层，位于晶体管结构的背侧上方，背侧通孔延伸穿过第二介电层，并且导线、第一介电层和气隙位于第二介电层上方。在实施例中，在截面图中，气隙与第一介电层的三个或更多个侧面相邻。
113.根据又一实施例，方法包括：在第一衬底上形成第一晶体管；暴露第一外延材料，暴露第一外延材料包括减薄第一衬底的背侧；用背侧通孔代替第一外延材料，背侧通孔电耦接至第一晶体管的源极/漏极区域；在背侧通孔上方形成导线，导线电耦接至背侧通孔；形成与导线相邻的伪间隔件；蚀刻伪间隔件以形成第一凹槽；以及密封第一凹槽以形成空气间隔件。在实施例中，形成伪间隔件包括：在导线上方沉积伪间隔件层；以及各向异性蚀刻伪间隔件层以形成伪间隔件。在实施例中，在各向异性蚀刻之后，伪间隔件的高度与伪间隔件的宽度的比率为从1至3。在实施例中，方法还包括：在导线上方形成第一介电层，其中，沿第一介电层的侧壁形成伪间隔件，并且其中，蚀刻伪间隔件暴露第一介电层的表面，第一介电层限定空气间隔件的边界。在实施例中，方法还包括：在伪间隔件上方形成第二介电层；以及平坦化第一介电层、伪间隔件和第二介电层，第二介电层限定空气间隔件的其它边界。在实施例中，密封第一凹槽包括：在第一介电层、第二介电层和第一凹槽上方沉积密封材料；以及平坦化密封材料、第一介电层和第二介电层。
114.上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。