半导体装置以及该半导体装置的制造方法与流程

1.本公开的实施方式总体上涉及电子装置，更具体地，涉及一种半导体装置以及制造该半导体装置的方法。


背景技术：

2.不管电源开/关条件，非易失性存储器装置保留所存储的数据。在基板上方以单层形成存储器单元的二维非易失性存储器装置的集成密度的增加最近受到限制。因此，已提出了三维非易失性存储器装置，其中存储器单元在基板上方在垂直方向上层叠。
3.三维非易失性存储器装置可包括彼此交替地层叠的层间绝缘层和栅电极以及穿过其的沟道层，其中存储器单元沿着沟道层层叠。已开发各种结构和制造方法以改进三维非易失性存储器装置的操作可靠性。


技术实现要素：

4.根据实施方式，一种半导体装置可包括：层叠结构，其包括多个导电层以及分别插置在导电层之间的多个间隙；沟道层，其穿过层叠结构；铁电层，其围绕沟道层的侧壁；以及多个第一介电图案，其分别插置在铁电层和多个导电层之间。间隙可在多个第一介电图案之间延伸。
5.根据实施方式，一种制造半导体装置的方法可包括以下步骤：形成层叠结构，该层叠结构包括彼此交替地层叠的多个第一材料层和多个第二材料层；形成第一开口，该第一开口穿过层叠结构并且包括第二材料层比第一材料层突出到第一开口中更多的内壁；在第一开口中形成牺牲层；在牺牲层中形成第一介电层；在第一介电层中形成铁电层；在铁电层中形成沟道层；通过选择性地蚀刻第二材料层来形成第二开口；通过第二开口蚀刻牺牲层以暴露第一介电层；通过穿过第二开口蚀刻第一介电层来形成第一介电图案；以及通过密封第二开口来在第二开口中形成间隙。
附图说明
6.图1a、图1b和图1c是示出根据本公开的实施方式的半导体装置的结构的图；
7.图2a、图2b和图2c是示出根据本公开的实施方式的半导体装置的结构的图；
8.图3a和图3b是示出根据本公开的实施方式的半导体装置的结构的示图；
9.图4a和图4b是示出根据本公开的实施方式的半导体装置的结构的示图；
10.图5a、图5b和图5c是示出根据本公开的实施方式的半导体装置的结构的图；
11.图6a、图6b和图6c是示出根据本公开的实施方式的半导体装置的结构的图；
12.图7a和图7b是示出根据本公开的实施方式的半导体装置的结构的图；
13.图8a和图8b是示出根据本公开的实施方式的半导体装置的结构的图；
14.图9a、图9b、图9c、图9d和图9e是示出根据本公开的实施方式的半导体装置的制造方法的图；
15.图10a、图10b和图10c是示出根据本公开的实施方式的半导体装置的制造方法的图；
16.图11a、图11b、图11c和图11d是示出根据本公开的实施方式的半导体装置的制造方法的图；
17.图12a、图12b和图12c是示出根据本公开的实施方式的半导体装置的制造方法的图；
18.图13a和图13b是示出根据本公开的实施方式的半导体装置的制造方法的图；
19.图14是示出根据本公开的实施方式的存储器系统的图；
20.图15是示出根据本公开的实施方式的存储器系统的图；
21.图16是示出根据本公开的实施方式的存储器系统的图；
22.图17是示出根据本公开的实施方式的存储器系统的图；以及
23.图18是示出根据本公开的实施方式的存储器系统的图。
具体实施方式
24.仅示出根据本说明书中所公开的概念的实施方式的示例的具体结构或功能描述以描述根据所述概念的实施方式的示例，根据所述概念的实施方式的示例可通过各种形式实现，但是描述不限于本说明书中所描述的实施方式的示例。
25.以下，使用术语“第一”和“第二”来将一个组件与另一组件相区分。因此，组件不应受这些术语限制。例如，在不脱离根据本公开的概念的范围的情况下，第一组件可被称为第二组件，类似地，第二组件可被称为第一组件。
26.以下，将在下面参照附图描述实施方式的各种示例。本文中参照作为实施方式的各种示例(和中间结构)的示意图的横截面图描述实施方式的各种示例。因此，例如由制造技术和/或公差导致的与例示形状的变化是预期的。因此，实施方式不应被解释为限于本文所示的区域的特定形状，而是可包括例如由制造导致的形状偏差。在附图中，为了清晰，可能夸大层和区域的长度和尺寸。附图中的相似标号表示相似元件。还应理解，当层被称为在另一层或基板“上”时，它可直接在另一层或基板上，或者也可存在中间层。
27.各种实施方式涉及一种具有稳定的结构和改进的特性的半导体装置以及该半导体装置的制造方法。
28.图1a至图1c是示出根据本公开的实施方式的半导体装置的结构的图。图1b和图1c示出图1a的a-a’横截面。图1a示出图1b和图1c在导电层11的水平处的布局。
29.参照图1a至图1c，半导体装置可包括导电层11、沟道层15、铁电层14、第一介电图案17a和间隙ag。半导体装置还可包括密封层12、掩模图案13、间隙填充层16、第一介电图案17b、牺牲图案18、第二介电层19或其组合。
30.半导体装置可包括层叠结构st，并且层叠结构st可包括彼此层叠的导电层11。根据实施方式，层叠结构st可包括彼此交替地层叠的导电层11和间隙ag。在实施方式中，层叠结构st可包括导电层11以及分别插置在导电层11之间的间隙ag。掩模图案13可位于层叠结构st上方。掩模图案13可包括氮化物、基于碳的材料或其组合。
31.导电层11可以是选择晶体管、存储器单元等的栅电极。导电层11可包括诸如钨或钼的金属或者诸如多晶硅或硅化物的导电材料。在一些实施方式中，间隙ag可以是未填充
材料层的中空空间，并且可填充有气体、液体或其任何组合。在一些实施方式中，间隙ag可包括空气。
32.各个间隙ag可包括插置在导电层11之间的第一部分p1以及比导电层11更朝着沟道层15突出的第二部分p2。在第三方向iii上，第二部分p2可具有大于第一部分p1的宽度。导电层11和间隙ag可在第三方向iii上层叠。
33.狭缝sl可在第三方向iii上穿过层叠结构st。密封层12可形成为填充狭缝sl的一部分。密封层12可包括诸如氧化物的绝缘材料。
34.密封层12可包括第一密封层12a和第二密封层12b中的任一者或二者。第一密封层12a可包括形成在狭缝sl中的第一部分12a1以及延伸到层叠的导电层11中的第二部分12a2。第二部分12a2可在第一介电图案17a和17b之间延伸并且接触铁电层14。间隙ag可分别位于第二部分12a2中。
35.第二部分12a2可包括平坦内表面、倾斜内表面或其组合。例如，当第二部分12a2包括倾斜内表面时，第二部分12a2的靠近狭缝sl的内表面的厚度可大于其靠近沟道层15的内表面的厚度。第二密封层12b可形成在狭缝sl中。间隙ag的区域可由第一密封层12a和第二密封层12b中的任一者或二者限定。
36.沟道层15可在第三方向iii上穿过层叠结构st。多个沟道层15可布置在第一方向i和与第一方向i交叉的第二方向ii上。第三方向iii可与第一方向i和第二方向ii交叉。根据实施方式，第三方向iii可从由第一方向i和第二方向ii限定的平面突出。沟道层15可包括诸如硅、锗或多晶硅的半导体材料，或者可包括纳米结构。
37.沟道层15可具有中央区域敞开的管状结构、中央区域实心的结构或其组合。沟道层15可具有不规则内表面、不规则外表面或者不规则内外表面。当沟道层15的内表面或外表面具有不规则结构时，沟道层15可在与导电层11对应的水平处具有相对大的宽度，并且在与间隙ag对应的水平处具有相对小的宽度。
38.间隙填充层16可形成在沟道层15中，并且间隙填充层16可包括诸如氧化物或氮化物的绝缘材料。
39.铁电层14可形成为围绕沟道层15的侧壁。铁电层14可插置在沟道层15和导电层11之间以及沟道层15和间隙ag之间。另外，铁电层14可插置在沟道层15和掩模图案13之间。
40.铁电层14可围绕间隙ag的第二部分p2。铁电层14可包括围绕沟道层15的侧壁的第一部分14p1以及从第一部分14p1突出的第二部分14p2。铁电层14的第二部分14p2可在间隙ag的第二部分p2之间延伸。
41.铁电层14的侧壁可包括限定在第二部分14p2之间的凹槽g。凹槽g可位于与间隙ag对应的水平处。间隙ag和第一密封层12a中的任一者或二者可分别位于凹槽g中。
42.铁电层14可包括不规则或平坦内表面。参照图1b，铁电层14的内表面可沿着间隙ag的第二部分p2的轮廓弯曲。参照图1c，铁电层14可具有平坦内表面。铁电层14的内表面可以是蚀刻表面。沟道层15可相应地具有平坦外表面和内表面。
43.第一介电图案17a可插置在铁电层14和导电层11之间。第一介电图案17b可插置在铁电层14和掩模图案13之间。第一介电图案17a和17b可包括具有大于铁电层14的带隙的材料。第一介电图案17a和17b可包括氧化物。根据实施方式，第一介电图案17a和17b可包括氧化硅(sio2)。
44.各个第一介电图案17a可包括第一方向i上的第一厚度t1和第三方向上的第一长度l1。导电层11可具有第三方向iii上的第二厚度t2。第一长度l1可具有与第二厚度t2基本上相同的值或小于第二厚度t2的值。
45.然而，当第一厚度t1太小时，可能难以防止存储器单元的栅极击穿。另一方面，当第一厚度t1太大时，由于去极化场，铁电特性可能劣化。因此，可考虑存储器单元的栅极击穿和去极化场所导致的铁电特性的劣化来确定第一厚度t1。第一厚度t1可在至的范围内。
46.牺牲图案18可插置在第一介电图案17b和掩模图案13之间。牺牲图案18可以是在制造工艺期间使用的保护层的残留物。牺牲图案18可包括相对于氧化物或氮化物具有高蚀刻选择性的材料。牺牲图案18可包括具有高于第一介电图案17a和17b的介电常数的材料。牺牲图案18可包括高k材料，并且可包括钛(ti)、锆(zr)或铪(hf)。根据实施方式，牺牲图案18可包括掺杂有硅(si)的高k材料。
47.第二介电层19可围绕铁电层14。第二介电层19可插置在铁电层14和第一介电图案17a之间以及铁电层14和间隙ag之间。第二介电层19可插置在铁电层14和第一密封层12a之间。第二介电层19可改进铁电层14相对于第一密封层12a以及第一介电图案17a和17b的附着力。
48.第二介电层19可包括具有高于第一介电图案17a和17b的介电常数的材料。根据实施方式，第二介电层19可包括高k材料，并且包括sio2、hfo2、zro2、la2o3、tio2等。另选地，第二介电层19可包括具有大于铁电层14的带隙的材料。根据实施方式，第二介电层19可包括sio2。
49.根据上述结构，晶体管可位于沟道层15与导电层11之间的交叉处。晶体管可以是存储器单元或选择晶体管。各个存储器单元可包括铁电层14并且根据铁电层14的极化状态来存储数据。
50.间隙ag可存在于层叠的存储器单元之间。间隙ag可比导电层11更朝着沟道层15突出。因此，可有效地控制存储器单元之间的空间区域中的边缘场。存储器单元之间的干扰以及层叠的存储器单元之间的寄生电容器可减小。
51.各个存储器单元可包括第一介电图案17a和第二介电层19。当第一介电图案17a包括具有大于铁电层14的带隙的材料时，可确保存储器单元的栅极击穿电压。以相同的方式，当第二介电层19包括具有大于铁电层14的带隙的材料时，可确保存储器单元的击穿电压。
52.当第二介电层19包括高k材料时，施加到第二介电层19的电场的强度可减小，并且施加到铁电层14的电场的强度可增加。因此，在编程操作、读操作或擦除操作期间使用的操作电压的电压电平可减小，并且存储器窗口可改进。
53.图2a至图2c是示出根据本公开的实施方式的半导体装置的结构的图。图2b和图2c示出图2a的b-b’横截面。图2a示出图2b和图2c在导电层11的水平处的布局。以下，将省略上面已经提及的组件的任何重复详细描述。
54.参照图2a至图2c，半导体装置可包括导电层11、沟道层15、铁电层14、第一介电图案17a和间隙ag。半导体装置还可包括密封层12、掩模图案13、间隙填充层16、第一介电图案17b、牺牲图案18、第二介电层19、第三介电层20或其组合。
55.第三介电层20可围绕沟道层15的侧壁。第三介电层20可插置在沟道层15和铁电层
14之间。可通过第三介电层20改进铁电层14和沟道层15之间的粘附力。
56.第三介电层20可沿着铁电层14的内表面形成。参照图2b，铁电层14的内表面可具有其外表面的凹槽转移到内表面的轮廓。铁电层14的内表面可以是弯曲的，并且第三介电层20可沿着铁电层14的弯曲内表面适形地形成。参照图2c，铁电层14可具有平坦内表面。铁电层14的内表面可以是蚀刻表面，并且第三介电层20可沿着平坦内表面适形地形成。因此，第三介电层20或沟道层15可具有平坦外表面和平坦内表面。
57.第三介电层20可包括与第二介电层19基本上相同或不同的材料。第三介电层20可包括具有高于第一介电图案17a的介电常数的材料。根据实施方式，第三介电层20可包括高k材料并且包括sio2、hfo2、zro2、la2o3、tio2等。另选地，第三介电层20可包括具有大于铁电层14的带隙的材料。根据实施方式，第三介电层20可包括sio2。
58.根据上述结构，存储器单元可包括第一介电图案17a和第二介电层19、或者第一介电图案17a和第三介电层20、或者第一介电图案17a、第二介电层19和第三介电层20。
59.图3a和图3b是示出根据本公开的实施方式的半导体装置的结构的图。图3b示出c-c’横截面。图3a示出图3b在导电层11的水平处的布局。以下，将省略上面已经提及的组件的任何重复详细描述。
60.参照图3a和图3b，半导体装置可包括导电层11、沟道层15、铁电图案24a、第一介电图案17a和间隙ag。半导体装置还可包括密封层12、掩模图案13、间隙填充层16、第一介电图案17b、牺牲图案18、第二介电图案19a、第二介电图案19b、铁电图案24b或其组合。
61.铁电图案24a可形成为围绕沟道层15的侧壁。铁电图案24a可位于与导电层11对应的水平处并且可彼此分离。铁电图案24b可插置在沟道层15和掩模图案13之间。
62.第一介电图案17a可插置在铁电图案24a和导电层11之间。第一介电图案17b可插置在铁电图案24b和掩模图案13之间。
63.第二介电图案19a可插置在铁电图案24a和第一介电图案17a之间。另外，第二介电图案19a可在铁电图案24a和第一密封层12a之间延伸。第二介电图案19a可具有c形横截面，以使得各个第二介电图案19a可围绕各个铁电图案24b。第二介电图案19a可仅插置在铁电图案24a和第一介电图案17a之间。第二介电图案19a可具有i形横截面。第二介电图案19b可插置在铁电图案24b和第一介电图案17b之间。
64.间隙ag可插置在导电层11之间并且在铁电图案24a之间延伸。铁电图案24a可位于间隙ag的第二部分p2之间。
65.根据上述结构，存储器单元可分别包括铁电图案24a。当层叠的存储器单元共享铁电层时，可导致层叠的存储器单元之间在第三方向iii上的干扰。例如，当在第一存储器单元被编程之后第二存储器单元被编程时，可通过第一存储器单元的编程操作所导致的边缘场将超过矫顽场(ec)的电场施加到空间区域中的铁电层。另外，当第二存储器单元被编程到与第一存储器单元不同的极化状态时，可通过第二存储器单元的编程操作所导致的边缘场将超过矫顽场(ec)的电场施加到第一存储器单元或空间区域的铁电层。结果，第一存储器单元的阈值电压可能改变并且编程擦除窗口可能减小。随着层叠的存储器单元之间的距离减小，这种干扰现象可能恶化。另外，边缘场可能使得难以控制空间区域中的铁电层。因此，根据实施方式，可通过去除空间区域中的铁电层来形成铁电图案24a。由于存储器单元分别包括铁电图案24a，所以可减小或防止干扰，并且可靠性可改进。
66.图4a和图4b是示出根据本公开的实施方式的半导体装置的结构的示图。图4b示出图4a的d-d’横截面。图4a示出图4b在导电层11的水平处的布局。以下，将省略上面已经提及的组件的任何重复详细描述。
67.参照图4a和图4b，半导体装置可包括导电层11、沟道层15、铁电图案24a、第一介电图案17a和间隙ag。半导体装置还可包括密封层12、掩模图案13、间隙填充层16、第一介电图案17b、牺牲图案18、第二介电图案19a、第二介电图案19b、铁电图案24b、第三介电层20或其组合。
68.第三介电层20可围绕沟道层15的侧壁。第三介电层20可插置在沟道层15与铁电图案24a和24b之间。第三介电层20可插置在沟道层15和间隙ag之间以及沟道层15和第一密封层12a之间。可通过第三介电层20改进铁电图案24a和24b与沟道层15之间的附着力。第三介电层20可沿着铁电图案24a和24b的内表面适形地形成。
69.根据上述结构，存储器单元可包括第一介电图案17a和第二介电图案19a、或者第一介电图案17a和第三介电层20、或者第一介电图案17a、第二介电图案19a和第三介电层20。
70.图5a至图5c是示出根据本公开的实施方式的半导体装置的结构的图。图5b和5c示出图5a的e-e’横截面。图5a示出图5b和图5c在导电层31的水平处的布局。以下，将省略上面已经提及的组件的任何重复详细描述。
71.参照图5a至图5c，半导体装置可包括层叠结构st、沟道层35、铁电层34、第一介电层37和牺牲图案38a。半导体装置还可包括间隙填充层36、牺牲图案38b、第二介电层39或其组合。
72.层叠结构st可包括彼此交替地层叠的导电层31和绝缘层32。掩模图案33可位于层叠结构st上方。掩模图案33可包括氮化物、基于碳的材料或其组合。
73.导电层31可以是选择晶体管、存储器单元等的栅电极。导电层31可包括诸如钨或钼的金属或者诸如多晶硅或硅化物的导电材料。绝缘层32可将栅电极彼此绝缘并且包括诸如氧化物或氮化物的绝缘材料。
74.各个绝缘层32可包括插置在导电层31之间的第一部分p1以及比导电层31更朝着沟道层35突出的第二部分p2。第二部分p2可包括倒圆的边缘。在第三方向iii上，第二部分p2的宽度可与第一部分p1的宽度基本上相同、大于第一部分p1的宽度或小于第一部分p1的宽度。
75.沟道层35可在第三方向iii上穿过层叠结构st。多个沟道层35可布置在第一方向i和第二方向ii上。沟道层35可包括诸如硅、锗或多晶硅的半导体材料，或者可包括纳米结构。
76.沟道层35可具有中央区域敞开的管状结构、中央区域实心的结构或其组合。沟道层35可具有不规则内表面、不规则外表面或者不规则内外表面。当沟道层35的内表面或外表面具有不规则时，沟道层35可在与导电层31对应的水平处具有相对大的宽度并且在与绝缘层32对应的水平处具有相对小的宽度。
77.间隙填充层36可形成在沟道层35中并且包括诸如氧化物或氮化物的绝缘材料。
78.铁电层34可形成为围绕沟道层35的侧壁。铁电层34可插置在沟道层35和导电层31之间以及沟道层35和绝缘层32之间。另外，铁电层34可插置在沟道层35和掩模图案33之间。
79.铁电层34可围绕绝缘层32的第二部分p2。铁电层34可包括围绕沟道层35的侧壁的第一部分34p1以及从第一部分34p1突出的第二部分34p2。铁电层34的第二部分34p2可在绝缘层32的第二部分p2之间延伸。
80.铁电层34的侧壁可包括限定在第二部分34p2之间的凹槽。凹槽可位于与绝缘层32对应的水平处。各个绝缘层32可位于各个凹槽中。另外，牺牲图案38a和38b、第一介电层37、第二介电层39或其组合可进一步形成在各个凹槽中。
81.铁电层34可包括不规则或平坦内表面。参照图5b，铁电层34的内表面可沿着绝缘层32的第二部分p2的轮廓弯曲。参照图5c，铁电层34可具有平坦内表面。铁电层34的内表面可以是蚀刻表面。沟道层35可相应地具有平坦外表面或内表面。
82.第一介电层37可围绕铁电层34的侧壁。第一介电层37可插置在铁电层34和导电层31之间以及铁电层34和绝缘层32之间。另外，第一介电层37可插置在铁电层34和掩模图案33之间。
83.第一介电层37可包括具有大于铁电层34的带隙的材料。第一介电层37可包括氧化物。根据实施方式，第一介电层37可包括sio2。
84.牺牲图案38a可插置在铁电层34和绝缘层32之间。各个牺牲图案38a可围绕绝缘层32的各个第二部分p2。牺牲图案38b可插置在第一介电层37和掩模图案33之间。牺牲图案38a和38b可通过导电层31彼此分离。
85.牺牲图案38a和38b可包括相对于氧化物或氮化物具有高蚀刻选择性的材料。牺牲图案38a和38b可包括具有高于第一介电层37的介电常数的材料。牺牲图案38a和38b可包括高k材料，并且可包括钛(ti)、锆(zr)或铪(hf)。根据实施方式，牺牲图案38a和38b可包括掺杂有硅(si)的高k材料。牺牲图案38a和38b可具有至范围内的厚度。
86.第二介电层39可围绕铁电层34。第二介电层39可插置在铁电层34和第一介电层37之间。可通过第二介电层39改进铁电层34和第一介电层37之间的附着力。
87.第二介电层39可包括具有高于第一介电层37的介电常数的材料。根据实施方式，第二介电层39可包括高k材料并且包括sio2、hfo2、zro2、la2o3、tio2等。另选地，第二介电层39可包括具有大于铁电层34的带隙的材料。根据实施方式，第二介电层39可包括sio2。
88.根据上述结构，绝缘层32可位于层叠的存储器单元之间，并且绝缘层32可比导电层31更朝着沟道层35突出。绝缘层32可突出到存储器单元之间的空间区域中，以使得可通过绝缘层32在空间区域中生成去极化场。因此，可防止或减小空间区域中的铁电层34的极化。
89.各个存储器单元可包括第一介电层37和第二介电层39。当第一介电层37包括具有大于铁电层34的带隙的材料时，可确保存储器单元的栅极击穿电压。以相同的方式，当第二介电层39包括具有大于铁电层34的带隙的材料时，可确保存储器单元的栅极击穿电压。
90.当第二介电层39包括高k材料时，施加到第二介电层39的电场的强度可减小，并且施加到铁电层34的电场的强度可增加。因此，在编程操作、读操作或擦除操作期间使用的操作电压的电压电平可减小，并且存储器窗口可改进。
91.图6a至图6c是示出根据本公开的实施方式的半导体装置的结构的图。图6b和图6c示出图6a的f-f’横截面。图6a示出图6b和图6c在导电层31的水平处的布局。以下，将省略上面已经提及的组件的任何重复详细描述。
92.参照图6a至图6c，半导体装置可包括层叠结构st、沟道层35、铁电层34、第一介电层37和牺牲图案38a。半导体装置还可包括间隙填充层36、牺牲图案38b、第二介电层39、第三介电层40或其组合。
93.第三介电层40可围绕沟道层35的侧壁。第三介电层40可插置在沟道层35和铁电层34之间。可通过第三介电层40改进铁电层34与沟道层35之间的附着力。
94.第三介电层40可沿着铁电层34的内表面形成。参照图6b，铁电层34的内表面可具有其外壁的凹槽转移到其内表面的轮廓。铁电层34的内表面可以是弯曲的，并且第三介电层40可沿着铁电层34的弯曲内表面适形地形成。参照图6c，铁电层34可具有平坦内表面。铁电层34的内表面可以是蚀刻表面，并且第三介电层40可沿着平坦内表面适形地形成。
95.第三介电层40可包括与第二介电层39基本上相同或不同的材料。第三介电层40可包括具有高于第一介电层37的介电常数的材料。根据实施方式，第三介电层40可包括高k材料并且包括sio2、hfo2、zro2、la2o3、tio2等。另选地，第三介电层40可包括具有大于铁电层34的带隙的材料。根据实施方式，第三介电层40可包括sio2。
96.根据上述结构，存储器单元可包括第一介电层37和第二介电层39、或者第一介电层37和第三介电层40、或者第一介电层37、第二介电层39和第三介电层40。
97.图7a和图7b是示出根据本公开的实施方式的半导体装置的结构的图。图7b示出图7a的g-g’横截面。图7a示出图3b在导电层31的水平处的布局。以下，将省略上面已经提及的组件的任何重复详细描述。
98.参照图7a和图7b，半导体装置可包括层叠结构st、沟道层35、铁电图案34a、第一介电层37和牺牲图案38a。半导体装置还可包括铁电图案34b、间隙填充层36、第二介电图案39a、第二介电图案39b或其组合。
99.铁电图案34a可形成为围绕沟道层35的侧壁。铁电图案34a可位于与导电层31对应的水平处并且可彼此分离。第一介电层37可插置在铁电图案34a和导电层31之间以及沟道层35和绝缘层32之间。铁电图案34b可插置在沟道层35和掩模图案33之间。第二介电图案39b可插置在铁电图案34b和第一介电层37之间。
100.绝缘层32可插置在导电层31之间并且在铁电图案34a之间延伸。铁电图案34a可分别位于绝缘层32的第二部分p2之间。
101.根据上述结构，存储器单元可分别包括铁电图案34a。尽管未示出，半导体装置还可包括如图6a至图6c所示的第三介电层40，其围绕沟道层35的侧壁。
102.图8a和图8b是示出根据本公开的实施方式的半导体装置的结构的图。图8b示出图8a的h-h’横截面。图8a示出图8b在导电层31的水平处的布局。以下，将省略上面已经提及的组件的任何重复详细描述。
103.参照图8a和图8b，半导体装置可包括层叠结构st、沟道层35、铁电层34、第一介电层37和牺牲图案38a。半导体装置还可包括间隙填充层36、牺牲图案38b、第二介电层39、间隙ag、密封层42或其组合。
104.层叠结构st可包括彼此交替地层叠的导电层31和绝缘层。绝缘层可包括间隙ag。绝缘层可以是密封层42的一部分。狭缝sl可在第三方向iii上穿过层叠结构st，并且密封层42可填充狭缝sl的至少一部分。密封层42可包括第一密封层42a和第二密封层42b中的任一者或二者。第一密封层42a可填充狭缝sl的一部分并且在层叠的导电层31之间延伸。第二密
封层42b可形成在狭缝sl中。
105.间隙ag的区域可由第一密封层42a和第二密封层42b中的任一者或二者限定。在一些实施方式中，间隙ag可以是未填充材料层的中空空间，并且可填充有气体、液体或其任何组合。在一些实施方式中，间隙ag可包括空气。
106.各个间隙ag可包括插置在导电层31之间的第一部分p1以及比导电层31更朝着沟道层35突出的第二部分p2。在第三方向iii上，第二部分p2的宽度可与第一部分p1的宽度基本上相同或大于第一部分p1的宽度。
107.各个牺牲图案38a可分别围绕间隙ag的第二部分p2。牺牲图案38a可插置在第一介电层37和第一密封层42a之间。
108.根据上述结构，间隙ag可位于层叠的存储器单元之间，并且间隙ag可比导电层31更朝着沟道层35突出。因此，可有效地控制存储器单元之间的空间区域中的边缘场。此外，存储器单元之间的干扰以及层叠的存储器单元之间的寄生电容器可减小。
109.尽管未示出，半导体装置还可包括如图6a至图6c所示的第三介电层40，第三介电层40插置在沟道层35和铁电层34之间。另外，半导体装置可包括如图7a和图7b所示的铁电图案34a和34b以代替铁电层34，或者如图7a和图7b所示的第二介电图案39a和39b以代替第二介电层39。
110.图9a至图9e是示出根据本公开的实施方式的半导体装置的制造方法的图。以下，将省略上面已经提及的组件的任何重复详细描述。
111.参照图9a，可形成层叠结构st。层叠结构st可包括交替地层叠的第一材料层51和第二材料层52。第一材料层51可包括相对于第二材料层52具有高蚀刻选择性的材料。例如，第一材料层51可包括诸如氮化物的牺牲材料，并且第二材料层52可包括诸如氧化物的绝缘材料。在另一示例中，第一材料层51可包括诸如多晶硅、钨或钼的导电材料，并且第二材料层52可包括诸如氧化物的绝缘材料。
112.第一开口op1可穿过层叠结构st形成，并且包括第二材料层52比第一材料层51突出更多的内壁。在实施方式中，第二材料层52比第一材料层51从内壁突出到第一开口op1中更多。
113.根据实施方式，在层叠结构st上形成掩模图案53之后，可使用掩模图案53作为蚀刻屏障来蚀刻层叠结构st以形成开口。然后，可在通过开口暴露的第二材料层52上选择性地沉积第二材料。结果，可形成第一开口op1，该第一开口op1包括第二材料层52比第一材料层51突出更多的内壁。第二材料层52可比掩模图案53的侧壁突出到第一开口op1中更多。另外，由于沉积工艺的特性，第二材料层52的突出部分可具有倒圆的边缘。
114.根据实施方式，在层叠结构st上形成掩模图案53之后，可使用掩模图案53作为蚀刻屏障来蚀刻层叠结构st以形成开口。可选择性地蚀刻通过开口暴露的第一材料层51。因此，可形成第一开口op1，该第一开口op1具有第二材料层52比第一材料层51突出更多的内壁。因此，第二材料层52的侧壁可与掩模图案53的侧壁对齐。第一材料层51的侧壁可比掩模图案53的侧壁与第一开口op1分离开更多。另外，在蚀刻工艺期间，电场可围绕第二材料层52的突出边缘集中，以使得边缘可被倒圆。
115.参照图9b，可在第一开口op1中形成牺牲层58。牺牲层58可沿着第一开口op1的内表面适形地形成。牺牲层58可在后续工艺期间用作保护层。牺牲层58可包括相对于第一材
料层51和第二材料层52具有高蚀刻选择性的材料。牺牲层58可包括高k材料，并且可包括钛(ti)、锆(zr)或铪(hf)。根据实施方式，牺牲层58可包括掺杂有硅(si)的高k材料。
116.可在牺牲层58中形成第一介电层57，可在第一介电层57中形成铁电层54，并且可在铁电层54中形成沟道层55。铁电层54可包括弯曲或平坦内表面。然而，在铁电层54的内表面被蚀刻至预定厚度之后，可形成沟道层55。牺牲层58可包括具有高于第一介电层57的介电常数的材料。第一介电层57可包括具有大于铁电层54的带隙的材料。第一介电层57可包括诸如氧化硅(sio2)的氧化物。
117.在形成铁电层54之前，可在第一介电层57中形成第二介电层59。第二介电层59可包括具有高于第一介电层57的介电常数的材料。根据实施方式，第二介电层59可包括高k材料并且包括sio2、hfo2、zro2、la2o3、tio2等。另选地，第二介电层59可包括具有大于铁电层54的带隙的材料。根据实施方式，第二介电层59可包括sio2。
118.另外，尽管未示出，在形成沟道层55之前，可在铁电层54中形成第三介电层。第三介电层可包括具有大于铁电层54的带隙的材料或者具有高于第一介电层57的介电常数的材料。
119.间隙填充层56可被包括在沟道层55中。根据实施方式，在铁电层54中形成沟道材料之后，可在沟道材料中形成间隙填充层56。然后，间隙填充层56可被部分地蚀刻，并且可在间隙填充层56被蚀刻的区域中另外形成沟道材料，从而形成沟道层55。
120.参照图9c，狭缝sl可穿过掩模图案53和层叠结构st。随后，可通过穿过狭缝sl选择性地蚀刻第一材料层51来形成第二开口op2。可在第一材料层51包括相对于牺牲层58和第二材料层52具有高蚀刻选择性的材料的条件下蚀刻第一材料层51。因此，第一介电层57可由牺牲层58保护。
121.参照图9d，可通过第二开口op2选择性地蚀刻牺牲层58以暴露第一介电层57。结果，牺牲层58在与第二材料层52对应的位置处的部分可保留，从而形成牺牲图案58a。牺牲层58在与掩模图案53对应的位置处的部分也可保留，从而形成牺牲图案58b。
122.参照图9e，可在第二开口op2中形成导电层61。根据实施方式，可形成包括诸如钨或钼的金属的导电层61。在形成导电层61之前，可在第二开口op2中形成由氮化钽、氮化钛或氮化钨形成的屏障层。
123.根据上述制造方法，可形成包括铁电层54的存储器单元。层叠的存储器单元可共享铁电层54。第二材料层52可位于层叠的存储器单元之间并且比导电层61更朝着沟道层55突出。
124.图10a至图10c是示出根据本公开的实施方式的半导体装置的制造方法的图。以下，将省略上面已经提及的组件的任何重复详细描述。
125.图10a至图10c是示出在上面参照图9a至图9e描述的制造工艺之后执行的工艺的示图。参照图10a，可通过穿过狭缝sl选择性地蚀刻第二材料层52来形成第三开口op3。可在第二材料层52相对于牺牲图案58a和58b以及导电层61具有高蚀刻选择性的条件下蚀刻第二材料层52。因此，第一介电层57可由牺牲图案58a和58b保护。
126.参照图10b，可通过第三开口op3选择性地蚀刻牺牲图案58a和58b以暴露第一介电层57。因此，牺牲图案58a可被去除并且第一介电层57可暴露。另外，牺牲图案58b的通过第三开口op3暴露的部分可被蚀刻以形成牺牲图案58c。牺牲图案58c可插置在沟道层54和掩
模图案53之间。
127.可通过第三开口op3选择性地蚀刻第一介电层57。第一介电层57的通过第三开口op3暴露的部分可被蚀刻，并且第二介电层59或铁电层54可暴露。第一介电层57的插置在铁电层54和导电层61之间的部分可保留，从而形成第一介电图案57a。第一介电层57的插置在铁电层54和掩模图案53之间的部分可保留，从而形成第一介电图案57b。
128.随着牺牲图案58a和58b以及第一介电层57被蚀刻，第三开口op3可扩大。各个扩大的第三开口op3’可具有均匀的宽度或根据其区域变化的宽度。根据实施方式，各个扩大的第三开口op3’可具有第一介电图案57a之间的第一宽度w1以及导电层61之间的第二宽度w2。第一宽度w1可大于第二宽度w2。
129.尽管未示出，通过第三开口op3’暴露的第二介电层59可被蚀刻。结果，第二介电层59的通过第三开口op3’暴露的部分可被去除，并且第二介电层59可仅保留在铁电层54和导电层61之间。另选地，通过第三开口op3’暴露的第二介电层59和铁电层54可被蚀刻。因此，铁电层54和第二介电层59可仅保留在沟道层55和导电层61之间。
130.参照图10c，可通过密封第三开口op3’来在第三开口op3’中形成间隙ag。根据实施方式，密封第三开口op3’可通过在狭缝sl中形成密封层62来执行，因此可分别在第三开口op3’中形成间隙ag。密封层62可包括诸如氧化物的绝缘材料。密封层62可包括第一密封层62a并且还包括第二密封层62b。
131.第一密封层62a可沿着第三开口op3’和狭缝sl的内表面形成。第一密封层62a可插置在导电层61之间以及第一介电图案57a之间。第一密封层62a可接触第二介电层59或铁电层54。
132.第一密封层62a可使用沉积工艺来形成。第一密封层62a可具有均匀的厚度或根据其区域变化的厚度。第一密封层62a可在第三开口op3’联接到狭缝sl的部分处具有相对大的厚度。在各个第三开口op3’中，第一密封层62a可具有倾斜内表面。至少一些第三开口op3’可由第一密封层62a密封。
133.然而，当存在未被第一密封层62a密封的第三开口op3’时，可另外形成第二密封层62b。第二密封层62b可沿着狭缝sl的内表面形成。根据情况，第二密封层62b可延伸到第三开口op3’中。
134.根据上述制造方法，可形成包括铁电层54的存储器单元。另外，间隙ag可位于层叠的存储器单元之间并且比导电层61更朝着沟道层55突出。
135.图11a至图11d是示出根据本公开的实施方式的半导体装置的制造方法的图。以下，将省略上面已经提及的组件的任何重复详细描述。
136.参照图11a，可形成层叠结构st。层叠结构st可包括交替地层叠的第一材料层71和第二材料层72。第一材料层71可包括相对于第二材料层72具有高蚀刻选择性的材料。第一开口op1可穿过层叠结构st形成，并且包括第二材料层72比第一材料层71突出更多的内壁。
137.随后，可在第一开口op1中形成牺牲层78。牺牲层78可包括相对于第一材料层71和第二材料层72具有高蚀刻选择性的材料。可在牺牲层78中形成第一介电层77，并且可在第一介电层77中形成铁电层74。牺牲层78可包括具有高于第一介电层77的介电常数的材料。第一介电层77可包括具有大于铁电层74的带隙的材料。牺牲层78、第一介电层77和铁电层74也可形成在掩模图案73的上表面上。
138.在形成铁电层74之前，可在第一介电层77中形成第二介电层79。第二介电层79可包括具有高于第一介电层77的介电常数的材料。另选地，第二介电层79可包括具有大于铁电层74的带隙的材料。
139.参照图11b，可通过蚀刻铁电层74来形成铁电图案74a和74b。在不使用单独的掩模图案的情况下，可通过完全回蚀方法蚀刻铁电层74。铁电层74的相对突出到第一开口op1中的部分可被蚀刻。铁电图案74a可形成在突出的第二材料层72之间。另外，铁电图案74b可形成在掩模图案73的侧壁上。
140.当铁电层74被蚀刻时，第二介电层79可暴露。暴露的第二介电层79可被蚀刻，从而形成第二介电图案79a和79b。第二介电图案79a可位于突出的第二材料层72之间。第二介电图案79a可分别围绕铁电图案74a并且具有c形横截面。第二介电图案79b可形成在掩模图案73的侧壁上并且插置在铁电图案74b和第一介电层77之间。
141.尽管未示出，第三介电层可形成在第一开口op1中。第三介电层可包括具有大于铁电层74的带隙的材料或者具有高于第一介电层77的介电常数的材料。
142.参照图11c，可在第一开口op1中形成沟道层75和间隙填充层76。可穿过掩模图案73和层叠结构st形成狭缝sl。随后，可通过穿过狭缝sl选择性地蚀刻第一材料层71来形成第二开口op2。可在第一材料层71包括相对于牺牲层78和第二材料层72具有高蚀刻选择性的材料的条件下蚀刻第一材料层71。
143.参照图11d，可通过穿过第二开口op2选择性地蚀刻牺牲层78来形成牺牲图案78a和78b。结果，第一介电层77可暴露。随后，可在第二开口op2中形成导电层81。
144.根据上述制造方法，可形成分别包括铁电图案74a的存储器单元。
145.图12a至图12c是示出根据本公开的实施方式的半导体装置的制造方法的图。以下，将省略上面已经提及的组件的任何重复详细描述。
146.图12a至图12c是示出在上面参照图11a至图11d描述的制造工艺之后执行的工艺的示图。参照图12a，可通过穿过狭缝sl选择性地蚀刻第二材料层72来形成第三开口op3。可在第二材料层72相对于牺牲图案78a和78b以及导电层81具有高蚀刻选择性的条件下蚀刻第二材料层72。
147.参照图12b，可通过第三开口op3蚀刻牺牲图案78a和78b以及第一介电层77。结果，沟道层75可暴露，并且可形成牺牲图案78c以及第一介电图案77a和77b。结果，第三开口op3’可朝着沟道层75延伸。
148.随后，可通过第三开口op3蚀刻第二介电图案79a和79b或者第二介电图案79a和79b以及铁电图案74a和74b。结果，第三开口op3’可进一步朝着沟道层75延伸。另外，即使在铁电层74的蚀刻期间铁电图案74a和74b未完全分离，也可通过另外蚀刻铁电层74来完全分离铁电图案74a和74b。
149.参照图12c，通过形成密封层82，可形成分别位于第三开口op3’中的间隙ag。密封层82可包括第一密封层82a和第二密封层82b中的任一者或二者。
150.根据上述制造方法，可形成分别包括铁电图案74a的存储器单元。另外，可形成位于导电层81中并在铁电图案74a之间延伸的间隙ag。
151.图13a和图13b是示出根据本公开的实施方式的半导体装置的制造方法的图。以下，将省略上面已经提及的组件的任何重复详细描述。
152.图13a和图13b是示出在上面参照图9a至图9e描述的制造工艺之后执行的工艺的示图。参照图13a，可通过穿过狭缝sl选择性地蚀刻第二材料层52来形成第三开口op3。可在第二材料层52包括相对于牺牲图案58a和58b以及导电层61具有高蚀刻选择性的材料的条件下蚀刻第二材料层52。因此，第一介电层57可由牺牲图案58a和58b保护。
153.参照图13b，可形成密封层62’，以使得可形成分别位于第三开口op3中的间隙ag。密封层62’可包括第一密封层62a’和第二密封层62b’中的任一者或二者。可在形成密封层62’之前蚀刻牺牲图案58a和58b。
154.然而，上面参照图13a和图13b描述的工艺可在上面参照图11a至图11d描述的制造工艺之后执行。另外，本公开中描述的实施方式可彼此组合。
155.图14是示出根据本公开的实施方式的存储器系统1000的图。
156.参照图14，存储器系统1000可包括被配置为存储数据的存储器装置1200以及在存储器装置1200和主机2000之间执行通信的控制器1100。
157.主机2000可以是被配置为将数据存储在存储器系统1000中或者从存储器系统1000检索数据的装置或系统。主机2000可生成对各种操作的请求并且将所生成的请求输出到存储器系统1000。请求可包括对编程操作的编程请求、对读操作的读请求以及对擦除操作的擦除请求。主机2000可使用高速外围组件互连(pcie)、高级技术附件(ata)、串行ata(sata)、并行ata(pata)、串行附接scsi(sas)、高速非易失性存储器(nvme)、通用串行总线(usb)、多媒体卡(mmc)、增强小型磁盘接口(esdi)和集成驱动电子设备(ide)当中的至少一种接口协议来与存储器系统1000通信。
158.主机2000可包括计算机、便携式数字装置、平板、数字相机、数字音频播放器、电视、无线通信装置或蜂窝电话中的至少一个。然而，所公开的技术的实施方式不限于此。
159.控制器1100可控制存储器系统1000的总体操作。控制器1100可响应于主机2000的请求而控制存储器装置1200。控制器1100可控制存储器装置1200应主机2000的请求执行编程操作、读操作和擦除操作。另选地，在没有来自主机2000的请求的情况下，为了存储器系统1000的性能改进，控制器1100可执行后台操作。
160.为了控制存储器装置1200的操作，控制器1100可将控制信号和数据信号传送至存储器装置1200。控制信号和数据信号可通过不同的输入/输出线传送至存储器装置1200。数据信号可包括命令、地址或数据。控制信号可用于区分输入数据信号的时段。
161.存储器装置1200可响应于控制器1100的控制而执行编程操作、读操作和擦除操作。存储器装置1200可以是当电源被切断时丢失数据的易失性存储器，或者在没有电源的情况下保持数据的非易失性存储器。根据实施方式，存储器装置1200可以是上述半导体装置(可以是闪存装置)。
162.应来自主机2000的对编程操作、读操作或擦除操作的请求，控制器1100可命令具有上面参照图1a至图8b描述的结构或者通过参照图9a至图13b描述的方法制造的存储器装置1200执行编程操作、读操作或擦除操作。这样，单元性能特性和保持特性可改进。
163.图15是示出根据本公开的实施方式的存储器系统30000的图。
164.参照图15，存储器系统30000可被具体实现到蜂窝电话、智能电话、平板计算机、个人计算机(pc)、个人数字助理(pda)或无线通信装置中。存储器系统30000可包括存储器装置2200以及控制存储器装置2200的操作的控制器2100。
165.控制器2100可响应于处理器3100的控制而控制存储器装置2200的数据存取操作(例如，存储器装置2200的编程操作、擦除操作或读操作)。
166.编程到存储器装置2200中的数据可响应于控制器2100的控制而通过显示器3200输出。
167.无线电收发器3300可通过天线ant来交换无线电信号。例如，无线电收发器3300可将通过天线ant接收的无线电信号改变为可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号并将所处理的信号传送到控制器2100或显示器3200。控制器2100可将处理器3100所处理的信号传送到存储器装置2200中。另外，无线电收发器3300可将从处理器3100输出的信号改变为无线电信号，并通过天线ant将无线电信号输出到外部装置。用于控制主机的操作的控制信号或者要由处理器3100处理的数据可通过输入装置3400输入，并且输入装置3400可包括诸如触摸板和计算机鼠标的指点装置、键区或键盘。处理器3100可控制显示器3200的操作以使得从控制器2100输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据可通过显示器3200输出。
168.根据实施方式，能够控制存储器装置2200的操作的控制器2100可被实现为处理器3100的一部分或与处理器3100分离的芯片。
169.图16是示出根据本公开的实施方式的存储器系统40000的图。
170.参照图16，存储器系统40000可被具体实现到个人计算机(pc)、平板pc、上网本、电子阅读器、个人数字助理(pda)、便携式多媒体播放器(pmp)、mp3播放器或mp4播放器中。
171.存储器系统40000可包括存储器装置2200以及控制存储器装置2200的数据处理操作的控制器2100。
172.处理器4100可根据通过输入装置4200输入的数据来通过显示器4300输出存储在存储器装置2200中的数据。输入装置4200的示例可包括诸如触摸板或计算机鼠标的指点装置、键区或键盘。
173.处理器4100可控制存储器系统40000的总体操作并且控制控制器2100的操作。根据实施方式，能够控制存储器装置2200的操作的控制器2100可被实现为处理器4100的一部分或与处理器4100分离的芯片。
174.图17是示出根据本公开的实施方式的存储器系统50000的图。
175.参照图17，存储器系统50000可被具体实现到图像处理器(例如数字相机、附接有数字相机的蜂窝电话、附接有数字相机的智能电话或者附接有数字相机的平板pc)中。
176.存储器系统50000可包括存储器装置2200以及控制存储器装置2200的数据处理操作(例如，编程操作、擦除操作或读操作)的控制器2100。
177.存储器系统50000的图像传感器5200可将光学图像转换为数字信号。转换的数字信号可被传送到处理器5100或控制器2100。响应于处理器5100的控制，转换的数字信号可通过显示器5300输出或通过控制器2100存储在存储器装置2200中。另外，存储在存储器装置2200中的数据可响应于处理器5100或控制器2100的控制而通过显示器5300输出。
178.根据实施方式，能够控制存储器装置2200的操作的控制器2100可形成为处理器5100的一部分或与处理器5100分离的芯片。
179.图18是示出根据本公开的实施方式的存储器系统70000的图。
180.参照图18，存储器系统70000可包括存储卡或智能卡。存储器系统70000可包括存
储器装置2200、控制器2100和卡接口7100。
181.控制器2100可控制存储器装置2200与卡接口7100之间的数据交换。根据实施方式，卡接口7100可以是安全数字(sd)卡接口或多媒体卡(mmc)接口，但不限于此。
182.卡接口7100可根据主机60000的协议对主机60000与控制器2100之间的数据交换进行接口。根据实施方式，卡接口7100可支持通用串行总线(usb)协议和芯片间(ic)usb协议。卡接口7100可指能够支持主机60000所使用的协议的硬件、安装在硬件中的软件或者信号传输方法。
183.当存储器系统70000连接到诸如pc、平板pc、数字相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可响应于微处理器6100的控制来通过卡接口7100和控制器2100执行与存储器装置2200的数据通信。
184.根据实施方式，可提供具有稳定的结构和改进的可靠性的半导体装置。
185.相关申请的交叉引用
186.本技术要求2020年7月15日提交于韩国知识产权局的韩国专利申请号10-2020-0087831的优先权，其完整公开通过引用并入本文。