半导体结构制作方法及半导体结构与流程

本发明实施例涉及半导体制造技术领域，尤其涉及一种半导体结构制作方法及半导体结构。

背景技术：

随着存储设备技术的逐渐发展，动态随机存储器(dynamicrandomaccessmemory，简称dram)以其较高的密度以及较快的读写速度逐渐应用在各种电子设备中。动态随机存储器通常包括电容结构和晶体管结构，晶体管结构与电容结构相连，以通过晶体管结构读取存储在电容结构中的数据，或者将数据写入到电容结构中。

相关技术中，晶体管结构包括基底，基底上设置有绝缘结构，绝缘结构上具有延伸至基底的多个孔洞，每一孔洞内设置填充有电容连接线，使得基底内的晶体管可以通过电容连接线与电容结构连接，实现数据的读取和写入。制作时，先在基底上形成绝缘结构，并且在绝缘结构上形成多个孔洞，之后采用沉积的方式，在孔洞内沉积导电材料，以在孔洞内形成电容连接线

然而，通过沉积的方式形成电容连接线，容易在电容连接线内形成缝隙，进而影响动态随机存储器的性能。

技术实现要素：

有鉴于此，本发明实施例提供一种半导体结构制作方法及半导体结构，以解决电容连接线内容易形成缝隙，进而影响动态随机存储器性能的技术问题。

本发明实施例提供了一种半导体结构制作方法，包括：提供基底；

在所述基底上形成位线结构，所述位线结构包括平行且间隔设置的多个位线，所述位线的侧壁和顶部包裹有绝缘结构；相邻所述位线上的所述绝缘结构之间具有填充通道；

在所述填充通道内填充导电材料，以形成导电体；所述导电体与所述基底上的晶体管连接；

沿垂直于所述位线的长度方向在所述导电体上形成切缝，以形成间隔分布在所述基底上的多个导电块，每一所述导电块与所述基底上的一个所述晶体管连接。

在可以包括上述实施例的一些实施例中，所述导电体内具有缝隙；

沿垂直于所述位线的长度方向在所述导电体上形成切缝，以形成间隔分布在所述基底上的多个导电块之后还包括：

在所述导电块的顶壁和侧壁上形成导电覆盖层，部分所述导电覆盖层填充在所述缝隙内。

在可以包括上述实施例的一些实施例中，通过低压力化学气相沉积法形成所述导电覆盖层。

在可以包括上述实施例的一些实施例中，

所述导电覆盖层还覆盖在所述切缝对应的所述基底上；

在形成所述导电覆盖层之后还包括去除所述切缝对应的所述基底上的所述导电覆盖层。

在可以包括上述实施例的一些实施例中，去除所述切缝对应的所述基底上的所述导电覆盖层之后还包括：

去除所述导电覆盖层棱边处的部分材料；

在所述切缝内填充绝缘块。

在可以包括上述实施例的一些实施例中，通过蚀刻的方式去除所述切缝对应的所述基底上的所述导电覆盖层，在蚀刻所述基底上的所述导电覆盖层的同时所述导电覆盖层棱边处的部分材料被去除。

在可以包括上述实施例的一些实施例中，在所述切缝内填充绝缘块包括：

形成绝缘材料层，所述绝缘材料层覆盖所述导电块和所述位线结构背离所述基底的顶部，并且所述绝缘材料层充满所述切缝。

在可以包括上述实施例的一些实施例中，形成所述绝缘材料层之后还包括：

去除位于所述导电块和所述位线结构顶部的所述绝缘材料层，以形成位于所述切缝内的所述绝缘块。

在可以包括上述实施例的一些实施例中，在所述基底上形成位线结构包括：

在所述基底上依次层叠的形成位线层以及绝缘覆盖层；

去除部分所述绝缘覆盖层和所述位线层，以形成多个平行且间隔设的位线，每一所述位线背离所述基底的一侧具有绝缘体；

在所述位线和所述绝缘体的侧面形成绝缘侧壁，所述绝缘侧壁和所述绝缘体构成所述绝缘结构。

在可以包括上述实施例的一些实施例中，在所述基底上形成位线结构之前包括：

在所述基底上形成绝缘层；

在所述绝缘层上形成位线接触孔，所述位线接触孔延伸至所述基底上的位线连接结构；

在所述位线接触孔内形成位线接触塞；

形成所述位线包括：所述位线覆盖至少部分所述位线接触塞。

在可以包括上述实施例的一些实施例中，去除部分所述绝缘覆盖层和所述位线层，以形成多个平行且间隔设的位线之后还包括：

去除相邻所述位线之间的所述绝缘层，以形成凹槽；

在所述位线与所述基底垂直的侧面上形成所述绝缘侧壁包括：部分所述绝缘侧壁填充在所述凹槽内。

在可以包括上述实施例的一些实施例中，在形成所述绝缘侧壁之后还包括：

在所述凹槽对应的所述绝缘侧壁上形成电容连接孔，所述电容接触孔延伸至所述基底内的电容接触结构；

在所述填充通道内填充导电材料，以形成导电体包括：部分所述导电体填充在所述电容接触孔内，以与所述电容接触结构接合。

在可以包括上述实施例的一些实施例中，在所述位线和所述绝缘块的侧面形成绝缘侧壁包括：

在所述位线和所述绝缘块的侧面依次形成第一绝缘侧壁、第二绝缘侧壁以及第三绝缘侧壁，所述第一绝缘侧壁和所述第三绝缘侧壁的材质相同，所述第二绝缘侧壁与所述第一绝缘侧壁的材质不同。

在可以包括上述实施例的一些实施例中，所述第一绝缘侧壁和所述第三绝缘侧壁均为氮化硅侧壁，所述第二绝缘侧壁为氧化硅侧壁。

本发明实施例还提供一种半导体结构，通过上述任一实施例中的所述半导体结构制作方法制得。

本实施例提供的半导体结构制作方法及半导体结构，在基底上形成位线结构，位线结构包括平行且间隔设置的多个位线，位线的侧壁和顶部包裹有绝缘结构，相邻位线上的绝缘结构之间围设成填充通道；之后，在填充通道内形成导电体，导电体与基底内的晶体管连接；沿垂直于位线长度方向在导电体上形成切缝，以将导电体分隔成多个导电块，每一导电块与基底上的一个晶体管连接。与先在基底上形成具有多个孔洞的绝缘结构，之后在孔洞内形成电容连接线相比，在填充通道内形成导电体时，导电材料由填充通道相对的两个侧壁向内移动，封口速度较慢，减小了形成在导电块内的缝隙体积，进而提高了半导体结构的性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的半导体结构制作方法的流程图；

图2为本发明实施例提供的半导体结构制作方法中形成基底后的结构示意图一；

图3为本发明实施例提供的半导体结构制作方法中形成基底后的结构示意图二；

图4为本发明实施例提供的半导体结构制作方法中形成掩膜层后的结构示意图一；

图5为本发明实施例提供的半导体结构制作方法中形成掩膜层后的结构示意图二；

图6为图4的俯视图；

图7为本发明实施例提供的半导体结构制作方法中形成位线接触孔后的结构示意图一；

图8为本发明实施例提供的半导体结构制作方法中形成位线接触孔后的结构示意图二；

图9为图7的俯视图；

图10为本发明实施例提供的半导体结构制作方法中形成位线接触塞后的结构示意图一；

图11为本发明实施例提供的半导体结构制作方法中形成位线接触塞后的结构示意图二；

图12为图10的俯视图；

图13为本发明实施例提供的半导体结构制作方法中形成绝缘覆盖层之后的结构示意图；

图14为本发明实施例提供的半导体结构制作方法中形成位线后的结构示意图；

图15为本发明实施例提供的半导体结构制作方法中形成凹槽后的结构示意图；

图16为本发明实施例提供的半导体结构制作方法中形成绝缘侧壁后的结构示意图；

图17为图16中绝缘体下部的结构示意图；

图18为图16中第二位线下部的结构示意图；

图19为本发明实施例提供的半导体结构制作方法中形成位线结构后的俯视图；

图20为本发明实施例提供的半导体结构制作方法中形成电容连接孔后的结构示意图；

图21为图20的俯视图；

图22为本发明实施例提供的半导体结构制作方法中形成导电体后的结构示意图一；

图23为本发明实施例提供的半导体结构制作方法中形成导电体后的结构示意图二；

图24为本发明实施例提供的半导体结构制作方法中形成光刻层后的结构示意图；

图25为本发明实施例提供的半导体结构制作方法中形成切缝后的结构示意图一；

图26为本发明实施例提供的半导体结构制作方法中形成切缝后的结构示意图二；

图27为本发明实施例提供的半导体结构制作方法中形成导电覆盖层后的结构示意图；

图28为本发明实施例提供的半导体结构制作方法中形成圆角结构后的结构示意图；

图29为图28中圆角的局部视图；

图30为本发明实施例提供的半导体结构制作方法中形成绝缘材料层后的结构示意图一；

图31为本发明实施例提供的半导体结构制作方法中形成绝缘材料层后的结构示意图二；

图32为本发明实施例提供的半导体结构制作方法中去除部分绝缘材料层后的结构示意图一；

图33为本发明实施例提供的半导体结构制作方法中去除部分绝缘材料层后的结构示意图二。

附图标记说明：

10：基底；

101：绝缘层；

102：位线接触孔；

103：位线连接结构；

104：位线接触塞；

105：凹槽；

106：电容连接孔；

107：电容接触结构；

108：字线；

20：位线结构；

201：绝缘体；

202：第一位线；

203：第二位线；

204：位线；

205：绝缘侧壁；

206：绝缘结构；

207：填充通道；

210：绝缘覆盖层；

220：第一位线层；

230：第二位线层；

30：导电体；

301：切缝；

302：导电块；

303：缝隙；

40：光刻层；

50：导电覆盖层；

501：圆角结构；

60：绝缘材料层；

601：绝缘块；

70：掩膜层。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

动态随机存储器(dram)包括电容结构和晶体管结构，晶体管结构与电容结构相连，以通过晶体管结构读取存储在电容结构中的数据，或者将数据写入到电容结构中。相关技术中，电容结构通过位于晶体管结构上的电容连接线晶体管结构中的晶体管连接。制作时先在基底上形成绝缘结构，绝缘结构上具有延伸至基底的多个孔洞，之后在孔洞内沉积导电材料，以在孔洞内形成电容连接线。

然而，在沉积导电材料时，容易在孔洞四周的导电材料同时向中心移动，导电材料封口速度较快，容易导致电容连接线内部形成缝隙，进而影响动态随机存储器的性能；如：电容连接线的电阻较大，或者缝隙内的气体容易造成电容连接的腐蚀、氧化等。

本实施例提供一种半导体结构制作方法及半导体结构，通过先在基底上形成多个平行且间隔的位线，在位线上包裹绝缘结构，使得相邻位线上的绝缘机构之间形成填充通道，之后在填充通道内形成导电体，分隔导电体，以形成多个用于连接电容结构的导电块。与先在基底上形成具有多个孔洞的绝缘结构，之后在孔洞内形成电容连接线相比，在填充通道内形成导电体时，导电材料由填充通道相对的两个侧壁向内移动，导电材料的封口速度较慢，减小了形成在导电块内的缝隙体积，进而提高了半导体结构的性能。

本实施例提供一种半导体结构制作方法，其中半导体结构可以为动态随机存储器(dram)，当然半导体结构还可以为其他的结构。

如图1所示，本实施例提供的半导体结构制作方法包括：

s101、提供基底。

请参照图2和图3，本实施例中，基底10的材质可以包括硅、锗等。

在半导体结构为动态随机存储器的实现方式中，基底10内可以具有晶体管(未示出)和字线108，晶体管用于与电容结构连接，以通过晶体管读取电容结构内的数据或者向电容结构内写入数据。进一步地，基底10内可以具有位于字线108背离基底10一侧的绝缘填充体。

本实施例提供的半导体结构制作方法，在形成基底10之后还包括：

s102、在基底上形成位线结构，位线结构包括平行且间隔设置的多个位线，位线的侧壁和顶部包裹有绝缘结构；相邻位线上的绝缘结构之间具有填充通道。

继续参照图2和图3，在一些实施例中，在形成位线结构20之前包括：在基底10上形成绝缘层101，绝缘层101覆盖在基底10上。示例性的绝缘层101的材质可以包括氮化硅、氧化硅等。

请参照图4-图9，在形成绝缘层101之后，在绝缘层101上形成位线接触孔102，位线接触孔102延伸至基底10上的位线连接结构103。示例性的，可以通过蚀刻的方式去除部分绝缘层101，以在绝缘层101上形成位线接触孔102，并且通过控制蚀刻的深度，可以使得位线接触孔102延伸至基底10内的位线连接结构103。具体地，可以在绝缘层101上形成掩膜层70，掩膜层70上具有孔洞，以掩膜层70为掩膜蚀刻绝缘层101以及基底10，进而形成位线接触孔102。

请参照图10-图12，进一步地，在形成位线接触孔102之后，在位线接触孔102内形成位线接触塞104。示例性的，位线接触塞104的材质可以包括多晶硅等导电材料。

在上述实现方式中，形成位线204时，位线204覆盖至少部分位线接触塞104，以使得位线204可以通过位线接触塞104与基底10内的位线连接结构103连接。

请参照图13-图19，本实施例中，在所述基底10上形成位线结构20包括：在基底10上依次层叠的形成位线层240以及绝缘覆盖层210；之后，去除部分绝缘覆盖层210和位线层240，以形成多个平行且间隔设的位线204，每一位线204背离基底10的一侧具有绝缘体201；之后，在位线204和绝缘体201的侧面形成绝缘侧壁205，绝缘侧壁205和绝缘体201构成绝缘结构206。

通过上述设置，包裹位线204的绝缘结构206可以实现对位线204的保护，进而避免位线204与外界的空气接触，以免位线204被氧化或者腐蚀。

示例性的，位线层240的材质可以包括钨、钛等金属，当然位线层的材质也可以包括多晶硅等非金属导电材质。绝缘覆盖层210的材质可以包括氮化硅、氧化硅等。

值得说明的是，多个位线204在基底10上平行且间隔的设置，绝缘结构206覆盖在位线204上，相邻位线204上的绝缘结构206围设成填充通道207。

继续参照图13和图14，在一些实施例中，形成位线层240包括在基底10上依次层叠的形成第一位线层220和第二位线层230，在第二位线层230上形成绝缘覆盖层210，蚀刻第一位线层220、第二位线层230和绝缘覆盖层210，进而形成位线204；也就是说，在蚀刻的过程中去除部分第一位线层220以形成第一位线202，去除部分第二位线层230以形成第二位线203，第一位线202和第二位线203组成位线204。示例性的，第一位线层220的材质可以包括氮化钛等，第二位线层230的材质可以包括钨等。

在上述实现方式中，在位线204和绝缘块601的侧面形成绝缘侧壁205包括：在位线204和绝缘块601的侧面依次形成第一绝缘侧壁、第二绝缘侧壁以及第三绝缘侧壁，第一绝缘侧壁和第三绝缘侧壁的材质相同，第二绝缘侧壁与第一绝缘侧壁的材质不同。如此设置，可以阻止位线204与其他导电结构之间形成电容，同时也可以避免位线204与其他的导电结构之间发生漏电，进而提高半导体结构的性能。

示例性的，第一绝缘侧壁和第三绝缘侧壁均为氮化硅侧壁，第二绝缘侧壁为氧化硅侧壁。进一步地，第一绝缘侧壁和第三绝缘侧壁可以包裹第二绝缘侧壁，并且绝缘覆盖层的材质也可以为氮化硅，使得位线204背离基底10一侧的绝缘体201、第一绝缘侧壁以及第三绝缘侧壁可以形成一体结构，以提高半导体结构的性能。

继续参照图14和图15，本实施例中，在去除部分绝缘覆盖层210和位线层240，以形成多个平行且间隔设的位线204之后还包括：去除相邻位线204之间的绝缘层101，以形成凹槽105。

示例性的，可以通过蚀刻的方式去除相邻位线204之间的绝缘层101，以形成凹槽105。合理的设置蚀刻深度，可以使得凹槽105的槽底与位线接触孔102朝向基底10的一端平齐；也就是说凹槽105的槽底与位线连接结构103平齐。

进一步地，在位线204与基底10垂直的侧面上形成绝缘侧壁205时，部分绝缘侧壁205填充在凹槽105内。示例性的，在位线204包括第一位线202和第二位线203的实现方式中，填充在凹槽105内的绝缘侧壁205顶面(如图16所示方位的上表面)可以与第一位线202的顶面平齐。

本实施例提供的半导体结构制作方法中，在形成位线结构20之后还包括：

s103、在填充通道内填充导电材料，以形成导电体；导电体与基底上的晶体管连接。

请参照图20-图23，示例性的，导电体30的材质可以包括多晶硅等。可以通过沉积的方式向填充通道207内填充导电材料，以形成导电体30；在沉积的过程中，导电材料由填充通道207相对的两个侧壁向内移动，封口速度较慢，可以减小或者消除导电体30内的缝隙303。

为了实现导电体30与基底10内的晶体管连接，在形成导电体30之前、且在形成绝缘侧壁205之后，在凹槽105对应的绝缘侧壁205上形成电容连接孔106，电容连接孔106延伸至基底10内的电容接触结构107。

示例性的，可以通过蚀刻的方式去除部分凹槽105对应的绝缘侧壁205，以使得电容连接孔106延伸至基底10内的电容结构。

进一步地，在填充通道207内填充导电材料，以形成导电体30时，部分导电体30填充在电容接触孔内，以与电容接触结构107接合。

本实施例提供的半导体结构制作方法，在形成导电体30之后还包括：

s104、沿垂直于位线的长度方向在导电体上形成切缝，以形成间隔分布在基底上的多个导电块，每一导电块与基底上的一个晶体管连接。

请参照图24-图26，示例性的，可以先在绝缘体201以及导电体30上形成光刻层40，光刻层40上具有蚀刻图案，蚀刻图案可以包括位于光刻层40上的孔，孔的长度方向与位线204的长度方向垂直，之后以光刻层40为掩膜蚀刻导电体30，孔对应的导电体30被去除，以形成与位线204的长度方向垂直的切缝301，切缝301将导电体30分隔成多个间隔设置的导电块302。示例性的，在蚀刻导电体30的过程中部分绝缘体201可以被蚀刻，以在绝缘体201上形成槽形结构。值得说明的是，合理的设置光刻层40上的蚀刻图案，可以使得每一导电块302与一个电容连接孔106对应，每一导电块302与电容连接孔106对应的电容接触结构107连接。

本实施例提供的半导体结构制作方法，在基底10上形成位线结构20，位线结构20包括平行且间隔设置的多个位线204，位线204的侧壁和顶部包裹有绝缘结构206，相邻位线204上的绝缘结构206之间围设成填充通道207；之后，在填充通道207内形成导电体30，导电体30与基底10内的晶体管连接；沿垂直于位线204长度方向在导电体30上形成切缝301，以将导电体30分隔成多个导电块302，每一导电块302与基底10上的一个晶体管连接。与先在基底10上形成具有多个孔洞的绝缘结构206，之后在孔洞内形成电容连接线相比，在填充通道207内形成导电体30时，导电材料由填充通道207相对的两个侧壁向内移动，封口速度较慢，减小了形成在导电块302内的缝隙303体积，进而提高了半导体结构的性能。

继续参照图24-图26，在上述实现方式中，在形成导电体30的过程中，在导电体30内形成缝隙303，相应的，在形成导电块302之后，每一导电块302上均具有缝隙303。

请参照图27，在沿垂直于位线204的长度方向在导电体30上形成切缝301，以形成间隔分布在基底10上的多个导电块302之后还包括：在导电块302的顶壁和侧壁上形成导电覆盖层50，部分导电覆盖层50填充在缝隙303内。

如此设置，在导电体30垂直于基底10的侧壁上形成导电覆盖层50的同时，导电覆盖层50填充在缝隙303内，进而消除导电块302内的缝隙303，以进一步提高半导体结构的性能。

示例性的，导电覆盖层50的材质可以包括多晶硅等。进一步地，导电覆盖层50的材质可以与导电体30的材质相同，以使得填充在缝隙303内的导电覆盖层50与导电块302形成一体结构，以进一步提高半导体结构的性能。

在一些实现方式中，可以通过低压力化学气相沉积法(lpcvd)形成导电覆盖层50。如此设置，导电覆盖层50的沉积率较低，使得导电覆盖层50可以完全充满导电块302内的缝隙303。

本实施例中，在形成导电覆盖层50时，导电覆盖层50还覆盖在切缝301对应的基底10上；在形成导电覆盖层50之后，去除切缝301对应的导电覆盖层50；以避免切缝301相邻的导电覆盖层50之间连接。

请参照图28-图30，在一些实施例中，在去除切缝301对应的基底10上的导电覆盖层50之后还包括：去除导电覆盖层50棱边处的部分材料；之后，在切缝301内填充绝缘块601。

如此设置，在去除导电覆盖层50棱边(图28中水平方向的棱边)处的部分材料，以形成圆角结构501，增大了相邻导电块302远离基底10一侧的导电覆盖层50之间的距离，增大了切缝301远离基底10一端的开口面积；在形成绝缘块601时，可以减缓绝缘块601的封口速度，以避免绝缘块601内形成缝隙303，以提高半导体结构的性能。

示例性的，可以通过蚀刻的方式去除导电块302棱边处的部分材料，以减小半导体结构的制作难度。进一步地，可以通过蚀刻的方式去除切缝301对应的基底10上的导电覆盖层50，并且在蚀刻基底10上的导电覆盖层50的同时导电覆盖层50棱边处的部分材料被去除；以进一步减小半导体结构的制作难度。

请参照图30和图31，本实施例中，在切缝301内填充绝缘块601包括：形成绝缘材料层60，绝缘材料层60覆盖导电块302和位线结构20背离基底10的顶部，并且绝缘材料层60充满切缝301。

示例性的，可以通过沉积的方式形成绝缘材料层60；绝缘材料层60的材料可以包括氮化硅、氧化硅等。

如图32和图33所示，在形成绝缘材料层60之后，去除位于导电块302和位线结构20顶部(远离基底10的一端)的绝缘材料层60，以形成位于切缝301内的绝缘块601。

示例性的，可以通过化学机械抛光(cmp)、或者蚀刻的方式去除位于导电块302和位线结构20顶部的绝缘材料层60，暴露出导电块302，以便于导电块302与电容结构连接。

本实施例还提供一种半导体结构，该半导体结构可以通过上述任一实施例提供的半导体结构制作方法制得。其中，半导体结构可以为动态随机存储器(dram)，当然半导体结构还可以为其他的结构。

请参照图2-图33，本实施例提供的半导体结构，基底10设置有多个间隔排布的导电块302，每一导电块302用于与电容结构和基底10内的晶体管连接。制作时，在基底10上形成位线结构20，位线结构20包括平行且间隔设置的多个位线204，位线204的侧壁和顶部包裹有绝缘结构206，相邻位线204上的绝缘结构206之间围设成填充通道207；之后，在填充通道207内形成导电体30，导电体30与基底10内的晶体管连接；沿垂直于位线204长度方向在导电体30上形成切缝301，以将导电体30分隔成多个导电块302，每一导电块302与基底10上的一个晶体管连接。与先在基底10上形成具有多个孔洞的绝缘结构206，之后在孔洞内形成电容连接线相比，在填充通道207内形成导电体30时，导电材料由填充通道207相对的两个侧壁向内移动，封口速度较慢，减小了形成在导电块302内的缝隙303体积，进而提高了半导体结构的性能。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。