半导体存储器芯片的制作方法
本公开涉及一种集成电路(ic)装置，并且更具体地涉及用于多种应用的半导体存储器芯片。
背景技术：
静态随机存取存储器(staticrandomaccessmemory；sram)通常是指仅在施加电源时才能保留所存储的数据的任何存储器或存储装置。sram芯片可用于需要不同效能特性(performancecharacteristic)的各种不同应用。随着集成电路(integratedcircuit；ic)技术朝着更小的技术节点发展，环绕式栅极(gate-all-around；gaa)晶体管已结合到sram中，以减少芯片占用空间(chipfootprint)，同时保持合理的制程余量(processingmargin)。然而，设计包括用于多种应用的gaa晶体管的sram芯片涉及复杂的制程，并且通常特别昂贵。因此，尽管现有的sram技术通常已足以满足其预期目的，但是它们不是在所有方面都完全令人满意。
技术实现要素：
本公开提供一种半导体存储器芯片。半导体存储器芯片包括具有第一gaa晶体管的第一静态随机存取存储器(sram)单元，以及具有第二gaa晶体管的第二sram单元。第一sram单元和第二sram单元具有相同的单元尺寸。第一sram单元和第二sram单元是相同的晶体管类型。第一gaa晶体管具有第一临界电压，并且第二gaa晶体管具有与第一临界电压不同的第二临界电压。第一gaa晶体管具有第一栅极堆叠，第一栅极堆叠具有第一功函数值，并且第二gaa晶体管具有第二栅极堆叠，第二gaa晶体管具有与第一功函数值不同的第二功函数值。
本公开提供一种半导体存储器芯片。半导体存储器芯片包括第一静态随机存取存储器(sram)单元和第二sram单元。第一sram单元在半导体存储器芯片上沿着第一方向纵向延伸，第一sram单元具有沿着上第一方向的第一尺寸，第一sram单元更包括在基板的第一区域上方的第一类型的第一晶体管，以及在基板的第二区域上方的第二类型的第二晶体管，基板的第一区域掺杂有第一掺杂物，基板的第二区域掺杂有第二掺杂物，第二类型与上第一类型不同。第二sram单元在半导体存储器芯片上具有沿着第一方向的第一尺寸，第二sram单元更包括在基板的第三区域上方的第一类型的第三晶体管，以及在基板的第四区域上方的第二类型的第四晶体管，基板的第三区域掺杂有第一掺杂物，基板的第四区域掺杂有第二掺杂物。第一晶体管、第二晶体管、第三晶体管和第四晶体管各自具有第一临界电压、第二临界电压、第三临界电压和第四临界电压，第一临界电压与第三临界电压不同，并且第二临界电压与第四临界电压不同。第一晶体管、第二晶体管、第三晶体管和第四晶体管中的每一者个别包括第一半导体层堆叠、第二半导体层堆叠、第三半导体层堆叠、以及第四半导体层堆叠，其每一者个别具有第一通道宽度、第二通道宽度、第三通道宽度、以及第四通道宽度，第一通道宽度与第二通道宽度不同，第一通道宽度与上第三通道宽度约相同，并且第二通道宽度与第四通道宽度约相同。第一晶体管、第二晶体管、第三晶体管和第四晶体管中的每一者个别包括第一栅极电极、第二栅极电极、第三栅极电极和第四栅极电极，其在个别的半导体层堆叠上方并包裹个别半导体层堆叠，第一栅极电极、第二栅极电极、第三栅极电极和第四栅极电极彼此不同。
本公开提供一种半导体存储器芯片。半导体存储器芯片包括第一静态随机存取存储器(sram)单元、第二sram单元、第三sram单元。第一sram单元被配置具有多个第一效能特性，其中第一sram单元包括第一gaa下拉晶体管和第一gaa传输闸晶体管。第二sram单元被配置具有多个第二效能特性，其中第二sram单元包括第二gaa下拉晶体管和第二gaa传输闸晶体管。第三sram单元被配置具有多个第三效能特性，其中第三sram单元包括第三gaa下拉晶体管和第三gaa传输闸晶体管。第一效能特性与第二效能特性和第三效能特性不同。第一sram单元和第二sram单元各自具有第一单元尺寸，并且第三sram单元具有大于第一单元尺寸的第二单元尺寸。第一gaa下拉晶体管和第一gaa传输闸晶体管各自包括具有第一功函数值的第一栅极电极材料。第二gaa下拉晶体管和第二gaa传输闸晶体管各自包括具有第二功函数值的第二栅极电极材料，其中第二功函数值与第一功函数值不同。第三gaa下拉晶体管和第三gaa传输闸晶体管各自包括具有第一功函数值的第一栅极电极材料。
附图说明
本公开实施例可通过阅读以下的详细说明以及范例并配合相应的图式以更详细地了解。需要注意的是，依照业界的标准操作，各种特征部件并未依照比例绘制。事实上，为了清楚论述，各种特征部件的尺寸可以任意地增加或减少。
图1a是根据本公开实施例的部分或全部的存储器芯片的示意平面图。
图1b是根据本公开实施例的部分或全部的sram阵列的平面示意图。
图1c是根据本公开实施例的单一端口sram单元的电路图，其可以在sram阵列的存储器单元中实现。
图2a、图2b、图2c、图2d、以及图2e是根据本公开实施例的第一单一端口sram单元的局部示意图，其可以在存储器芯片中实现。
图3a、图3b、图3c、图3d、以及图3e是根据本公开实施例的第二单一端口sram单元的局部示意图，其可以在存储器芯片中实现。
图4a、图4b、图4c、图4d、以及图4e是根据本公开实施例的第三单一端口sram单元的局部示意图，其可以在存储器芯片中实现。
图5是根据本公开实施例的是用于制造存储器芯片的方法的流程图。
其中，附图标记说明如下：
10：存储器芯片/静态随机存取存储器芯片
300：静态随机存取存储器单元
400：静态随机存取存储器单元
500：静态随机存取存储器单元
100：存储器阵列
101：存储器单元
103：控制器
105a：边缘冗余单元
105b：边缘冗余单元
107a：井带单元
107b：井带单元
pg-1：传输闸晶体管/n型晶体管/晶体管
pg-2：传输闸晶体管/n型晶体管/晶体管
pu-1：上拉晶体管/p型晶体管/晶体管
pu-2：上拉晶体管/p型晶体管/晶体管
pd-1：下拉晶体管/n型晶体管/晶体管
pd-1：下拉晶体管/n型晶体管/晶体管
210：反相器
220：反相器
cd1：第一公共漏极
cd2：第二公共漏极
sn：存储节点
snb：存储节点
bl：位元线
blb：互补位元线/位元线棒
wl：字元线/字元线节点
vdd：电源电压
vss：电源电压
b-b：线段
c-c：线段
d-d：线段
e-e：线段
301：单元边界
302：长度
304：宽度
312：基板
314：n型掺杂区/n井
316a：p型掺杂区/p井
316b：p型掺杂区/p井
320a：鳍片结构
320b：鳍片结构
320c：鳍片结构
320d：鳍片结构
321a：基础鳍片
321b：基础鳍片
321c：基础鳍片
321d：基础鳍片
322a：通道层
322b：通道层
322c：通道层
322d：通道层
324：隔离特征
325a：栅极介电质
325b：栅极介电质
325c：栅极介电质
325d：栅极介电质
325e：栅极介电质
325f：栅极介电质
326a：源极/漏极特征/外延源极/漏极特征
326b：源极/漏极特征/外延源极/漏极特征
326c：源极/漏极特征/外延源极/漏极特征
326d：源极/漏极特征/外延源极/漏极特征
330a：栅极电极
330b：栅极电极
330c：栅极电极
330d：栅极电极
330e：栅极电极
330f：栅极电极
340a：栅极间隔物
340b：栅极间隔物
340c：栅极间隔物
340d：栅极间隔物
340e：栅极间隔物
340f：栅极间隔物
350a：栅极结构
350b：栅极结构
350c：栅极结构
350d：栅极结构
350e：栅极结构
350f：栅极结构
352：层间介电层
354：层间介电层
356：多层互连特征
360a：装置级接点
360b：装置级接点
360c：装置级接点
360d：装置级接点
360e：装置级接点
360f：装置级接点
360g：装置级接点
360h：装置级接点
370a：硬掩膜层
370b：硬掩膜层
370c：硬掩膜层
370d：硬掩膜层
370e：硬掩膜层
370f：硬掩膜层
vssn1：电压节点
vssn2：电压节点
vddn1：电压节点
vddn2：电压节点
bln：位元线节点
blnb：位元线节点
wa-300：横向宽度
wb-300：横向宽度
wc-300：横向宽度
wd-300：横向宽度
ta-300：厚度
tb-300：厚度
tc-300：厚度
td-300：厚度
401：单元边界
402：长度
404：宽度
412：基板
414：n型掺杂区/n型井
416a：p型掺杂区/p型井
416b：p型掺杂区/p型井
420a：鳍片结构
420b：鳍片结构
420c：鳍片结构
420d：鳍片结构
421a：基础鳍片
421b：基础鳍片
421c：基础鳍片
421d：基础鳍片
422a：通道层
422b：通道层
422c：通道层
422d：通道层
424：隔离特征
425a：栅极介电质
425b：栅极介电质
425c：栅极介电质
425d：栅极介电质
425e：栅极介电质
425f：栅极介电质
426a：外延源极/漏极特征
426b：外延源极/漏极特征
426c：外延源极/漏极特征
426d：外延源极/漏极特征
430a：栅极电极
430b：栅极电极
430c：栅极电极
430d：栅极电极
430e：栅极电极
430f：栅极电极
440a：栅极间隔物
440b：栅极间隔物
440c：栅极间隔物
440d：栅极间隔物
440e：栅极间隔物
440f：栅极间隔物
450a：栅极结构
450b：栅极结构
450c：栅极结构
450d：栅极结构
450e：栅极结构
450f：栅极结构
452：层间介电层
454：层间介电层
456：多层互连特征
460a：装置级接点
460b：装置级接点/接点
460c：装置级接点/接点
460d：装置级接点/接点
460e：装置级接点/接点
460f：装置级接点/接点
460g：装置级接点/接点
460h：装置级接点/接点
470a：硬掩膜层
470b：硬掩膜层
470c：硬掩膜层
470d：硬掩膜层
470e：硬掩膜层
470f：硬掩膜层
wa-400：横向宽度
wb-400：横向宽度
wc-400：横向宽度
wd-400：横向宽度
ta-400：厚度
tb-400：厚度
tc-400：厚度
td-400：厚度
501：单元边界
502：长度
504：宽度
512：基板
514：n型掺杂区/n型井
516a：p型掺杂区/p型井
516b：p型掺杂区/p型井
520a：鳍片结构
520b：鳍片结构
520c：鳍片结构
520d：鳍片结构
521a：基础鳍片
521b：基础鳍片
521c：基础鳍片
521d：基础鳍片
522a：通道层
522b：通道层
522c：通道层
522d：通道层
524：隔离特征
525a：栅极介电质
525b：栅极介电质
525c：栅极介电质
525d：栅极介电质
525e：栅极介电质
525f：栅极介电质
526a：外延源极/漏极特征
526b：外延源极/漏极特征
526c：外延源极/漏极特征
526d：外延源极/漏极特征
530a：栅极电极
530b：栅极电极
530c：栅极电极
530d：栅极电极
530e：栅极电极
530f：栅极电极
540a：栅极间隔物
540b：栅极间隔物
540c：栅极间隔物
540d：栅极间隔物
540e：栅极间隔物
540f：栅极间隔物
550a：栅极结构
550b：栅极结构
550c：栅极结构
550d：栅极结构
550e：栅极结构
550f：栅极结构
552：层间介电层
554：层间介电层
556：多层互连特征
560a：装置级接点
560b：装置级接点/接点
560c：装置级接点/接点
560d：装置级接点/接点
560e：装置级接点/接点
560f：装置级接点/接点
560g：装置级接点/接点
560h：装置级接点/接点
570a：硬掩膜层
570b：硬掩膜层
570c：硬掩膜层
570d：硬掩膜层
570e：硬掩膜层
570f：硬掩膜层
wa-500：横向宽度
wb-500：横向宽度
wc-500：横向宽度
wd-500：横向宽度
ta-500：厚度
tb-500：厚度
tc-500：厚度
td-500：厚度
600：方法
610～616：操作
具体实施方式
本公开总体上涉及集成电路(ic)装置，并且更具体地涉及用于多种应用的半导体存储器芯片。
本公开提供许多不同的实施例或范例以实施本公开的不同特征。以下的公开内容叙述各个构件及其排列方式的特定实施例，以简化说明。当然，这些特定的范例并非用以限定。举例来说，若是本公开叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。
另外，以下本公开不同实施例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清楚的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。此外，在随后的本公开中的在另一个特征上形成特征、形成连接到另一个特征的特征，及/或形成与另一个特征耦合的特征可以包括特征以直接接触形成的实施例，并且还可以包括可以形成额外特征插入特征的实施例，使得特征可以不直接接触。另外，空间相关用词，例如“下方”、“上方”、“水平”、“垂直”、“上面”、“在…之上”、“下面”、“在…之下”、“上”、“下”、“顶部”、“底部”等以及其衍生物(例如：“水平地”，“向下”，“向上”等)，用于使本公开的一个特征与另一个特征的关系变得容易。这些空间相关用词意欲包含具有特征的装置的不同方位。
对于先进的ic技术节点，可以将存储器芯片(例如基于静态随机存取存储器(sram)单元的存储器芯片之类的)设计为对各种不同的应用实现不同的效能特性。这样的应用可包括低功率应用，高速应用，超高速应用等。对于这些应用中的每一者，期望以一个存储器芯片实现高效能和低漏电。随着技术向更小的技术节点(例如：20nm、16nm、10nm、7nm、5nm及以下)发展，效能特性的共同优化越来越受到每一个应用专用的结构对空间竞争需求的限制。结果，设计具有优化效能的多应用存储器芯片已成为一项越来越有挑战性的任务。举例来说，针对低漏电应用而优化的存储器芯片通常采用包括单一鳍片的晶体管。另一方面，针对高速应用而优化的存储器芯片可能需要多个鳍片才能达到所需的电流。因此，设计多应用存储器芯片而不牺牲效能一项挑战。
在最近，环绕式栅极(gaa)晶体管已成为热门且有潜力的架构，用于构建高密度存储器芯片。然而，gaa晶体管具有复杂的结构，这使得设计多应用的基于gaa的存储器芯片更加复杂和昂贵。因此，本公开提出了包括基于gaa的存储器单元的改进的存储器芯片结构。举例来说，如此处所述，存储器芯片可以包括多个基于gaa的存储器单元，每一个存储器单元被配置以具有针对不同应用定制的特定效能特性。每一个存储器单元可以共享相似的结构，尽管可以分开调整每一个存储器单元以针对其分开的应用优化效能。因此，通过调用(invoke)在相同存储器芯片上的不同存储器单元，存储器芯片可以在不同应用中提供优化的效能特性。因此，此方法可以简化存储器芯片的设计，而不会牺牲任何预期应用的性能。本公开包括多个实施例。不同的实施例可以具有不同的优点，并且任何实施例都不需要特定的优点。
图1a是根据本公开实施例的存储器芯片10的部分或全部的示意平面图。在所示的实施例中，存储器芯片10包括静态随机存取存储器(sram)单元，因此也被称为sram芯片10。然而，本公开考虑了实施例，其中存储器芯片10包括另一种类型的存储器，例如动态随机存取存储器(dynamicrandomaccessmemory；dram)、非易失性随机存取存储器(non-volatilerandomaccessmemory；nvram)、快闪存储器或其他合适存储器。存储器芯片10可以被包括在微处理器、存储器及/或其他ic装置中。在一些实施方式中，存储器芯片10可以是ic芯片的一部分、系统单芯片(systemonchip；soc)或其一部分，其包括被动和主动微电子装置，例如电阻、电容、电感、二极管、p型场效晶体管(p-typefieldeffecttransistor；pfet)、n型场效晶体管(n-typefieldeffecttransistor；nfet)、金属氧化物半导体场效晶体管(metal-oxidesemiconductorfieldeffecttransistor；mosfet)、互补式金属氧化物半导体(complementarymetal-oxidesemiconductor；cmos)晶体管、双极性晶体管(bipolarjunctiontransistor；bjt)、横向扩散mos(laterallydiffusedmos；ldmos)晶体管、高压晶体管、高频晶体管、其他合适部件或其组合。存储器芯片10包括sram单元300、sram单元400和可选的sram单元500。sram单元300、400和500(如果存在)可以各自被设计用于不同的应用。举例来说，sram单元300可以被设计用于第一应用，例如高速应用。因此，sram单元300可以被配置以具有针对高速应用而优化的物理尺寸和材料组成。高速应用通常是指其中sram存储器单元在工作条件下以超过1ghz(例如：约1ghz至约3ghz)的速度操作的应用。示例性的高速应用包括1级(level-1；l1)和2级(level-2；l2)快取存储器，例如用于具有千兆赫兹(gigahertz)操作的微处理器。sram单元400可以被设计用于第二应用，例如低功率应用。因此，sram单元400可以被配置以具有针对低功率应用而优化的物理尺寸和材料组成。低功率应用通常是指其中在待机状态的sram单元的漏电流为约1pa至约50pa的应用，使得功耗可被最小化。示例性的低功耗应用包括3级(level-3；l3)快取存储器，例如用于具有大密度要求的手机和电脑。因此，存储器芯片10可以包括两个不同的sram单元，每一个sram单元针对不同的应用优化，并且可以根据需要分开调用每一个sram单元。因此，单一存储器芯片10可以在两个分开的应用中使用而不会牺牲其在任一应用中的效能。另外，存储器芯片10可以进一步包括sram单元500，其可以被设计用于第三应用，例如超高速应用。因此，sram单元500可以被配置以具有针对超高速应用的物理尺寸和材料组成。超高速应用通常是指其中sram存储器单元在工作条件下以超过2ghz(例如：约2ghz至约6ghz)的速度操作的应用。示例性超高速应用包括高效能计算(highperformancecomputing；hpc)l1快取产品。因此，存储器芯片10可以包括三个不同的sram单元，每一个sram单元针对不同的应用优化，并且可以根据需要分开调用每一个sram单元。因此，单一存储器芯片10可以在三个分开的应用中使用而不会牺牲其在三个应用中的任一者的效能。此外，不同的sram单元300、400和500(如果存在)也可以执行未描述的其他功能。为了清楚起见，已经简化了图1a以更好地理解本公开的发明构思。可以在存储器芯片10中加入额外特征，并且在存储器芯片10的其他实施例中可以替换、修改或消除以下描述的一些特征。
sram单元300、400和500(如果存在)可以在sram芯片10内彼此以任何相对位置放置。举例来说，sram单元300和400可以彼此相邻，使得它们共享单元边界线的一部分。sram单元300和400可以进一步相对于彼此以任何相对取向(orientation)放置。在一些实施例中，在sram单元300和400具有矩形形状的情况下，它们可以共享对应它们的较长尺寸(长度)的边界，或者对应它们的较短尺寸(宽度)的边界。替代地，sram单元300可以沿着其较长尺寸的一部分边界与sram单元400沿着其较短尺寸的一部分边界共享。此外，sram单元300和400可以彼此远离放置，使得sram单元300和400不共享它们的单元边界线的任何部分。相似地，当sram单元300和400间隔时，它们可以相对于彼此以任何相对取向放置。在一些实施例中，存储器芯片10进一步包括sram单元500。sram单元500可以与sram单元300和400的一者或两者相邻放置或间隔开放置。sram单元500可以相对于sram单元300和400中的任一者以任何相对取向放置。sram单元300、400和500中的每一者可以是相同存储器阵列或不同存储器阵列的一部分。因此，当sram单元300、400及/或500彼此相邻时，它们可以是在其个别的存储器阵列的边界上的存储器单元。
图1b中显示了示例性存储器阵列。图1b是根据本公开实施例的存储器阵列100的部分或全部的示意性平面图。为了清楚起见，已经简化了图1b以更好地理解本公开的发明构思。可以在存储器阵列100中加入额外特征，并且在存储器芯片10的其他实施例中可以替换、修改或消除以下描述的一些特征。
存储器阵列100包括被配置以存储数据的存储器单元101，例如sram存储器单元(sramunitcell)。在一些实施例中，存储器单元101是sram单元300、sram单元400或sram单元500。在一些实施例中，存储器单元101是sram单元300、sram单元400及/或sram单元500的组合。在一些实施方式中，存储器单元101包括各种p型晶体管及/或n型晶体管。存储器单元101被布置在沿着第一方向(在此，沿着y方向)延伸的第1行至第n行中，并且布置在沿着第二方向(在此，沿着x方向)延伸的第1列至第m列中，其中n和m为正整数。第1行至第n行个别包括沿着第一方向延伸的位元线对，例如位元线(bitline；bl)和位元线棒(bitlinebar；blb)(也称为互补位元线)，其有助于在逐行的基础(column-by-columnbasis)上以真实形式和互补形式从个别的存储器单元101读取数据及/或将数据写入个别的存储器单元101。第1列至第m列个别包括字元线(wordline；wl)(未显示出)，其有助于在逐列的基础上存取个别的存储器单元101。每一个存储器单元101电性连接到个别的bl、个别的blb以及个别的wl，它们电性连接到控制器103。控制器103被配置以产生一或多个信号，以选择至少一个wl和至少一个位元线对(在此，为bl和blb)以存取存储器单元101中的至少一者以用于读取操作及/或写入操作。控制器103包括适合于促进从/向存储器单元101的读取/写入操作的任何电路，包括(但不限于此)行解码器电路、列解码器电路、行选择电路、列选择电路、读取/写入电路(例如：被配置以从对应所选择的位元线对(换句话说，所选择的行)的存储器单元101读取数据及/或向对应所选择的位元线对的存储器单元101的存储器单元101写入数据)、其他合适电路或其组合。在一些实施方式中，控制器103包括至少一个感测放大器(未显示)，其被配置以侦测及/或放大所选择的位元线对的电压差。在一些实施方式中，感测放大器被配置以锁存(latch)或以其他方式存储电压差的数据值。存储器阵列100的周围被配置有冗余单元，例如边缘冗余单元(edgedummycell)105a、105b和井带单元(wellstrapcell)107a、107b，以确保存储器单元101的效能均匀。然而，在一些实施例中，存储器阵列100的周围可以包括功能性存储器单元，例如sram单元300、400及/或500。
sram单元300、400和500中的每一者可以是单一端口sram单元或多端口sram单元。图1c是根据本公开实施例的示例性单一端口的sram单元200的平面图，其可以在sram阵列100的存储器单元(例如sram单元300、400及/或500)中实现。为了清楚起见，已经简化了图1c以更好地理解本公开的发明构思。可以在单一端口的sram单元200中加入额外特征，并且在单一端口的sram单元200的其他实施例中可以替换、修改或消除以下描述的一些特征。单一端口的sram单元200包括六个晶体管：传输闸晶体管(pass-gatetransistor)pg-1、传输闸晶体管pg-2、上拉晶体管(pull-uptransistor)pu-1、上拉晶体管pu-2、下拉晶体管(pull-downtransistor)pd-1以及下拉晶体管pd-1。因此，单一端口的sram单元200可替代地称为6tsram单元。在操作中，传输闸晶体管pg-1和传输闸晶体管pg-2提供对sram单元200的存储部分的存取，其包括交叉耦合的一对反相器(反相器210和反相器220)。反相器210包括上拉晶体管pu-1和下拉晶体管pd-1，并且反相器220包括上拉晶体管pu-2和下拉晶体管pd-2。在一些实施方式中，上拉晶体管pu-1、pu-2被配置为p型finfet，并且下拉晶体管pd-1、pd-2被配置为n型finfet。
上拉晶体管pu-1的栅极夹设在源极(电性耦接至电源电压(vdd))和第一公共漏极(cd1)之间，并且下拉晶体管pd-1的栅极夹设在源极(电性耦接至与电源电压(vss))和第一公共漏极之间。上拉晶体管pu-2的栅极夹设在源极(电性耦接至电源电压(vdd))和第二公共漏极(cd2)之间，并且下拉晶体管pd-2的栅极夹设在源极(电性耦接至与电源电压(vss))和第二公共漏极之间。在一些实施例中，第一公共漏极(cd1)是以真实形式存储数据的存储节点(sn)，并且第二公共漏极(cd2)是以互补形式存储数据的存储节点(snb)。上拉晶体管pu-1的栅极和下拉晶体管pd-1的栅极耦接至第二公共漏极，并且上拉晶体管pu-2的栅极和下拉晶体管pd-2的栅极耦接至第一公共漏极。传输闸晶体管pg-1的栅极夹设在源极(电性耦接至位元线bl)和漏极之间，其漏极电性耦接至第一公共漏极。传输闸晶体管pg-2的栅极夹设在源极(电性耦接至互补位元线blb)和漏极之间，其漏极电性耦接至第二公共漏极。传输闸晶体管pg-1、pg-2的栅极电性耦接至字元线wl。在一些实施方式中，传输闸晶体管pg-1、pg-2在读取操作及/或写入操作期间提供对存储节点sn、snb的存取。举例来说，传输闸晶体管pg-1、pg-2响应于由字元线wl施加到传输闸晶体管pg-1、pg-2的栅极的电压而个别地将存储节点sn、snb耦接至位元线bl、互补位元线blb。
尽管每一个sram单元300、400和500(如果存在)共享相似的结构，但是它们被设计以具有专用于不同应用的不同效能特性。这样的不同效能特性可以由不同的物理尺寸及/或不同的材料组成来实现。一个重要的效能特性是晶体管的临界电压。临界电压是在晶体管的源极端和漏极端之间建立导电路径所需的最小栅极至源极电压(gate-to-sourcevoltage)。先进技术通常会受益于降低的临界电压，因为它是关于功率效率(powerefficiency)的重要微缩因子。然而，对于低功率应用，较高的临界电压可能是有益的，因为它减少了漏电流并且最小化功耗。临界电压很大由晶体管通道半导体和栅极电极之间的功函数的差异决定。对于p型晶体管，可以通过利用具有足够高的功函数的栅极电极材料来实现降低的临界电压，使得栅极电极功函数接近通道半导体的价带边缘。对于n型晶体管，可以通过利用具有足够低的功函数的栅极电极材料来实现降低的临界电压，使得栅极电极功函数接近沟道半导体的导带边缘。换句话说，可以通过基于它们的功函数来适当选择栅极电极材料来调整晶体管的临界电压。另外，临界电压还受在晶体管通道-介电质界面的额外电荷以及遍在介电质中的分布电荷的影响。因此，临界电压也可以通过调节栅极介电质的材料组成来调整。因此，sram单元300、400和500(如果存在)可以各自包括具有不同功函数的栅极电极材料及/或有不同材料组成的栅极介电质的晶体管，从而实现效能特性的期望变化。下面参照图2a至图2e、图3a至图3e、图4a至图4e描述这些相似和不同。
图2a至图2e、图3a至图3e、以及图4a至图4e分别是根据本公开实施例的sram单元300、sram单元400和sram单元500的部分或全部的局部示意图。具体来说，图2a、图3a和图4a分别是sram单元300、400和500的简化示意性俯视图(例如：在x-y平面中)；图2b、图3b和图4b是分别沿着图2a、图3a和图4a的线段b-b(例如：在x-z平面中)的sram单元300、400和500的示意性剖面图；图2c、图3c和图4c是分别沿着图2a、图3a和图4a的线段c-c(例如：在x-z平面中)的sram单元300、400和500的示意性剖面图；图2d、图3d和图4d是分别沿着图2a、图3a和图4a的线段d-d(例如：在y-z平面中)的sram单元300、400和500的示意性剖面图；图2e、图3e和图4e是分别沿着图2a、图3a和图4a的线段e-e(例如：在y-z平面中)的sram单元300、400和500的示意性剖面图。为了清楚起见，已经简化了图2a至图2e、图3a至图3e、以及图4a至图4e，以更好地理解本公开的发明构思。可以在一或多个sram单元300、400和500中加入额外特征，并且在一或多个sram单元300、400和500的其他实施例中，以下所述的一些特征可以替换、修改或消除。如上面所述，sram单元300、400和500可以包括相似的特征，但是可以具有不同的物理尺寸及/或不同的材料组成以实现不同的设计功能。
sram单元300包括基板(晶圆)312。在所示的实施例中，基板312包括硅。替代地或额外地，基板312包括另一种元素半导体，例如锗；化合物半导体，例如碳化硅、磷化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，例如硅锗(sige)、碳磷化硅(sipc)、磷砷化镓(gaasp)、砷化铝铟(alinas)、砷化铝镓(algaas)、砷化镓铟(gainas)、磷化镓铟(gainp)及/或磷砷化镓铟(gainasp)；或其组合。替代地，基板312可以是绝缘体上半导体基板，例如绝缘体上硅(silicon-on-insulator；soi)基板、绝缘体上硅锗(silicongermanium-on-insulator；sgoi)基板或绝缘体上锗(germanium-on-insulator；goi)基板。绝缘体上半导体基板可以通过氧注入隔离(separationbyimplantationofoxygen；simox)、晶圆键结及/或其他合适方法来制造。
基板312包括根据sram单元300的设计要求配置的各种掺杂区。在所示的实施例中，基板312包括n型掺杂区314(也称为n井)和两个p型掺杂区316a和316b(也称为p井)。n型掺杂区314被配置用于p型金属氧化物半导体(p-typemetal-oxide-semiconductor；pmos)晶体管，例如上拉(pull-up；pu)晶体管；以及p型掺杂区316a和316b各自被配置用于n型mos(n-typemos；nmos)晶体管，例如下拉(pull-down；pd)晶体管和传输闸(pass-gate；pg)晶体管。n型掺杂区(例如n型掺杂区314)被掺杂有n型掺杂物，例如磷、砷、其他n型掺杂物或其组合。p型掺杂区(例如p型掺杂区316)被掺杂有p型掺杂物，例如硼(例如：bf2)、铟、其他p型掺杂物或其组合。在一些实施方式中，基板312包括以p型掺杂物和n型掺杂物的组合形成的掺杂区。各种掺杂区可以直接形成在基板312上及/或基板312中，例如提供p井结构、n井结构、双井结构、凸起结构(raisedstructure)基板312或其组合。可以执行离子布植制程、扩散制程及/或其他合适掺杂制程以形成各种掺杂区。在一些实施方式中，n型掺杂区314具有约5×1016cm-3至约5×1019cm-3的n型掺杂物浓度，并且n型掺杂区316a和316b各自具有约5×1016cm-3至约5×1019cm-3的n型掺杂物浓度
如上面参照图1c所述，sram单元300包括多个晶体管。上拉晶体管pu-1、pu-2设置在(并且电性连接至)n井314上方；下拉晶体管pd-1和传输闸晶体管pg-1设置在(并且电性连接至)p井316a上方；以及下拉晶体管pd-2和传输闸晶体管pg-2设置在(并且电性连接至)p井316b上方。上拉晶体管pu-1和上拉晶体管pu-2被配置为p型晶体管，而下拉晶体管pd-1、下拉晶体管pd-2、传输闸晶体管pg-1和传输闸晶体管pg-2被配置为n型晶体管(如下面更详细的描述)。每一个晶体管包括设置在基板312上方的鳍片结构。举例来说，传输闸晶体管pg-1包括鳍片结构320a；下拉晶体管pd-1包括鳍片结构320a；上拉晶体管pu-1包括鳍片结构320b；上拉晶体管pu-2包括鳍片结构320c；下拉晶体管pd-2包括鳍片结构320d；以及传输闸晶体管pg-2包括鳍片结构320d。鳍片结构320a和320d包括p型掺杂鳍片；以及鳍片结构320b和320c包括n型掺杂鳍片。在所示的实施例中，晶体管是单一鳍片晶体管。然而，在一些实施例中，一或多个晶体管可以是多鳍片晶体管，以实现某些设计需求，例如实现增加的驱动电流。每一个晶体管还包括栅极结构。举例来说，传输闸晶体管pg-1包括设置在鳍片结构320a上方(并且在源极/漏极特征之间)的栅极结构350a；下拉晶体管pd-1包括设置在鳍片结构320a上方(并且在源极/漏极特征之间)的栅极结构350b；上拉晶体管pu-2包括设置在鳍片结构320c上方(并且在源极/漏极特征之间)的栅极结构350c；上拉晶体管pu-1包括设置在鳍片结构320b上方(并且在源极/漏极特征之间)的栅极结构350d；下拉晶体管pd-2包括设置在鳍片结构320d上方(并且在源极/漏极特征之间)的栅极结构350e；以及传输闸晶体管pg-2包括设置在鳍片结构320d上方(并且在源极/漏极特征之间)的栅极结构350f。这些鳍片结构和栅极结构在下面描述。
鳍片结构320a至320d各自包括从基板312的顶表面延伸的基础鳍片(basefin)321a至321d。在所示的实施例中，基础鳍片321a至321d延伸到隔离特征324的顶表面。然而，在一些实施例中，基础鳍片321a至321d在隔离特征324的顶表面上方延伸。基础鳍片321a至321d沿着y方向大抵彼此平行定向，并且各自都具有在x方向上定义的宽度和在z方向上定义的高度。本公开设想了可能由sram单元300的处理和制程而引起的基础鳍片321a至321d的高度、宽度及/或长度的变化。在所示的实施例中，基础鳍片321a至321d沿着其个别的高度而具有大抵相同的宽度。然而，在一些实施例中，基础鳍片321a至321d可沿着其各自的高度而具有渐缩的宽度(taperedwidth)。基础鳍片321a至321d可各自沿着其各自的高度而具有从约5nm至约15nm的平均宽度。在一些实施方式中，鳍片宽度取决于基础鳍片相对于其他基础鳍片及/或相对于sram单元300的其他特征的位置而变化。举例来说，阵列中央的基础鳍片的宽度可以大于阵列边缘上的基础鳍片的宽度。在另一示例中，替代地，阵列中央的基础鳍片的宽度可以小于阵列边缘上的基础鳍片的宽度。
鳍片结构320a至320d(和基础鳍片321a至321d)的每一者具有沿着它们在y方向上的个别长度定义的至少一通道区、至少一源极区、以及至少一漏极区，其中通道区设置在源极区和漏极区之间(通常统称为源极/漏极区)。鳍片结构320a至320d中的每一者在源极/漏极区中具有至少一源极特征和至少一漏极特征(统称为源极/漏极特征326a至326d)。源极/漏极特征326a至326d将在后面更详细地描述。鳍片结构320a至320d各自进一步包括形成在基础鳍片321a至321d上方的通道区中的多个通道层322a至322d。通道层322a至322d各自连接相应的一对源极/漏极特征326a至326d，并且各自与栅极结构接合(如下文详细描述)，使得在操作期间电流可以个别源极/漏极区之间流过通道层。举例来说，一对源极/漏极特征326a沿着基础鳍片321a在y方向上的长度设置在基础鳍片321a上方。通道层322a也形成在夹设于(interpose)一对源极/漏极特征326a之间的基础鳍片321a上方，使得每一个通道层连接一对源极/漏极特征326a。通道层322a各自与栅极结构350a(如下所述)接合，使得电流可以在操作期间在源极/漏极区之间流过通道层322a。
每一个通道层322a具有沿着x方向的横向宽度(或“通道宽度”)wa-300和沿着z方向的厚度ta-300(或“通道厚度”)。在所示的实施例中，每一个通道层322a具有彼此相同的横向宽度wa-300及/或相同的厚度ta-300。在一些实施例中，通道层322a可以具有彼此不同的横向宽度及/或不同的厚度。在这样的实施例中，wa-300和ta-300个别表示平均横向宽度和平均厚度。相似地，每一个通道层322b具有横向宽度(或平均横向宽度)wb-300和厚度(或平均厚度)tb-300；每一个通道层322c具有横向宽度(或平均横向宽度)wc-300和厚度(或平均厚度)tc-300；每一个通道层322d具有横向宽度(或平均横向宽度)wd-300和厚度(或平均厚度)td-300。在所示的实施例中，通道层322a至322d还具有与它们覆盖的基础鳍片321a至321d相同的横向宽度。在一些实施例中，在相同掺杂类型的区域中的通道层的厚度约彼此相等。举例来说，厚度ta-300约等于厚度td-300，并且厚度tb-300约等于厚度tc-300。在一些实施例中，厚度ta-300、tb-300、tc-300和td-300约彼此相等，并且等于厚度t-300(通常表示通道层322a、322b、322c和322d的厚度)。在通道层之间保持相同的厚度简化了制造过程。另外，在一些实施例中，相同掺杂类型的区域中的通道层的横向宽度约彼此相等。举例来说，横向宽度wa-300约等于横向宽度wd-300；以及横向宽度wb-300约等于横向宽度wc-300。在一些实施例中，横向宽度wa-300(和wd-300)约等于或大于厚度t-300。举例来说，横向宽度wa-300(或wd-300)与厚度t-300的比率为约1至约10。在一些实施例中，在p型掺杂区(用于n型晶体管)中的通道层的横向宽度可以大于在n型掺杂区(用于p型晶体管)中的通道层的横向宽度。举例来说，横向宽度wa-300(或wd-300)与横向宽度wb-300(或wc-300)的比率为约1至约5。在sram操作中，sram单元的读取/写入速度很大由n型晶体管决定，而p型晶体管用于保持sram单元的稳定性(例如保持数据节点的电压)。用于n型晶体管的较大横向宽度允许较高的最大可得漏极电流(ion)，并且提高了高速应用中的单元效能，而大抵不影响p型晶体管的功能。在一些实施例中，通道层的一或多个尺寸(例如横向宽度wa-300、wb-300、wc-300、wd-300及/或厚度ta-300、tb-300、tc-300和td-300)在纳米等级(nanometerregime)内(例如1nm至1μm之间)。因此，通道层可以被认为是纳米结构，并且可以可互换地称为纳米通道。通道层可以具有任何形状，例如细线(wire)、薄片(sheet)、条带(bar)、其他合适形状或其组合。
在一些实施例中，sram单元300的通道层的横向宽度wa-300、wb-300、wc-300和wd-300等于其他sram单元(例如sram单元400)的通道层的对应横向宽度。保持跨越同一存储器芯片上的不同sram单元的通道层相同的横向宽度简化了制造环境，从而最小化装置变化并降低了开发成本。然而，在一些实施例中，其他sram单元(例如sram单元500)可以包括具有大于横向宽度wa-300、wb-300、wc-300和wd-300的横向宽度同时具有约等于t-300的厚度的通道层。此在下面详细描述。较大的横向宽度提高了晶体管的速度，并且提高了超高速应用(例如中央处理器(centralprocessingunit；cpu))中的sram单元的效能。
鳍片结构320a至320d使用任何合适制程(例如环绕式栅极制程方法)形成在基板312上方。在一些实施方式中，执行沉积、微影及/或蚀刻制程的组合以定义如图2a至图2e所示的基础鳍片321a至321d和通道层322a至322d。基础鳍片321a至321d可以从基板312的一部分形成，因此具有与基板312相同的材料。举例来说，基础鳍片321a至321d和基板312可以两者都包括硅(si)。通道层322a至322d包括半导体材料，例如硅(si)、锗、碳化硅、磷化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟、硅锗(sige)、碳磷化硅(sipc)、磷砷化镓(gaasp)、砷化铝铟(alinas)、砷化铝镓(algaas)、砷化镓铟(gainas)、磷化镓铟(gainp)及/或磷砷化镓铟(gainasp)。在所示的实施例中，通道层包括硅。通道层322a至322d可以由覆盖基板312的材料层形成。在一些实施方式中，材料层包括交替的硅(si)半导体层和硅锗(sige)层。在制程期间，移除交替半导体层的一者(例如硅锗(sige)层)而大抵不移除其他交替半导体层(例如硅(si)层)，从而产生悬置结构(suspendedstructure)。剩余的交替半导体层(例如硅(si)层)成为通道层322a至322d。如上面所述，通道层322a至322d形成在夹设于源极区和漏极区之间的通道区中。因此，通道层322a至322d各自夹设于并连接个别的一对源极/漏极特征326a至326d。
(多个)隔离特征324形成在基板312上方及/或之中，以隔离各种区域，例如sram单元300的各种装置区。举例来说，隔离特征324将鳍片彼此分开和隔离，例如基础鳍片321a至321d。在所示的实施例中，隔离特征324围绕基础鳍片321a至321d。在一些实施例中，隔离特征324围绕基础鳍片321a至321d的底部，使得基础鳍片321a至321d的至少一部分突出于隔离特征324的顶表面上方。隔离特征324包括氧化硅、氮化硅、氮氧化硅、其他合适隔离材料(例如：包括硅、氧、氮、碳或其他合适隔离成分)或其组合。隔离特征324可以包括不同的结构，例如浅沟槽隔离(shallowtrenchisolation；sti)结构、深沟槽隔离(deeptrenchisolation；dti)结构及/或硅的局部氧化(localoxidationofsilicon；locos)结构。在一些实施方式中，可以通过在基板312中蚀刻沟槽(例如：通过使用干式蚀刻制程及/或湿式蚀刻制程)，并且使用绝缘体材料填充沟槽(例如：通过使用化学气相沉积制程或旋涂玻璃制程)，来形成sti特征。可以执行化学机械研磨(chemicalmechanicalpolishing；cmp)制程以移除多余的绝缘体材料及/或平坦化隔离特征324的顶表面。在一些实施方式中，可以通过在形成基础鳍片321a至321d之后在基板312上方沉积绝缘体材料(使得绝缘体材料层填充基础鳍片321a至321d之间的间隙(沟槽))，并且回蚀绝缘体材料层来形成sti特征，以形成隔离特征324。在一些实施方式中，隔离特征324包括填充沟槽的多层结构，例如设置在衬垫介电层上方的块体介电层，其中块体介电层和衬垫介电层包括取决于设计要求的材料(例如：包括设置在包括热氧化物的衬垫介电层上方的包括氮化硅的块体介电层)。在一些实施方式中，隔离特征324包括设置在掺杂衬垫层(包括硼硅酸盐玻璃(boronsilicateglass；bsg)或磷硅酸盐玻璃(phosphosilicateglass；psg))上方的介电层。
如所指出的，栅极结构350a至350f设置在鳍片结构320a至320d上方。栅极结构350a至350f各自沿着x方向(例如：大抵正交于鳍片结构320a至320d的纵向方向)延伸。在所示的实施例中，栅极结构350a设置在鳍片结构320a的通道区上方，并且夹设于一对源极/漏极特征326a；以及栅极结构350b设置在鳍片结构320a的另一通道区上方，并且夹设于另一对源极/漏极特征326a。栅极结构350a和350b各自接合并包裹个别的通道层322a的堆叠，使得电流可以在操作期间在个别的源极/漏极区之间流动。在一些实施例中，栅极结构350a和350b被放置，使得至少一个源极/漏极特征326a(例如：公共漏极特征或两个耦接的漏极特征)被设置在栅极结构350a和栅极结构350b之间。在一些实施方式中，栅极结构350a和鳍片结构320a的一部分形成传输闸晶体管pg-1；以及栅极结构350b和鳍片结构320a的一部分形成下拉晶体管pd-1。相似地，栅极结构350e和350f各自设置在鳍片结构320d的通道区上方，并且夹设于个别的一对源极/漏极特征326d。栅极结构350e和350f各自接合并包裹个别的通道层322d的堆叠，使得电流可以在操作期间在个别的源极/漏极区之间流动。在一些实施例中，栅极结构350e和350f被放置，使得至少一个源极/漏极特征326d(例如：公共漏极特征或两个耦接的漏极特征)被设置在栅极结构350e和栅极结构350f之间。在一些实施方式中，栅极结构350e和鳍片结构320d的一部分形成下拉晶体管pd-2；以及栅极结构350f和鳍片结构320d的一部分形成传输闸晶体管pg-2。另外，栅极结构350c设置在鳍片结构320c的通道区上方，并且夹设于一对源极/漏极特征326c。栅极结构350c接合并包裹通道层322c的堆叠，使得电流可以在操作期间在个别的源极/漏极区之间流动。在一些实施方式中，栅极结构350c和鳍片结构320c的一部分形成上拉晶体管pu-2。此外，栅极结构350d设置在鳍片结构320b的通道区上方，并且夹设于一对源极/漏极特征326b。栅极结构350d接合并包裹通道层322b的堆叠，使得电流可以在操作期间在个别的源极/漏极区之间流动。在一些实施方式中，栅极结构350d和鳍片结构320b的一部分形成上拉晶体管pu-1。
栅极结构350a至350f各自包括个别的栅极堆叠，其被配置以根据sram单元300的设计要求实现所期望的功能，使得栅极结构350a至350f包括彼此相同或不同的层及/或材料。在所示的实施例中，栅极结构350a至350f具有包括栅极介电质325a至325f、栅极电极330a至330f和硬掩膜层370a至370f的栅极堆叠。栅极结构350a至350f可具有在不同掺杂区中形成的不同栅极堆叠，例如与在p型掺杂区316a和316b中的栅极堆叠相比不同的在n型掺杂区314中的栅极堆叠。
栅极结构350a至350f的栅极堆叠根据栅极后制程(gatelastprocess)、栅极先制程(gatefirstprocess)或混合栅极后/栅极先制程制造。在栅极后制程实施方式中，一或多个栅极结构350a至350f包括冗余栅极堆叠，其后续被替换为金属栅极堆叠。冗余栅极堆叠包括界面层(包括氧化硅)和冗余栅极电极层(包括多晶硅)。在这样的实施方式中，移除冗余栅极电极层以形成开口(沟槽)，后续在其中形成栅极介电质325a至325f及/或栅极电极330a至330f。栅极后制程及/或栅极先制程可以实施沉积制程、微影制程、蚀制制程、其他合适制程或其组合。沉积制程包括化学气相沉积(chemicalvapordeposition；cvd)、物理气相沉积(physicalvapordeposition；pvd)、原子层沉积(atomiclayerdeposition；ald)、高密度等离子体cvd(highdensityplasmacvd；hdpcvd)、金属有机cvd(metalorganiccvd；mocvd)、远距等离子体cvd(remoteplasmacvd；rpcvd)、等离子体辅助cvd(plasmaenhancedcvd；pecvd)、低压cvd(low-pressurecvd；lpcvd)、原子层cvd(atomiclayerchemicalvapordeposition；alcvd)、常压cvd(atmosphericpressurecvd；apcvd)、电镀、其他合适方法或其组合。微影图案化制程包括光阻涂布(例如：旋涂)、软烘烤、掩膜对准、曝光、曝光后烘烤、显影光阻、冲洗、干燥(例如：硬烘烤)、其他合适制程或其组合。替代地，微影图案化制程可以通过其他方法来辅助、实现或代替，例如无掩膜微影、电子束写入或离子束写入。蚀刻制程包括干式蚀刻制程、湿式蚀刻制程、其他蚀刻制程或其组合。可以执行cmp制程来移除栅极介电质325a至325f、栅极电极330a至330f及/或硬掩膜层370a至370f的任何多余材料，以平坦化栅极结构350a至350f。
栅极介电质325a至325f顺应性地设置在个别的通道层322a至322d上方和周围以及隔离特征324上方，使得栅极介电质325a至325f具有大抵均匀的厚度。在所示的实施例中，栅极介电质325a至325f直接设置在个别的通道层322a至322d的每一者上。栅极介电质325a至325f包括介电材料，例如氧化硅、高k介电材料、其他合适介电材料或其组合。在所示的实施例中，栅极介电质325a至325f包括高k介电层，高k介电层包括铪、铝、锆、镧、钽、钛、钇、氧、氮、其他合适成分或其组合。在一些实施方式中，高k介电层包括二氧化铪(hfo2)、氧化铪硅(hfsio)、氮氧化铪硅(hfsion)、氧化铪钽(hftao)、氧化铪钛(hftio)、氧化铪锆(hfzro)、二氧化锆(zro2)、氧化铝(al2o3)、二氧化铪-氧化铝(hfo2-al2o3)、二氧化钛(tio2)、五氧化二钽(ta2o5)、三氧化二镧(la2o3)、三氧化二钇(y2o3)、其他合适高k介电材料或其组合。高k介电材料通常是指具有高介电常数的介电材料，例如大于氧化硅的介电常数(k≈3.9)。在一些实施方式中，栅极介电质325a至325f各自进一步包括设置在高k介电层和个别的通道层322a至322d以及隔离特征324之间的界面层(包括介电材料，例如氧化硅)。
在一些实施例中，栅极介电质325a、325b、325e和325f中的一或多个包括镧掺杂物。镧通常是指原子序为57的金属化学元素，是镧系元素(或稀土元素)之一者。已经发现对于n型晶体管(例如此处公开的pd-1、pd-2、pg-1和pg-2)，与在栅极介电质中不含镧掺杂物的n型晶体管相比，将镧掺杂物混合到栅极介电质中可以降低n型晶体管的临界电压。另外，镧掺杂物的数量与晶体管的临界电压的偏移量相关。换句话说，通过调整栅极介电层中镧掺杂物的存在/不存在及/或镧掺杂物的浓度，可以有效地调节下拉和传输闸晶体管的临界电压。因此，将镧掺杂物混合到第一sram单元的n型晶体管的栅极介电质中，而不混合到相同存储器芯片上的第二sram单元的相同类型的n型晶体管的栅极介电质中，可以允许具有有不同临界电压的相同类型的n型晶体管(因此在相同存储器芯片上实现两组相同类型的n型晶体管)的sram单元各自根据sram的设计要求针对不同的应用优化。举例来说，将镧掺杂物混合到栅极介电质325a、325b、325e和325f中可以使sram单元300的一或多个n型晶体管pg-1、pd-1、pd-2及/或pg-2的临界电压相对于另一个sram单元(例如sram单元400的pg-1、pd-1、pd-2和pg-2)的相同类型的n型晶体管(其栅极介电质不含镧掺杂物)的临界电压降低。替代地，将较大量的镧掺杂物混合到栅极介电质325a、325b、325e和325f中可以使sram单元300的一或多个n型晶体管pg-1、pd-1、pd-2及/或pg-2的临界电压相对于另一个sram单元(例如sram单元400的pg-1、pd-1、pd-2和pg-2)的相同类型的n型晶体管(其具有包括较少量镧掺杂物的栅极介电质)的临界电压降低。在一些实施例中，sram单元300的栅极介电质325a、325b、325e及/或325f包括在约0.5％至约5％的原子百分比(相对于栅极介电质中的原子总量)的镧。在一些实施例中，sram单元300的n型晶体管pg-1、pd-1、pd-2及/或pg-2可具有约0.2v至约0.4v的临界电压。在一些实施方式中，sram单元300的n型晶体管相对于相同存储器芯片上的其他sram单元的相同类型的n型晶体管的临界电压差可以是30mv至120mv。
在一些实施例中，栅极介电质325c和325d中的一或两者都不含镧掺杂物。已经发现，对于p型晶体管(例如此处公开的pu-1和pu-2)，将镧掺杂物混合到栅极介电质中具有与n型晶体管相反的效果。因此，在其栅极介电质中不含镧掺杂物的p型晶体管的临界电压可以低于具有镧掺杂物的p型晶体管的临界电压。另外，镧元素的量与晶体管的临界电压的偏移量相关。换句话说，通过调整栅极介电层中镧掺杂物的存在/不存在及/或镧掺杂物的浓度，也可以有效地调节上拉晶体管的临界电压。因此，将镧掺杂物混合到第一sram单元的p型晶体管(例如：sram单元300的pu-2和pu-1)的栅极介电质中，而不混合到相同存储器芯片上的第二sram单元的相同类型的p型晶体管(例如：sram单元400的pu-2和pu-1)的栅极介电质中，可以允许具有有不同临界电压的相同类型的p型晶体管(因此在相同存储器芯片上实现两组相同类型的p型晶体管)的sram单元各自根据sram的设计要求针对不同的应用优化。举例来说，将镧掺杂物混合到栅极介电质325c、325d中可以使p型晶体管pu-1及/或pu-2的临界电压相对于另一个sram单元的相同类型的p型晶体管(例如sram单元400的pu-2和pu-1)(其具有不含镧掺杂物的栅极介电质)的临界电压增加。替代地，sram单元300的p型晶体管pu-2和pu-1亦可以具有低于不同sram单元的相同类型的晶体管(例如sram单元400的pu-2和pu-1)的临界电压，如果栅极介电质325c和325d包括比不同sram单元的相同类型的晶体管较少量的镧掺杂物。在一些实施例中，栅极介电质325c及/或325d包括在约0.5％至约5％的原子百分比(相对于栅极介电质中的原子总量)的镧。在一些实施例中，p型晶体管pu-1及/或pu-2可具有约0.2v至约0.4v的临界电压。在一些实施方式中，sram单元300的p型晶体管相对于相同存储器芯片上的其他sram单元的相同类型的p型晶体管的临界电压差可以是30mv至120mv。
栅极电极330a至330f设置在栅极介电质325a至325f上方。栅极电极330a至330f各自包括导电材料。在一些实施方式中，栅极电极330a至330f各自包括多个层，例如一或多个盖层、功函数层、粘合/阻挡层及/或金属填充(或块体)层。盖层可以包括防止或消除栅极介电质325a至325f与栅极结构350a至350f的其他层(特别是包括金属的栅极层)之间的成分的扩散及/或反应的材料。在一些实施方式中，盖层包括金属和氮，例如氮化钛(tin)、氮化钽(tan)、氮化钨(w2n)、氮化钛硅(tisin)、氮化钽硅(tasin)或其组合。功函数层包括被调节以具有期望的功函数(例如n型功函数或p型功函数)的导电材料，例如n型功函数材料及/或p型功函数材料。p型功函数材料包括氮化钛(tin)、氮化钽(tan)、钌(ru)、钼(mo)、铝(al)、氮化钨(wn)、二硅化锆(zrsi2)、二硅化钼(mosi2)、二硅化钽(tasi2)、二硅化镍(nisi2)、其他p型功函数材料或其组合。n型功函数材料包括钛(ti)、铝(al)、银(ag)、锰(mn)、锆(zr)、钛铝(tial)、碳化钛铝(tialc)、碳化钽(tac)、碳氮化钽(tacn)、氮化钽硅(tasin)、钽铝(taal)、碳化钽铝(taalc)、氮化钛铝(tialn)、其他n型功函数材料或其组合。黏合/阻挡层可包括促进相邻层(例如功函数层和金属填充层)之间的粘合的材料，及/或包括阻挡及/或减少栅极层(例如功函数层和金属填充层)之间的扩散的材料。举例来说，粘合/阻挡层包括金属(例如：钨(w)、铝(al)、钽(ta)、钛(ti)、镍(ni)、铜(cu)、钴(co)、其他合适金属或其组合)、金属氧化物、金属氮化物(例如：氮化钛(tin))或其组合。金属填充层可以包括合适导电材料，例如铝(al)、钨(w)及/或铜(cu)。硬掩膜层370a至370f设置在栅极电极330a至330f上方，并且包括任何合适材料，例如硅、氮及/或碳(例如：氮化硅或碳化硅)。
在一些实施例中，栅极电极330a、330b、330e和330f中的一或多者包括具有约4.0ev至约4.6ev的功函数的n型功函数金属。在一些实施例中，栅极电极330c和330d中的一或两者包括具有约4.5ev至约5ev的功函数的p型功函数金属。
在一些实施方式中，一或多个栅极电极330d至330f包括p型功函数层(例如氮化钛(tin)层)、n型功函数层(例如钛铝(tial)层)、盖层(例如氮化钽(tan)层)和金属填充层(例如钨(w)层)。可以通过调整一或多层的厚度来调节栅极电极的功函数和栅极堆叠的临界电压。举例来说，栅极电极可以包括在氮化钛(tin)层上方的钨(w)金属填充层和在钛铝(tial)层上方的氮化钛(tin)层。可以通过调整氮化钛(tin)层的厚度来调节栅极电极的功函数和栅极堆叠的临界电压。较厚的氮化钛(tin)层会阻挡铝从钛铝(tial)层扩散到钨(w)金属填充层中。由于铝的扩散引起栅极电极的功函数的降低，铝的扩散的减小导致栅极电极的较高的功函数。另外，因为栅极电极的总厚度受限于通道层322a至322d之间的通道到通道间距(channel-to-channelspacing)，因此较厚的氮化钛(tin)层通常要求(mandate)较薄的钛铝(tial)。较薄的钛铝(tial)还导致可扩散的铝量减少，贡献了(contribute)较高的功函数。相反地，在钛铝(tial)层上方的较薄氮化钛(tin)层会导致更多的铝扩散，由于较薄的氮化钛(tin)层作为阻挡层，或者由于增加了可扩散的铝量。这样的栅极电极可以具有较低功函数。对于n型晶体管(例如pg-1、pd-1、pd-2和pg-2)，较低的功函数导致栅极电极的功函数与半导体基板的导带边缘之间的较小间隙，从而导致较小的临界电压。因此，晶体管pg-1、pd-1、pd-2及/或pg-2可以被配置有较薄的氮化钛(tin)层以具有较小的临界电压。相反地，对于p型晶体管(例如pu-1和pu-2)，较高的功函数导致栅极电极的功函数与半导体基板的价带边缘之间的较小间隙，从而导致较小的临界电压。因此，晶体管pu-1及/或pu-2可以被配置有较厚的氮化钛(tin)层以具有较小的临界电压。在一些实施例中，栅极电极330a、330b、330c、330d、330e及/或330f包括具有约4nm至约40nm的厚度的氮化钛(tin)层。
在一些实施例中，sram单元300的n型晶体管的一或多个栅极电极(例如栅极电极330a、330b、330e和330f)包括比不同sram单元(例如：sram单元400)中的相同类型的n型晶体管的栅极电极更薄的tin层(因此临界电压较低)。在一些实施方式中，sram单元300的n型晶体管相对于相同存储器芯片上的其他sram单元的相同类型的n型晶体管的临界电压差可以是30mv至120mv。在一些实施例中，sram单元300的p型晶体管的栅极电极的一或两者(例如栅极电极330c和330d)包括比不同sram单元(例如：sram单元400)中的相同类型的p型晶体管的栅极电极更厚的tin层(因此临界电压较低)。在一些实施方式中，sram单元300的p型晶体管相对于相同存储器芯片上的其他sram单元的相同类型的p型晶体管的临界电压差可以是30mv至120mv。
栅极结构350a至350f进一步包括与个别栅极堆叠相邻(例如：沿着其侧壁)设置的个别栅极间隔物340a至340f。栅极间隔物340a至340f通过任何合适制程形成并且包括介电材料。介电材料可以包括硅、氧、碳、氮、其他合适材料或其组合(例如：氧化硅、氮化硅、氧氮化硅或碳化硅)。举例来说，在所示的实施例中，包括硅和氮的介电层(例如氮化硅层)可以沉积在基板312上方，并且后续被非等向性地蚀刻以形成栅极间隔物340a至340f。在一些实施方式中，栅极间隔物340a至340f包括多层结构，例如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施方式中，栅极间隔物340a至340f可包括相邻于栅极堆叠形成的多于一组的间隔物，例如密封间隔物(sealspacer)、偏移间隔物(offsetspacer)、牺牲间隔物、冗余间隔物及/或主要间隔物。在这样的实施方式中，各种间隔物组可以包括具有不同蚀刻速率的材料。举例来说，包括硅和氧的第一介电层可以沉积在基板312上方，并且后续被非等向性地蚀刻以形成与栅极堆叠相邻的第一间隔物组，以及包括硅和氮的第二介电层可以沉积在基板312上方，并且后续被非等向性地蚀刻以形成与第一间隔物组相邻的第二间隔物组。在形成栅极间隔物340a至340f之前及/或之后，可以执行注入、扩散及/或退火制程以形成轻掺杂源极和漏极(lightlydopedsourceanddrain；ldd)特征及/或重掺杂源极和漏极(heavilydopedsourceanddrain；hdd)特征。
外延源极特征和外延漏极特征326a至326d(称为外延源极/漏极特征326a-326d)设置在鳍片结构320a至320d的源极/漏极区上方。举例来说，半导体材料外延成长在基础鳍片321a至321d上，形成外延源极/漏极特征326a至326d。在所示的实施例中，在鳍片结构320a至320d的源极/漏极区上执行鳍片凹陷制程(例如：回蚀制程)，使得基础鳍片321a至321d具有沿着隔离特征324的顶表面延伸的顶表面。在这样的实施方式中，外延源极/漏极特征326a至326d从基础鳍片320a至320d的顶表面成长。在一些实施方式中，鳍片结构320a至320d的源极/漏极区不经受鳍片凹陷制程，使得基础鳍片320a至320d具有在隔离特征324的顶表面上方延伸的顶表面。在这样的实施方式中，外延源极/漏极特征326a至326d从基础鳍片320a至320d的至少一顶部成长并包裹其顶部。在所示实施例的进一步实施例中，外延源极/漏极特征326a至326d各自沿着x方向(在一些实施方式中，大抵垂直于鳍片结构320a至320d的纵向方向)横向延伸(成长)，使得外延源极/漏极特征326a至326d沿着x方向具有比基础鳍片320a至320d更大的横向宽度。在一些实施例中，外延源极/漏极特征被合并(merged)，使得它们跨越多于一个鳍片结构。外延制程可以实施化学气相沉积(chemicalvapordeposition；cvd)沉积技术(例如：气相外延(vapor-phaseepitaxy；vpe)、超高真空cvd(ultra-highvacuumcvd；uhv-cvd)、低压cvd(lowpressurecvd；lpcvd)及/或等离子体辅助cvd(plasma-enhancedcvd；pecvd))、分子束外延、其他合适的选择性外延成长(selectiveepitaxialgrowth；seg)制程或其组合。外延制程可以使用气体及/或液体前驱物，其与基础鳍片320a至320d的成分相互作用。外延源极/漏极特征326a至326d掺杂有n型掺杂物及/或p型掺杂物。举例来说，外延源极/漏极特征326a和326d(用于n型晶体管pg-1、pd-1、pd-2和pg-2)各自包括n型掺杂物，并由包括硅及/或碳的外延层形成，其中含硅外延层或含硅碳外延层掺杂有磷、砷、其他n型掺杂物或其组合(例如：形成硅(si)：磷(p)外延层、硅(si)：碳(c)外延层或硅(si)：碳(c)：磷(p)外延层)。在进一步的示例中，外延源极/漏极特征326b和326c(用于p型晶体管pu-1和pu-2)各自包括p型掺杂物，并且由包括硅及/或锗的外延层形成，其中含硅锗外延层掺杂有硼、碳、其他p型掺杂物或其组合(例如：形成硅(si)：锗(ge)：硼(b)外延层或硅(si)：锗(ge)：碳(c)外延层)。在一些实施方式中，外延源极/漏极特征326a至326d包括在通道区中实现期望的拉伸应力及/或压缩应力的材料及/或掺杂物。在一些实施方式中，在沉积期间通过将杂质加入到外延制程的源材料中来掺杂外延源极/漏极特征326a至326d。在一些实施方式中，在沉积制程之后，通过离子布植制程来掺杂外延源极/漏极特征326a至326d。在一些实施方式中，执行退火制程以活化外延源极/漏极特征326a至326d及/或其他源极/漏极区中的掺杂物，例如hdd区及/或ldd区。在一些实施方式中，在外延源极/漏极特征326a至326d上形成硅化物层。在一些实施方式中，通过在外延源极/漏极特征326a至326d上方沉积金属层来形成硅化物层。金属层包括适合用于促进硅化物形成的任何材料，例如镍、铂、钯、钒、钛、钴、钽、镱、锆、其他合适金属或其组合。接着sram单元300被加热(例如：经受退火制程)以导致外延源极/漏极特征326a至326d的成分(例如：硅及/或锗)与金属反应。硅化物层因此包括金属和外延源极/漏极特征326a至326d的成分(例如：硅及/或锗)。在一些实施方式中，硅化物层包括硅化镍、硅化钛或硅化钴。任何未反应的金属(例如金属层的剩余部分)可以通过任何合适制程(例如蚀刻制程)选择性地移除。在一些实施方式中，硅化物层和外延源极/漏极特征326a至326d被统称为sram单元300的晶体管的外延源极/漏极特征。
多层互连(multi-layerinterconnect；mli)特征356设置在基板312上方。mli特征356将sram单元300的各种装置(例如：p型晶体管pu-1和pu-2、n型晶体管pg-1、pd-1、pd-2和pg-2、其他晶体管、电阻、电容及/或电感)及/或部件(例如：栅极结构(例如：栅极结构350a至350f)及/或源极/漏极特征(例如：外延源极/漏极特征326a至326d))电性耦接在一起，使得各种装置及/或部件如sram单元300的设计要求来操作。mli特征356可以包括被配置以形成各种互连结构的介电层和导电层(例如：金属层)的组合。导电层被配置以形成垂直互连特征，例如装置级(device-level)接点及/或通孔，及/或水平互连特征，例如导线。垂直互连特征通常在mli特征356的不同层(或不同平面)中连接水平互连特征。在sram单元300的操作期间，互连特征被配置以路由(route)sram单元300的装置及/或部件之间的信号及/或将信号(例如：定时器信号(clocksignal)、电压信号及/或接地信号)分配至sram单元300的装置及/或部件。值得注意的是，尽管mli特征356被示为具有给定数量的介电层和导电层，但是本公开考虑了具有更多或更少的介电层及/或导电层的mli特征356。
mli特征356包括一或多个介电层，例如设置在基板312上方的层间介电(interlayerdielectric；ild)层352(ild-0)、设置在ild层352上的层间介电层354(ild-1)、以及以及设置在ild层354上的其他ild层(未显示)。ild层352、354包括介电材料，例如氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(tetraethylorthosilicate；teos)形成的氧化物、磷硅酸盐玻璃(phosphosilicateglass；psg)、硼磷硅酸盐玻璃(borophosphosilicateglass；bpsg)、低k介电材料、其他合适介电材料或其组合。示例的低k介电材料包括氟化物掺杂的硅酸盐玻璃(fluoride-dopedsilicateglass；fsg)、碳掺杂的氧化硅、
装置级接点360a至360h设置在ild层354中，以形成mli特征356的一部分。装置级接点360a至360h包括任何合适导电材料，例如钽(ta)、钛(ti)、铝(al)、铜(cu)、钴(co)、钨(w)、氮化钛(tin)、氮化钽(tan)、其他合适导电材料或其组合。可以组合各种导电材料，以提供具有各种层的装置级接点360a至360h，例如阻挡层、粘合层、衬垫层、块体层、其他合适层或其组合。在一些实施方式中，装置级接点360a至360h包括钛(ti)、氮化钛(tin)及/或钴(co)，并且通过图案化ild层354来形成。图案化ild层354可包括微影制程及/或蚀刻制程以在ild层354中形成开口(沟槽)，例如接点开口。在一些实施方式中，微影制程包括在ild层354上方形成光阻层、将光阻层曝光于图案化辐射、以及显影曝光的光阻层，从而形成可用作掩膜元件以用于蚀刻ild层354中的开口的图案化光阻层。蚀刻制程包括干式蚀刻制程、湿式蚀刻制程、其他蚀刻制程或其组合。此后，用一或多种导电材料填充开口。可以通过pvd、cvd、ald、电镀、无电电镀(electrolessplating)、其他合适沉积制程或其组合来沉积导电材料。此后，可以通过平坦化制程(例如cmp制程)移除任何多余的导电材料，从而平坦化ild层354的顶表面和装置级接点360a至360h的顶表面。
装置级接点360a至360h(也称为局部互连(localinterconnect)或局部接点(localcontact))将ic装置特征(例如p型晶体管pu-1和pu-2以及n型晶体管pg-1、pd-1、pd-2和pg-2)电性耦接及/或物理耦接到mli特征356的其他部件(例如：mli特征的通孔(未显示))。举例来说，装置级接点360a至360h是金属到装置(metal-to-device；md)接点，其通常是指到sram单元300的导电区(例如源极/漏极区)的接点。装置级接点360a至360h延伸穿过ild层354，但是本公开考虑了其中装置级接点360a至360h延伸穿过mli特征356的更多ild层及/或cesl的实施例。在一些实施方式中，一或多个装置级接点360a至360h不将它们的源极/漏极区连接到mli特征356的另一电性导电特征，例如通孔。在一些实施方式中，mli特征356进一步包括在大抵正交于导线的方向上延伸的导线，以形成不同的金属层。取决于sram单元300的设计要求，本公开考虑了装置级接点360a至360h、通孔及/或导线的不同配置。
下拉晶体管pd-1的漏极区(由n型外延源极/漏极特征326a形成)和上拉晶体管pu-1的漏极区(由p型外延源极/漏极特征326b形成)由装置级接点360a电性连接，使得下拉晶体管pd-1和上拉晶体管pu-1的公共漏极形成存储节点sn，其进一步由装置级接点360a电性连接至传输闸晶体管pg-1的漏极区(由n型外延源极/漏极特征326a形成)。下拉晶体管pd-2的漏极区(由n型外延源极/漏极特征326d形成)和上拉晶体管pu-2的漏极区(由p型外延源极/漏极特征326c形成)由装置级接点360b电性连接，使得下拉晶体管pd-2和上拉晶体管pu-2的公共漏极形成存储节点snb，其进一步由装置级接点360b电性连接至传输闸晶体管pg-2的漏极区(由n型外延源极/漏极特征326d形成)。上拉晶体管pu-1的源极区(由p型外延源极/漏极特征326b形成)通过装置级接点360c电性连接至在电压节点vddn1的电源电压vdd；以及上拉晶体管pu-2的源极区(由p型外延源极/漏极特征326c形成)通过装置级接点360d电性连接至在电压节点vddn2的电源电压vdd。下拉晶体管pd-1的源极区(由n型外延源极/漏极特征326a形成)通过装置级接点360e电性连接至在电压节点vssn1的电源电压vss；以及下拉晶体管pd-2的源极区(由n型外延源极/漏极特征326d形成)通过装置级接点360f电性连接至在电压节点vssn2的电源电压vss。传输闸晶体管pg-1的源极区(由n型外延源极/漏极特征326a形成)通过装置级接点360g电性连接至位元线(通常称为位元线节点bln)；以及传输闸晶体管pg-2的源极区(由n型外延源极/漏极特征326d形成)通过装置级接点360h电性连接至互补位元线(通常称为位元线节点blnb)。
有时候，例如当sram单元不能以足够高的速度操作时，需要写入辅助电路来提高写入余量(writemargin)。在所示的实施例中，sram单元300以足够高的速度操作。因此，sram单元300不连接到写入辅助电路。这可以与在相同存储器芯片上的其他sram单元(例如sram单元400)形成对比。此将在下面更详细地描述。
sram单元300具有单元边界301。在一些实施例中，sram单元300是矩形形状。举例来说，sram单元300具有沿着x方向的长度302和沿着y方向的宽度304。在进一步的示例中，长度302等于单位单元区中的字线长度；因此，长度302等于单元胞区(unitcellregion)中的字元线长度；以及宽度304等于单元胞区中的位元线长度。在一些实施例中，长度302大于宽度304。举例来说，长度302与宽度304的比率可以为约2至约4。
图3a至图3e显示了sram单元400的详细结构。sram单元400包括与sram单元300相似的特征，尽管这些特征可以具有与sram单元300不同的物理尺寸、材料组成及/或效能特性。这些相似和不同之处将在下面详细说明。
sram单元400包括基板412，其具有设置在其中的各种掺杂区，例如n型掺杂区414和p型掺杂区416a和416b。基板412、n型掺杂区414和p型掺杂区416a和416b个别与上面参照图2a至图2e所述的基板312、n型掺杂区314和p型掺杂区316a和316b相似。sram单元400进一步包括设置在n型掺杂区414和p型掺杂区416a和416b上方的各种特征，其中各种特征被配置以实现期望的功能。举例来说，sram单元400包括鳍片结构420a至420d，其各自具有基础鳍片421a至421d(与上面参照图2a至图2e所述的具有基础鳍片321a至321d的鳍片结构320a至320d相似)和通道层422a至422d(与上面参照图2a至图2e所述的具有通道层322a至322d的鳍片结构320a至320d相似)。通道层422a、422b、422c和422d各自具有个别的横向宽度wa-400、wb-400、wc-400和wd-400(与上面参照图2a至图2e所述的横向宽度wa-300、wb-300、wc-300和wd-300相似)以及厚度t-400(与上面参照图2a至图2e所述的厚度t-300相似)。sram单元400进一步包括隔离特征424(与上面参照图2a至图2e所述的隔离特征324相似)、栅极结构450a至450f(与上面参照图2a至图2e所述的栅极结构350a至350f相似)(包括与上面参照图2a至图2e所述的栅极介电质325a至325f、栅极电极330a至330f、硬掩膜层370a至370f及/或栅极间隔物340a至340f相似的栅极介电质425a至425f、栅极电极430a至430f、硬掩膜层470a至470f及/或栅极间隔物440a至440f)、外延源极/漏极特征426a至426d(与上面参照图2a至图2e所述的外延源极/漏极特征326a至326d相似)、mli特征456(与上面参照图2a至图2e所述的mli特征356相似)、ild层452、454(与上面参照图2a至图2e所述的ild层352、354相似)、装置级接点460a至460h(与上面参照图2a至图2e所述的装置级接点360a至360h相似)、通孔(未显示)、以及导线(未显示)。
与sram单元300相似，sram单元400包括六个晶体管：传输闸晶体管pg-1、传输闸晶体管pg-2、上拉晶体管pu-1、上拉晶体管pu-2、下拉晶体管pd-1以及下拉晶体管pd-1。n型井414设置在p型井416a和416b之间，其中上拉晶体管pu-1、pu-2设置在n型井414上方，并且传输闸晶体管pg-1、pg-2和下拉晶体管pd-1、pd-2设置在个别的p型井416a和416b上方。上拉晶体管pu-1、pu-2是p型晶体管、传输闸晶体管pg-1、pg-2是n型晶体管、以及下拉晶体管pd-1、pd-2是n型晶体管。sram单元400的晶体管pu-1、pu-2、pg-1、pg-2、pd-1和pd-2各自以与对应sram单元300的晶体管pu-1、pu-2、pg-1、pg-2、pd-1和pd-2相似的方式配置，如上面参照图2a至图2e所述。举例来说，传输闸晶体管pg-1和下拉晶体管pd-1各自包括设置在p型井416a上方的鳍片结构420a的一部分和设置在鳍片结构420a的通道区上方的个别的栅极结构450a、450b，使得个别的栅极结构450a、450b夹设于鳍片结构420a的个别的源极/漏极区；以及传输闸晶体管pg-2和下拉晶体管pd-2各自包括设置在p型井416b上方的鳍片结构420d的一部分和设置在鳍片结构420d的通道区上方的个别的栅极结构450e、450f，使得个别的栅极结构450e、450f夹设于鳍片结构420d的个别的源极/漏极区。传输闸晶体管pg-1、pg-2及/或下拉晶体管pd-1、pd-2的鳍片结构420a、420d包括p型掺杂物并且电性连接至个别的p型井416a和416b。传输闸晶体管pg-1、pg-2及/或下拉晶体管pd-1、pd-2进一步包括n型外延源极/漏极特征426a和426d(图3c)。换句话说，传输闸晶体管pg-1、pg-2及/或下拉晶体管pd-1、pd-2的外延源极/漏极特征426a和426d包括n型掺杂物。传输闸晶体管pg-1、pg-2及/或下拉晶体管pd-1、pd-2的栅极结构450a、450b、450e、450f及/或外延源极/漏极特征426a和426d由mli特征456(具体来说，设置在ild层452和454中的个别的接点460a至460h、通孔及/或导线)电性连接至电压源(例如：电源电压vss)。在进一步的示例中，上拉晶体管pu-1包括设置在n型井414上方的鳍片结构420b的一部分和设置在鳍片结构420b的通道区上方的栅极结构450d，使得栅极结构450d夹设于鳍片结构420b的源极/漏极区；以及上拉晶体管pu-2包括设置在n型井414上方的鳍片结构420c的一部分和设置在鳍片结构420c的通道区上方的栅极结构450c，使得栅极结构450c夹设于鳍片结构420c的源极/漏极区。上拉晶体管pu-1、pu-2的鳍片结构420b、420c包括n型掺杂物并且电性连接至n型井414。上拉晶体管pu-1、pu-2进一步包括p型外延源极/漏极特征426b和426c(图3c)。换句话说，上拉晶体管pu-1、pu-2的外延源极/漏极特征426b和426c包括p型掺杂物。上拉晶体管pu-1、pu-2的栅极结构450c和450d及/或外延源极/漏极特征426b和426c由mli特征456(具体来说，设置在ild层452和454中的个别的接点460、通孔及/或导线)电性连接至电压源(例如：电源电压vdd)。
sram单元400具有单元边界401。sram单元400的单元尺寸与sram单元300的单元尺寸相同。sram单元的单元尺寸是指其在半导体芯片上占据的面积，其由sram单元的单元边界(即用于sram单元400的单元边界401和用于sram单元300的单元边界301)定义。sram单元的单元尺寸可以根据其相应尺寸来计算。举例来说，sram单元400是矩形形状，并且沿着x方向具有长度402，并且沿着y方向具有宽度404。因此，可以通过将长度402和宽度404相乘来计算sram单元400的单元尺寸。sram单元400的长度402与sram单元300的长度302大抵相同；以及宽度404与sram单元300的宽度304大抵相同。此外，sram单元400的晶体管的特征的特征尺寸可以与sram单元300的晶体管的那些对应特征的特征尺寸相同或相似。举例来说，sram单元400的n型晶体管pd-1和pg-2中的每一者具有通道层422a，通道层422a具有横向宽度(或平均横向宽度)wa-400；以及sram单元400的n型晶体管pd-2和pg-1中的每一者具有通道层422d，通道层422d具有横向宽度(或平均横向宽度)wd-400。在一些实施例中，横向宽度wa-400约等于sram单元300的横向宽度wa-300；以及横向宽度wd-400约等于sram单元300的横向宽度wd-300。相似地，sram单元400的p型晶体管pu-1和pu-2中的每一者个别具有通道层422b和422c，通道层422b和422c个别具有横向宽度(或平均横向宽度)wb-400和wc-400。在一些实施例中，横向宽度wb-400约等于sram单元300的横向宽度wb-300；以及横向宽度wc-400约等于sram单元300的横向宽度wc-300。与sram单元300相似，相同掺杂类型的特征的横向宽度约彼此相等。举例来说，横向宽度wa-400约等于横向宽度wd-400；以及横向宽度wb-400约等于横向宽度wc-400。此外，与sram单元300相似，sram单元400的晶体管pu-1、pu-2、pg-1、pg-2、pd-1和pd-2的通道层422a至422d的厚度约彼此相等，并且等于厚度t-400。sram单元400的通道层的厚度t-400可以与sram单元300的通道层的厚度t-300约相同。因此，与sram单元300相似，横向宽度wa-400和wd-400约等于或大于厚度t-400。在一些实施例中，横向宽度wa-400(或wd-400)与厚度t-400的比率为约1至约10。在一些实施例中，在p型掺杂区(用于n型晶体管)中的通道层的横向宽度可以大于在n型掺杂区(用于p型晶体管)中的通道层的横向宽度。举例来说，横向宽度wa-100(或wd-100)与横向宽度wb-100(或wc-100)的比率为约1至约5。如上面所述，用于n型晶体管的通道层的较大横向宽度增加了载子流(carrierflow)并提高了高速应用中的效能。在一些实施例中，sram单元400可以具有比sram单元300的对应特征(例如通道层322a的横向宽度wa-300)更小的特征尺寸(例如通道层422a的横向宽度wa-400)。举例来说，横向宽度wa-300与横向宽度wa-400的比率可以为约1至约1.2。sram单元300和400之间的通道层的不同横向宽度允许它们适用于不同的设计需求，而不需改变它们的相对单元尺寸。
如上面所述，尽管sram单元400包括与sram单元300相似的特征，但是这些特征可具有与sram单元300不同的物理尺寸、材料组成及/或效能特性。举例来说，在所示的实施例中，sram单元400的晶体管pd-1、pg-1、pd-2、pg-2、pu-1和pu-2的栅极电极具有与sram单元300的对应晶体管pd-1、pg-1、pd-2、pg-2、pu-1和pu-2的栅极电极不同的物理尺寸及/或材料组成。结果，sram单元400的n型晶体管pd-1、pd-2的临界电压与sram单元300的n型晶体管pd-1、pd-2的临界电压不同；sram单元400的n型晶体管pg-1、pg-2的临界电压与sram单元300的n型晶体管pg-1、pg-2的临界电压不同；及/或sram单元400的p型晶体管pu-1、pu-2的临界电压与sram单元300的p型晶体管pu-1、pu-2的临界电压不同。在一些实施例中，相同类型的n型晶体管或相同类型的p型晶体管之间的临界电压差为约30mv至约120mv。使用具有较低临界电压(与相同存储器晶上的其他sram单元的相同类型的晶体管相比)的晶体管配置特定的sram单元(例如sram单元300或400)将为特定的sram单元提供可以以较低功率开启(turnon)的晶体管。因此，可以在适当的应用中选择性地调用特定的sram单元，例如高速或超高速应用。相反地，使用具有较高临界电压(与相同存储器晶上的其他sram单元的相同类型的晶体管相比)的晶体管配置特定的sram单元(例如sram单元300或400)将为特定的sram单元提供具有较低待机漏电(standbyleakage)的晶体管。因此，可以在适当的应用中选择性地调用特定的sram单元，例如低功率应用。
在一些实施例中，sram单元300的晶体管的临界电压低于sram单元400的相同类型的晶体管的临界电压。这可以通过不同地调节sram单元300和sram单元400的晶体管的栅极电极层的厚度来实现。如上面参照图2a至图2e所述，sram单元300的晶体管的栅极电极可以包括p型功函数层(例如氮化钛(tin)层)、n型功函数层(例如钛铝(tial)层)、盖层(例如氮化钽(tan))和金属填充层(例如钨(w)层)的组合。在一些实施例中，sram单元300的一或多个晶体管的栅极电极以及sram单元400的一或多个晶体管的栅极电极各自包括氮化钛(tin)层、钛铝(tial)层、氮化钽(tan)层和钨(w)层的组合。sram单元400和sram单元300之间的对应栅极层的厚度可以不同，以从具有相同类型的晶体管的sram单元实现不同的效能特性。如上面所述，较厚的氮化钛(tin)层会导致n型晶体管pg-1、pd-1、pd-2和pg-2的临界电压增加，并且相反地，较薄的氮化钛(tin)层会导致p型晶体管pu-1和pu-2的临界电压增加。在一些实施例中，sram单元400的n型晶体管的栅极电极(例如栅极电极430a、430b、430e和430f)的氮化钛(tin)层的厚度大于sram单元300的对应n型晶体管的栅极电极(例如栅极电极330a、330b、330e和330f)的氮化钛(tin)层的厚度。举例来说，sram单元400的下拉晶体管pd-1、pd-2的栅极电极430b、430e可以包括厚度为约4nm至约30nm的氮化钛(tin)层，而sram单元300的下拉晶体管pd-1、pd-2的栅极电极330b、330e可以包括厚度为约0.5nm至约4nm的氮化钛(tin)层。举例来说，sram单元400的传输闸晶体管pg-1、pg-2的栅极电极430a、430f可以包括厚度为约1nm至约6nm的氮化钛(tin)层，而sram单元300的传输闸晶体管pg-1、pg-2的栅极电极330a、330f可以包括厚度为约5nm至约40nm的氮化钛(tin)层。在一些实施方式中，sram单元400的n型晶体管的栅极电极的氮化钛(tin)层厚度比sram单元300的相同类型的n型晶体管的栅极电极的氮化钛(tin)层厚度大约0.5nm至约3nm。因此，sram单元400的n型晶体管pg-1、pd-1、pd-2及/或pg-2的临界电压大于sram单元300的对应n型晶体管pg-1、pd-1、pd-2及/或pg-2的临界电压。
在一些实施例中，sram单元400的p型晶体管的栅极电极(例如栅极电极430c、430d)的氮化钛(tin)层的厚度小于sram单元300的对应p型晶体管的栅极电极(例如栅极电极330c、330d)的氮化钛(tin)层的厚度。举例来说，sram单元400的上拉晶体管pu-1、pu-2的栅极电极430c、430d可以包括厚度为约0.5nm至约4nm的氮化钛(tin)层，而sram单元300的上拉晶体管pu-1、pu-2的栅极电极330c、330d可以包括厚度为约1nm至约6nm的氮化钛(tin)层。在一些实施方式中，sram单元400的p型晶体管的栅极电极的氮化钛(tin)层厚度比sram单元300的相同类型的p型晶体管的栅极电极的氮化钛(tin)层厚度小约0.5nm至约3nm。因此，sram单元400的p型晶体管pu-1及/或pu-2的临界电压大于sram单元300的对应p型晶体管pu-1及/或pu-2的临界电压。
在一些实施例中，与sram单元400相比的sram单元300的较低临界电压是通过调节晶体管的栅极介电质的材料组成来实现的。如上面所述，与在栅极介电质中不含镧掺杂物的n型晶体管相比，将镧掺杂物混合到n型晶体管(例如pd-1、pd-2、pg-1和pg-2)的栅极介电质中可以降低n型晶体管的临界电压；以及与在栅极介电质中不含镧掺杂物的p型晶体管相比，将镧掺杂物混合到p型晶体管(例如pu-1、pu-2)的栅极介电质中可以增加p型晶体管的临界电压。在一些实施例中，sram单元300的n型晶体管(例如pd-1、pd-2、pg-1及/或pg-2)的栅极介电质(325a、325b、325e及/或325f)包括镧掺杂物。举例来说，sram单元300的下拉晶体管pd-1、pd-2的栅极介电质325b、325e包括在约0.5％至约5％的原子百分比(相对于栅极介电质中的原子总量)的镧掺杂物，而sram单元400的下拉晶体管pd-1、pd-2的栅极介电质425b、425e不包括镧掺杂物。替代地，sram单元400的下拉晶体管pd-1、pd-2的栅极介电质425b、425e包括比sram单元300的下拉晶体管pd-1、pd-2的栅极介电质325b、325e较小的原子百分比的镧掺杂物。举另一例来说，sram单元300的传输闸晶体管pg-1、pg-2的栅极介电质325a、325f包括在约0.5％至约5％的原子百分比(相对于栅极介电质中的原子总量)的镧掺杂物，而sram单元400的传输闸晶体管pg-1、pg-2的栅极介电质425a、425f不包括镧掺杂物。替代地，sram单元400的传输闸晶体管pg-1、pg-2的栅极介电质425a、425f包括比sram单元300的传输闸晶体管pg-1、pg-2的栅极介电质325a、325f较小浓度的镧掺杂物。因此，sram单元400的n型晶体管pd-1、pd-2、pg-1及/或pg-2的临界电压大于sram单元300的对应n型晶体管pd-1、pd-2、pg-1及/或pg-2的临界电压。
在一些实施例中，sram单元300的p型晶体管(例如pu-1、pu-2)的栅极介电质(325c及/或325d)不包括镧掺杂物，而sram单元400的p型晶体管(例如pu-1、pu-2)的栅极介电质(425c及/或425d)包括镧掺杂物。举例来说，sram单元400的上拉晶体管pu-1、pu-2的栅极介电质425c及/或425d包括在约0.5％至约5％的原子百分比(相对于栅极介电质中的原子总量)的镧掺杂物。替代地，sram单元300的上拉晶体管pu-1、pu-2的栅极介电质325c、325d包括比sram单元400的上拉晶体管pu-1、pu-2的栅极介电质425c、425d较小浓度的镧掺杂物。因此，sram单元400的p型晶体管pu-1及/或pu-2的临界电压大于sram单元300的对应p型晶体管pu-1及/或pu-2的临界电压。
在一些实施例中，与sram单元400相比的sram单元300的较低临界电压是通过调整栅极电极层的厚度以及通过调整栅极介电质的材料组成来实现的。举例来说，sram单元400的n型晶体管的栅极电极(例如栅极电极430a、430b、430e和430f)的氮化钛(tin)层的厚度大于sram单元300的对应n型晶体管的栅极电极(例如栅极电极330a、330b、330e和330f)的氮化钛(tin)层的厚度。同时，sram单元300的n型晶体管(例如pd-1、pd-2、pg-1及/或pg-2)的栅极介电质(325a、325b、325e及/或325f)包括在约0.5％至约5％的原子百分比(相对于栅极介电质中的原子总量)的镧掺杂物。而sram单元400的下拉晶体管pd-1、pd-2的栅极介电质425b、425e不包括镧掺杂物。因此，sram单元400的n型晶体管pg-1、pd-1、pd-2及/或pg-2的临界电压大于sram单元300的对应n型晶体管pg-1、pd-1、pd-2及/或pg-2的临界电压。在进一步的示例中，sram单元400的p型晶体管的栅极电极(例如栅极电极430c、430d)的氮化钛(tin)层的厚度小于sram单元300的对应p型晶体管的栅极电极(例如栅极电极330c、330d)的氮化钛(tin)层的厚度。同时，sram单元300的p型晶体管(例如pu-1、pu-2)的栅极介电质(325c及/或325d)不包括镧掺杂物，而sram单元400的p型晶体管(例如pu-1、pu-2)的栅极介电质(425c及/或425d)包括在约0.5％至约5％的原子百分比(相对于栅极介电质中的原子总量)的镧掺杂物。因此，sram单元400的p型晶体管pu-1及/或pu-2的临界电压大于sram单元300的对应p型晶体管pu-1及/或pu-2的临界电压。
在一些实施例中，sram单元400连接至写入辅助电路。如上面所述，当sram单元自身不能以足够高的速度操作时，写入辅助电路提高了写入余量。举例来说，如上面所述，sram单元400的n型传输闸晶体管pg-1和pg-2的通道层的横向宽度小于sram单元300的n型传输闸晶体管pg-1和pg-2的通道层的横向宽度。因此，sram单元400的n型传输闸晶体管pg-1和pg-2的临界电压高于sram单元300的n型传输闸晶体管pg-1和pg-2的临界电压。较高的临界电压通常会导致减小的电压余量(voltageheadroom)(定义为电源电压和临界电压之间的间隔)，进而导致减小最大漏极电流(ion)，并且最终导致写入能力下降。因此，在一些实施例中，与sram单元300不同，sram单元400可以连接至写入辅助电路，使得它可以在可接受的参数内操作。写入辅助电路的进一步细节提供于jhonjhyliaw的主题为“具有两种类型的存储器单元的集成电路芯片”的美国专利9,576,644，以及jhonjhyliaw的主题为“形成具有两种类型的存储器单元的集成电路芯片的方法”的美国专利9,935,001。美国专利9,576,644和9,935,001两者在此由引用完全并入本文。因此，在所示的实施例中，存储器芯片10包括未连接到写入辅助电路的sram单元300和连接到写入辅助电路的sram单元400。
图4a至图4e显示了sram单元500的详细结构。sram单元500包括与sram单元300相似的特征，尽管这些特征可以具有与sram单元300不同的物理尺寸、材料组成及/或效能特性。这些相似和不同之处将在下面详细说明。
sram单元500包括基板512，其具有设置在其中的各种掺杂区，例如n型掺杂区514和p型掺杂区516a和516b。基板512、n型掺杂区514和p型掺杂区516a和516b个别与上面参照图2a至图2e所述的基板312、n型掺杂区314和p型掺杂区316a和316b相似。sram单元500进一步包括设置在n型掺杂区514和p型掺杂区516a和516b上方的各种特征，其中各种特征被配置以实现期望的功能。举例来说，sram单元500包括鳍片结构520a至520d，其各自具有基础鳍片521a至521d(与上面参照图2a至图2e所述的具有基础鳍片321a至321d的鳍片结构320a至320d相似)和通道层522a至522d(与上面参照图2a至图2e所述的具有通道层322a至322d的鳍片结构320a至320d相似)。通道层522a、522b、522c和522d各自具有个别的横向宽度wa-500、wb-500、wc-500和wd-500(与上面参照图2a至图2e所述的横向宽度wa-300、wb-300、wc-300和wd-300相似)以及厚度5-400(与上面参照图2a至图2e所述的厚度t-300相似)。sram单元500进一步包括隔离特征524(与上面参照图2a至图2e所述的隔离特征324相似)、栅极结构550a至550f(与上面参照图2a至图2e所述的栅极结构350a至350f相似)(包括与上面参照图2a至图2e所述的栅极介电质325a至325f、栅极电极330a至330f、硬掩膜层370a至370f及/或栅极间隔物340a至340f相似的栅极介电质525a至525f、栅极电极530a至530f、硬掩膜层570a至570f及/或栅极间隔物540a至540f)、外延源极/漏极特征526a至526d(与上面参照图2a至图2e所述的外延源极/漏极特征326a至326d相似)、mli特征556(与上面参照图2a至图2e所述的mli特征356相似)、ild层552、554(与上面参照图2a至图2e所述的ild层352、354相似)、装置级接点560a至560h(与上面参照图2a至图2e所述的装置级接点360a至360h相似)、通孔(未显示)、以及导线(未显示)。
与sram单元300相似，sram单元500包括六个晶体管：传输闸晶体管pg-1、传输闸晶体管pg-2、上拉晶体管pu-1、上拉晶体管pu-2、下拉晶体管pd-1以及下拉晶体管pd-1。n型井514设置在p型井516a和516b之间，其中上拉晶体管pu-1、pu-2设置在n型井514上方，并且传输闸晶体管pg-1、pg-2和下拉晶体管pd-1、pd-2设置在个别的p型井516a和516b上方。上拉晶体管pu-1、pu-2是p型晶体管、传输闸晶体管pg-1、pg-2是n型晶体管、以及下拉晶体管pd-1、pd-2是n型晶体管。sram单元500的晶体管pu-1、pu-2、pg-1、pg-2、pd-1和pd-2各自以与对应sram单元300的晶体管pu-1、pu-2、pg-1、pg-2、pd-1和pd-2相似的方式配置，如上面参照图2a至图2e所述。举例来说，传输闸晶体管pg-1和下拉晶体管pd-1各自包括设置在个别的p型井516a上方的鳍片结构520a的一部分和设置在鳍片结构520a的通道区上方的个别的栅极结构550a、550b，使得个别的栅极结构550a、550b夹设于鳍片结构520a的个别的源极/漏极区；以及传输闸晶体管pg-2和下拉晶体管pd-2各自包括设置在p型井516b上方的鳍片结构520d的一部分和设置在鳍片结构520d的通道区上方的个别的栅极结构550e、550f，使得个别的栅极结构550e、550f夹设于鳍片结构520d的个别的源极/漏极区。传输闸晶体管pg-1、pg-2及/或下拉晶体管pd-1、pd-2的鳍片结构520a、520d包括p型掺杂物并且电性连接至个别的p型井516a和516b。传输闸晶体管pg-1、pg-2及/或下拉晶体管pd-1、pd-2进一步包括n型外延源极/漏极特征526a和526d(图4c)。换句话说，传输闸晶体管pg-1、pg-2及/或下拉晶体管pd-1、pd-2的外延源极/漏极特征526a和526d包括n型掺杂物。传输闸晶体管pg-1、pg-2及/或下拉晶体管pd-1、pd-2的栅极结构550a、550b、550e、550f及/或外延源极/漏极特征526a和526d由mli特征556(具体来说，设置在ild层552和554中的个别的接点560a至560h、通孔及/或导线)电性连接至电压源(例如：电源电压vss)。在进一步的示例中，上拉晶体管pu-1包括设置在n型井514上方的鳍片结构520b的一部分和设置在鳍片结构520b的通道区上方的栅极结构550d，使得栅极结构550d夹设于鳍片结构520b的源极/漏极区；以及上拉晶体管pu-2包括设置在n型井514上方的鳍片结构520c的一部分和设置在鳍片结构520c的通道区上方的栅极结构550c，使得栅极结构550c夹设于鳍片结构520c的源极/漏极区。上拉晶体管pu-1、pu-2的鳍片结构520b、520c包括n型掺杂物并且电性连接至n型井514。上拉晶体管pu-1、pu-2进一步包括p型外延源极/漏极特征526b和526c(图4c)。换句话说，上拉晶体管pu-1、pu-2的外延源极/漏极特征526b和526c包括p型掺杂物。上拉晶体管pu-1、pu-2的栅极结构550c和550d及/或外延源极/漏极特征526b和526c由mli特征556(具体来说，设置在ild层552和554中的个别的接点560、通孔及/或导线)电性连接至电压源(例如：电源电压vdd)。
sram单元500的每一个晶体管pd-1、pd-2、pg-1、pg-2、pu-1和pu-2在其栅极堆叠中可具有与sram单元300的对应晶体管相同的材料。举例来说，sram单元500的栅极电极550a至550f可各自具有与sram单元300的对应栅极电极350a至350f相同的材料。替代地，sram单元500的每一个晶体管在其栅极堆叠中可具有与sram单元400的对应晶体管相同的材料。举例来说，sram单元500的栅极电极550a至550f可各自具有与sram单元400的对应栅极电极450a至450f相同的材料。此外，sram单元500的每一个晶体管在其栅极堆叠中可以具有与sram单元300的对应晶体管不同并且与sram单元400的对应晶体管不同的材料。举例来说，sram单元500的栅极电极550a至550f可各自具有与sram单元300的对应栅极电极350a至350f不同并且与sram单元400的对应栅极电极450a至450f不同的材料。
sram单元500具有单元边界501。与sram单元400不同，sram单元500的单元尺寸与sram单元300的单元尺寸不同(例如：大于)。换句话说，sram单元500在半导体芯片上占据的面积与sram单元300占据的面积不同(例如：大于)。举例来说，sram单元500可以具有比sram单元300(和sram单元400，如果存在)大至少10％的单元面积。sram单元500可具有沿着x方向的长度502和沿着y方向的宽度504。在一些实施例中，sram单元500的长度502大于sram单元300的长度302，并且宽度504与sram单元300的宽度304约相同。举例来说，sram单元500的长度502与sram单元300的长度302的比率在约1.1与1.3之间。较大的单元面积允许形成较大的特征。举例来说，sram单元500的晶体管的栅极电极的通道层的横向宽度可以大于sram单元300的相同类型的晶体管的栅极电极的通道层的横向宽度。如上面所述，sram单元500的n型晶体管pd-1和pg-2各自具有横向宽度(或平均横向宽度)wa-500的多层通道(522a)；sram单元500的n型晶体管pd-2和pg-1各自具有横向宽度(或平均横向宽度)wd-500的多层通道(522d)。相似地，sram单元500的p型晶体管pu-1和pu-2各自具有多层通道(个别为522b和522c)，其个别具有横向宽度(或平均横向宽度)wb-500和wc-500。与sram单元300相似，相同掺杂类型的特征的横向宽度约彼此相等。举例来说，横向宽度wa-500约等于横向宽度wd-500；以及横向宽度wb-500约等于横向宽度wc-500。此外，与sram单元300相似，sram单元500的晶体管pu-1、pu-2、pg-1、pg-2、pd-1和pd-2的通道层的厚度约彼此相等，并且等于t-500。在一些实施例中，横向宽度wa-500大于sram单元300的wa-300；以及横向宽度wd-500大于sram单元300的wd-300。在一些实施例中，横向宽度wb-500等于或大于sram单元300的wb-300；以及横向宽度wc-500等于或大于sram单元300的wc-300。举例来说，横向宽度wa-500(或wd-500)与横向宽度wa-300(或wd-300)的比率为约1.2至约3；以及横向宽度wb-500(或wc-500)与横向宽度wb-300(或wc-300)的比率为约1至约1.3。如上面所述，较宽的通道层允许更大的ion，并且允许sram单元500以比sram单元300更高的速度操作，例如以约2ghz至约6ghz的速度操作。因此，sram单元500可以用于比sram单元300更高的速度的应用(例如hpcl1快取产品)中。另外，sram单元500的特征的厚度t-500可以与sram单元300的特征的厚度t-300约相同。因此，横向宽度wa-500和wd-500大于厚度t-500。横向宽度wa-500(或wd-500)与厚度t-500的比率为约1.2至约20；以及横向宽度wb-500(或wc-500)与厚度t-500的比率为约1至约13。
再次参照图1a，如上面所述，sram芯片10可以包括两个sram单元300和400，它们包括的特征彼此相似。在一些实施例中，sram单元300和400可以具有相同的单元尺寸，例如具有相同的长度和相同的宽度。对于sram单元300和400两者，n型晶体管的通道层的横向宽度可以大于相同类型的p型晶体管的通道层的横向宽度。n型晶体管的较大通道宽度允许较高的ion和较大的读取/写入速度。同时，sram单元300的一或多个晶体管可具有比sram单元400的对应晶体管更小的临界电压。较低的临界电压允许sram单元300的晶体管更快响应，使得sram单元300可以特别适合用于高速应用；而较高的临界电压允许sram单元400的晶体管具有较低的漏电流，使得sram单元400可以特别适合用于低功率应用。不同的临界电压可以通过调节栅极电极层(例如氮化钛(tin)层)的厚度来实现，或者可以通过调节栅极介电质的材料成分(例如镧掺杂物的存在/不存在及/或数量)来实现。此外，sram单元300可以不连接到写入辅助电路，而sram单元400可以连接到写入辅助电路。在一些实施例中，sram芯片10进一步包括第三sram单元500。sram单元500在许多方面可以与sram单元300相似，例如所包括的特征及/或材料组成。然而，sram单元500可以具有较大的单元尺寸，例如较大的单元长度502。较大的单元长度允许sram单元500的晶体管的通道层大于sram单元300中的对应通道，使得晶体管比sram单元300更快运作。这使得sram单元500特别适用于超高速应用(例如hpc存取l-1应用)。如上面所述，sram单元300、400和500(如果存在)可以在sram芯片10上位在任何相对位置及/或相对定向。在一些实施例中，sram芯片10可以用于多种应用(例如高速应用、低功率应用及/或超高速应用)。当需要任何特定应用时，可以调用对应的sram单元(例如用于高速应用的sram单元300、用于低功率应用的sram单元400和用于超高速应用的sram单元500)，而无需采用(resorting)不同的sram芯片。另外，sram芯片10包括内置的灵活性(built-inflexibility)，使得可以在不改变设计的情况下调节不同的效能特性。举例来说，取决于目标应用和设计需求，可以通过简单地调节栅极电极层的厚度及/或栅极介电质的材料组成(例如镧掺杂物浓度)来调节临界电压。
图5是根据本公开实施例的用于制造具有针对多于一种应用而优化的sram单元的半导体存储器芯片的方法600的流程图。在操作610中，方法600包括在半导体存储器芯片(例如：存储器芯片10)上制造第一单元尺寸的第一sram单元。第一sram单元包括第一晶体管类型的第一gaa晶体管，其具有第一临界电压，并且具有有第一功函数的第一栅极堆叠。在操作620中，方法600包括在相同的半导体存储器芯片上制造第一单元尺寸的第二sram单元。第二sram单元包括第一晶体管类型的第二gaa晶体管，其具有与第一临界电压不同的第二临界电压，并且具有与第一功函数不同的第二功函数的第二栅极堆叠。在操作630中，方法600可选地包括在相同的半导体存储器芯片上制造第二单元尺寸的第三sram单元。第二单元尺寸比第一单元尺寸大至少10％。在操作640中，方法600包括进一步的操作以完成制造存储器芯片。在一些实施方式中，第一gaa晶体管的第一临界电压比第二临界电压小至少30mv。在一些实施方式中，第一栅极堆叠包括具有第一厚度的第一氮化钛(tin)层的第一栅极电极，并且第二栅极堆叠包括具有与第一厚度不同的第二厚度的第二氮化钛(tin)层的第二栅极电极。在一些实施方式中，第一栅极堆叠包括具有镧掺杂物的第一栅极介电质，并且第二栅极堆叠不含镧掺杂物。可以在方法600之前、期间和之后提供额外操作，并且对于方法600的其他实施例，可以移动、替换或消除所述的一些操作。
本公开提供了许多不同的实施例。此处公开了用于多种应用的存储器芯片，以提高多种应用(例如低功率应用、高速应用和超高速应用)中的存储器芯片的效能。示例性的半导体存储器芯片包括第一静态随机存取存储器(sram)单元和第二sram单元。第一sram单元有第一gaa晶体管，并且第二sram单元具有第二gaa晶体管。第一sram单元和第二sram单元具有相同的单元尺寸，并且第一sram单元和第二sram单元是相同的晶体管类型。此外，第一gaa晶体管具有第一临界电压，并且第二gaa晶体管具有第二临界电压。第二临界电压与第一临界电压不同。此外，第一gaa晶体管具有第一栅极堆叠，并且第二gaa晶体管具有第二栅极堆叠。第一栅极堆叠具有第一功函数值，并且第二栅极堆叠具有第二功函数值。第二功函数值与第一功函数值不同。
在一些实施例中，第一栅极堆叠具有第一栅极电极。第一栅极电极包括氮化钛(tin)、氮化钽(tan)、钛铝(tial)、钨(w)或其组合。第二栅极堆叠具有第二栅极电极。第二栅极电极包括tin、tan、tial、w或其组合。第一栅极电极的材料配置与第二栅极电极的材料配置不同。在一些实施例中，第一栅极电极包括第一tin厚度的第一tin层，第二栅极电极包括第二tin厚度的第二tin层。第一tin厚度与第二tin厚度不同。在一些实施例中，第一gaa晶体管的第一临界电压比第二gaa晶体管的第二临界电压小约30mv至约120mv。在一些实施例中，第一gaa晶体管和第二gaa晶体管是n型晶体管。在一些实施例中，第二sram单元连接到写入辅助电路，而第一sram单元不连接到写入辅助电路。在一些实施例中，第一sram单元更包括第三gaa晶体管，并且第二sram单元更包括第四gaa晶体管。第一gaa晶体管和第二gaa晶体管是第一类型的晶体管，并且上述第三gaa晶体管和上述第四gaa晶体管是一第二类型的晶体管，其中第一类型与第二类型不同。第三gaa晶体管具有第三临界电压，并且第四gaa晶体管具有第四临界电压。第四临界电压与第三临界电压不同。在一些实施例中，第一gaa晶体管包括第一半导体层堆叠，第二gaa晶体管包括第二半导体层堆叠，并且第三gaa晶体管包括第三半导体层堆叠。第一半导体层堆叠具有第一通道宽度和第一通道厚度，第二半导体层堆叠具有第二通道宽度和第二通道厚度，并且第三半导体层堆叠具有第三通道宽度和第三通道厚度。第一通道宽度约等于第二通道宽度，并且第一通道厚度约等于第二通道厚度和第三通道厚度。此外，第一通道宽度与第一通道厚度的比率为约1.2至约10，并且第一通道宽度与第三通道宽度的比率为约1.2至约5。在一些实施例中，第一栅极堆叠具有包括镧掺杂物的第一栅极介电质，并且第二栅极堆叠具有不含镧掺杂物的第二栅极介电质。
示例性的半导体存储器芯片包括在半导体存储器芯片上的第一静态随机存取存储器(sram)单元和第二sram单元。第一sram单元沿着第一方向纵向延伸，并且具有沿着第一方向的第一尺寸。第一sram单元更包括第一晶体管和第二晶体管。第一晶体管是第一类型，并且形成在基板的第一区域上方，基板的第一区域掺杂有第一掺杂物。第二晶体管是第二类型，并且形成在基板的第二区域上方，基板的第二区域掺杂有第二掺杂物，其中第二类型与第一类型不同。第二sram单元具有沿着第一方向的第一尺寸。第二sram单元包括第三晶体管和第四晶体管。第三晶体管是第一类型并且形成在基板的第三区域上方，并且第四晶体管是第二类型，并且形成在基板的第四区域上方，基板的第三区域掺杂有第一掺杂物，基板的第四区域掺杂有第二掺杂物。第一晶体管、第二晶体管、第三晶体管和第四晶体管各自具有第一临界电压、第二临界电压、第三临界电压和第四临界电压，其中第一临界电压与第三临界电压不同，并且第二临界电压与第四临界电压不同。此外，第一晶体管、第二晶体管、第三晶体管和第四晶体管各自个别包括第一半导体层堆叠、第二半导体层堆叠、第三半导体层堆叠、以及第四半导体层堆叠。第一半导体层堆叠、第二半导体层堆叠、第三半导体层堆叠、以及第四半导体层堆叠各自个别包括第一通道宽度、第二通道宽度、第三通道宽度、以及第四通道宽度，其中第一通道宽度与第二通道宽度不同，第一通道宽度与第三通道宽度约相同，并且第二通道宽度与第四通道宽度约相同。此外，第一晶体管、第二晶体管、第三晶体管和第四晶体管各自包括第一栅极电极、第二栅极电极、第三栅极电极和第四栅极电极。栅极电极各自在个别的半导体层堆叠上方并包裹个别半导体层堆叠，其中第一栅极电极、第二栅极电极、第三栅极电极和第四栅极电极彼此不同。
在一些实施例中，第一晶体管的第一临界电压比第三晶体管的第三临界电压小至少约30mv；以及第二晶体管的第二临界电压比第四晶体管的第四临界电压小至少约30mv。在一些实施例中，第一半导体层堆叠的每一层具有第一通道厚度。第一通道宽度与第一通道厚度的比率为约1.2至约10。第一通道宽度与第二通道宽度的比率为约1.2至约5。第一通道宽度与第三通道宽度的比率为约1至约1.2。在一些实施例中，第一栅极电极包括第一tin厚度的第一tin层，第三栅极电极包括第二tin厚度的第二tin层，并且第一tin厚度小于第二tin厚度。此外，第二栅极电极包括第三tin厚度的第三tin层，第四栅极电极包括第四tin厚度的第四tin层，并且第三tin厚度大于第四tin厚度。在一些实施例中，半导体存储器芯片更包括设置在第一栅极电极和第一半导体层堆叠的多个第一半导体层的每一者之间的第一栅极介电层，以及设置在第三栅极电极和第三半导体层堆叠的多个第三半导体层的每一者之间的第二栅极介电层。第一栅极介电层包括镧掺杂物；以及第二栅极介电层不含镧掺杂物。
示例性的半导体存储器芯片包括配置有多个第一效能特性的第一静态随机存取存储器(sram)单元、配置有多个第二效能特性的第二sram单元和配置有多个第三效能特性的第三sram单元。第一sram单元包括第一gaa下拉晶体管和第一gaa传输闸晶体管。第二sram单元包括第二gaa下拉晶体管和第二gaa传输闸晶体管。第三sram单元包括第三gaa下拉晶体管和第三gaa传输闸晶体管。第一效能特性与第二效能特性和第三效能特性不同。第一sram单元和第二sram单元各自具有第一单元尺寸，并且第三sram单元具有大于第一单元尺寸的第二单元尺寸。第一gaa下拉晶体管和第一gaa传输闸晶体管各自包括具有第一功函数值的第一栅极电极材料。第二gaa下拉晶体管和第二gaa传输闸晶体管各自包括具有第二功函数值的第二栅极电极材料，其中第二功函数值与第一功函数值不同。第三gaa下拉晶体管和第三gaa传输闸晶体管各自包括具有第一功函数值的第一栅极电极材料。
在一些实施例中，第二单元尺寸比第一单元尺寸大至少10％。在一些实施例中，第一gaa下拉晶体管包括具有第一宽度的多个通道层；第二gaa下拉晶体管包括具有第一宽度的多个通道层；第三gaa下拉晶体管包括具有第二宽度的多个通道层。第二宽度比第一宽度大至少20％。在一些实施例中，第一sram单元包括第一gaa上拉晶体管，并且第二sram单元包括第二gaa上拉晶体管。第一gaa上拉晶体管具有第三栅极电极材料，第三栅极电极材料具有第三功函数值；以及第二gaa上拉晶体管具有第四栅极电极材料，第四栅极电极材料具有第四功函数值，其中第三栅极电极材料与第四栅极电极材料不同；以及第三功函数值与第四功函数值不同。在一些实施例中，第一gaa下拉晶体管具有第一临界电压，并且第二gaa下拉晶体管具有第二临界电压，其中第一临界电压比第二临界电压小至少30mv。在一些实施例中，第一gaa下拉晶体管以第一速度和第一功率操作、第二gaa下拉晶体管以第二速度和第二功率操作、以及第三gaa下拉晶体管以第三速度和第三功率操作。第一速度大于第二速度，第三速度大于第一速度和第二速度，并且第二功率小于第一功率和第三功率。
前述内文概述了许多实施例的特征，使本技术领域中具有通常知识者可以从各个方面更佳地了解本公开。本技术领域中具有通常知识者应可理解，且可轻易地以本公开为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中具有通常知识者也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。
- 还没有人留言评论。精彩留言会获得点赞！