半导体器件的制作方法

1.本发明构思涉及半导体器件和制造该半导体器件的方法。


背景技术：

2.半导体器件在其体积减小的同时需要高容量的数据处理。因此，有必要提高此类半导体器件的集成度。作为改善半导体器件的集成度的方法之一，具有垂直晶体管结构而非常规的共面晶体管结构的半导体器件已经被提出。


技术实现要素：

3.本发明构思的方面在于提供具有改善的集成度和电特性的半导体器件和制造该半导体器件的方法。
4.根据本发明构思的方面，一种半导体器件包括：栅电极，彼此间隔开并堆叠在衬底上；沟道结构，贯穿栅电极并包括沟道层、在沟道层与栅电极之间的栅极电介质层、填充沟道层中的空间的沟道绝缘层和在沟道绝缘层上的沟道垫；以及分隔区域，贯穿栅电极并彼此间隔开，其中栅极电介质层相比于沟道层进一步向上延伸，使得栅极电介质层的内侧表面的一部分接触沟道垫，沟道垫可以包括：下垫，在沟道层的上端上以及在栅极电介质层的内侧表面上，并在栅极电介质层的内侧表面之间具有第一凹陷；以及上垫，具有在第一凹陷中的第一部分和在第一部分上沿平行于衬底的上表面的方向从第一部分扩展的第二部分。
5.根据本发明构思的方面，一种半导体器件包括：衬底，具有第一区域和第二区域；栅电极，堆叠在衬底上并彼此间隔开；沟道结构，在第一区域中贯穿栅电极，并具有下沟道结构、上沟道结构以及连接上沟道结构和下沟道结构的连接结构；以及虚设沟道结构，在第二区域中贯穿栅电极的至少一部分，并包括下半导体图案和上半导体图案，下半导体图案具有凹陷，上半导体图案在下半导体图案的凹陷上并包括与下半导体图案不同的材料，其中连接结构具有第三宽度，第三宽度大于在下沟道结构的上端处的第一宽度并大于在上沟道结构的下端处的第二宽度，在虚设沟道结构中，上半导体图案可以具有第五宽度，第五宽度大于在下半导体图案的上端处的第四宽度。
6.根据本发明构思的方面，一种半导体器件包括：衬底；第一结构，在衬底上；第一垂直结构，贯穿第一结构；垫结构，在第一垂直结构上，并包括下半导体结构和在下半导体结构上的上半导体结构，下半导体结构具有从上表面向下凹入的凹陷，上半导体结构在该凹陷上并具有扩展部分，扩展部分具有从下半导体结构的侧表面突出的侧表面；第二结构，在第一结构上；以及第二垂直结构，贯穿第二结构并连接到垫结构。
附图说明
7.图1a是示出根据本发明构思的示例实施方式的半导体器件的示例的剖视图。
8.图1b和图1c是示出根据本发明构思的示例实施方式的半导体器件的示例的剖视图。
9.图2a是图1a中由“a”指出的部分的局部放大剖视图。
10.图2b至图2e是示出根据本发明构思的示例实施方式的半导体器件的示例的局部放大剖视图。
11.图3a是图1a中由“b”指出的部分的局部放大剖视图。
12.图3b是示出根据本发明构思的示例实施方式的半导体器件的示例的局部放大剖视图。
13.图3c和图3d是示出根据本发明构思的示例实施方式的半导体器件的示例的局部放大剖视图。
14.图4a至图4c是示出根据本发明构思的示例实施方式的半导体器件的示例的剖视图。
15.图5a和图5b是示出根据本发明构思的示例实施方式的半导体器件的示例的剖视图。
16.图6是示出根据本发明构思的示例实施方式的半导体器件的示例的剖视图。
17.图7是示出根据本发明构思的示例实施方式的半导体器件的示例的局部放大剖视图。
18.图8a至图8l是示出根据本发明构思的示例实施方式的制造半导体器件的方法的示例的剖视图。
19.图9a至图9g是示出根据本发明构思的示例实施方式的制造半导体器件的方法的示例的局部放大剖视图。
具体实施方式
20.在下文中，将参照附图描述本发明构思的示例实施方式。
21.图1a是示出根据本发明构思的示例实施方式的半导体器件的示例的剖视图。图2a是图1a中由“a”指出的部分的局部放大剖视图。图3a是图1a中由“b”指出的部分的局部放大剖视图。
22.参照图1a、图2a和图3a，根据一些示例实施方式的半导体器件100a可以包括衬底101、堆叠在衬底101上的第一堆叠结构st1和第二堆叠结构st2、设置为穿过第一堆叠结构st1和第二堆叠结构st2的沟道结构ch以及穿过第一堆叠结构st1和第二堆叠结构st2并在一个方向上延伸的分隔区域ms。沟道结构ch可以包括沟道层140、栅极电介质层145、沟道绝缘层148和/或沟道垫150。半导体器件100a可以进一步包括设置在衬底101与第一堆叠结构st1之间的第一水平导电层104和第二水平导电层106、在第一堆叠结构st1与第二堆叠结构st2之间的居间绝缘层125、穿过第二堆叠结构st2的一部分的上分隔区域103、在第二堆叠结构st2上的第一绝缘层225和第二绝缘层226、以及接触插塞cp。
23.衬底101可以包括半导体材料，诸如iv族半导体、iii
‑
v族化合物半导体或ii
‑
vi族氧化物半导体。例如，iv族半导体可以包括硅、锗或硅锗。衬底101可以被提供为体晶片或外延层。衬底101可以包括第一区域和第二区域。第一区域可以是在其中设置用作半导体器件100a的存储单元的栅极、沟道等的区域。第二区域可以是半导体器件100a中在其中形成虚设沟道的区域。第二区域可以是例如在半导体器件的制造工艺期间在其中形成用作对准键的虚设沟道的区域，但不限于此。
24.第一堆叠结构st1可以包括交替地堆叠在衬底101上的第一层间绝缘层120和第一栅电极130。第二堆叠结构st2可以包括交替地堆叠在第一堆叠结构st1上的第二层间绝缘层220和第二栅电极230。
25.第一栅电极130和第二栅电极230可以分别堆叠为在垂直于衬底101的上表面的方向上彼此间隔开。第一栅电极130和第二栅电极230可以在衬底101的至少一个区域上延伸至不同的长度。第一栅电极130和第二栅电极230可以分别被称为第一栅极堆叠组和第二栅极堆叠组。
26.设置在第一栅电极130的最下部的第一最下栅电极130l可以是地选择晶体管的栅电极(也称为地选择栅电极)。设置在第二栅电极230的最上部的第二最上栅电极230u可以是串选择晶体管的栅电极(也称为串选择栅电极)。根据示例实施方式，串选择栅电极和地选择栅电极可以分别为一个或两个或更多个。
27.第一最下栅电极130l与第二最上栅电极230u之间的第一栅电极130和第二栅电极230可以是构成多个存储单元的存储单元栅电极。构成存储单元的第一栅电极130和第二栅电极230的数量可以根据半导体器件100a的容量来确定。
28.第一栅电极130和第二栅电极230可以设置为通过在一个方向上延伸的分隔区域ms以预定的或备选地期望的单元被分隔开。在一对分隔区域ms之间的第一栅电极130和第二栅电极230可以形成一个存储块，但是存储块的范围不限于此。
29.第一栅电极130和第二栅电极230中的一些，例如与串选择栅电极和地选择栅电极相邻的栅电极130和230，可以是虚设栅电极。位于第一栅电极130的最下部的第一最下栅电极130l和位于第二栅电极230的最上部的第二最上栅电极230u也可以是虚设栅电极。
30.第一栅电极130和第二栅电极230可以包括诸如钨w的金属材料。根据示例实施方式，第一栅电极130和第二栅电极230可以包括多晶硅或金属硅化物材料。
31.第一栅电极130和第二栅电极230可以包括内部栅极导电层和围绕内部栅极导电层的扩散屏障。扩散屏障可以包括例如钨氮化物(wn)、钽氮化物(tan)、钛氮化物(tin)或其组合。
32.如图1a所示，第一层间绝缘层120之中除了最下面的第一层间绝缘层120以外的其余第一层间绝缘层120可以设置在第一栅电极130之间，第二层间绝缘层220之中除了最下面的第二层间绝缘层220以外的其余第二层间绝缘层220可以设置在第二栅电极230之间，但不限于此。像第一栅电极130和第二栅电极230一样，第一层间绝缘层120和第二层间绝缘层220可以设置为在垂直于衬底101的上表面的方向上彼此间隔开并在至少一个方向上延伸。第一层间绝缘层120和第二层间绝缘层220可以包括诸如硅氧化物或硅氮化物的绝缘材料。设置在第二层间绝缘层220的最下部的第二层间绝缘层220可以具有相对厚的厚度，但不限于此。位于第二栅电极230的最下部的第二最下栅电极230l可以设置在最下面的第二层间绝缘层220上。
33.居间绝缘层125可以设置在第一堆叠结构st1与第二堆叠结构st2之间。居间绝缘层125可以设置在位于第一栅电极130的最上部的第一最上栅电极130u上。居间绝缘层125可以包括与第一层间绝缘层120和第二层间绝缘层220相同的材料，例如，诸如硅氧化物或硅氮化物的绝缘材料。在一些示例实施方式中，居间绝缘层125可以具有比第一层间绝缘层120和第二层间绝缘层220中的每个的厚度大的厚度。居间绝缘层125的厚度可以在从约
10nm至约100nm的范围内。
34.沟道结构ch可以设置为彼此间隔开，同时在衬底101上形成行和列。沟道结构ch可以布置为形成网格图案，或者可以在一个方向上以z字形形式设置。沟道结构ch可以在衬底101上垂直地延伸。沟道结构ch可以具有柱形状，并且可以具有倾斜侧表面使得沟道结构ch的宽度根据高宽比朝向衬底101变窄。
35.沟道层140可以设置在沟道结构ch中。沟道结构ch中的沟道层140可以形成为围绕里面的沟道绝缘层148的环形形状，但是根据一些示例实施方式，沟道层140可以具有诸如圆柱形状或棱柱形状的柱形状而没有沟道绝缘层148。沟道绝缘层148可以填充沟道层140中的空间。沟道层140可以包括诸如多晶硅或单晶硅的半导体材料，该半导体材料可以是未被掺杂的材料或包含p型或n型杂质的材料。从上端向下部凹入的凹陷148r可以形成在沟道绝缘层148的上表面处。
36.栅极电介质层145可以设置在第一和第二栅电极130和230与沟道层140之间。栅极电介质层145可以相比于沟道层140进一步向上延伸，使得栅极电介质层145的内侧表面的一部分可以接触沟道垫150。栅极电介质层145可以包括从沟道层140依次堆叠的隧穿层141、信息存储层142和/或阻挡层143。隧穿层141可以使电荷隧穿至信息存储层142，并且可以包括例如硅氧化物(sio2)、硅氮化物(si3n4)、硅氮氧化物(sion)或其组合。信息存储层142可以是电荷陷阱层或浮置栅极导电层。阻挡层143可以包括硅氧化物(sio2)、硅氮化物(si3n4)、硅氮氧化物(sion)、高k电介质材料或其组合。
37.在沟道结构ch中，沟道垫150可以设置在沟道层140上。沟道垫150可以包括下垫lp和上垫up，如图2a所示。
38.下垫lp可以设置在沟道层140的上端和栅极电介质层145的内侧表面上。下垫lp可以在栅极电介质层145的内侧表面之间具有第一凹陷lpr。下垫lp的第一凹陷lpr可以具有从下垫lp的上端向下部凹入的形状。其上形成下垫lp的第一凹陷lpr的侧表面lps可以具有斜度，使得上垫up的设置在第一凹陷lpr中的部分的宽度根据高宽比朝向衬底101变窄。第一凹陷lpr可以具有朝向底部变窄的“u”形或类似形状。下垫lp可以包括诸如多晶硅或单晶硅的半导体材料，该半导体材料可以是未被掺杂的材料或包含p型或n型杂质的材料。
39.上垫up可以设置在栅极电介质层145和下垫lp上。上垫up可以具有与第一绝缘层225的上表面基本上共面的上表面。上垫up可以具有设置在下垫lp的第一凹陷lpr中的第一部分up1以及在第一部分up1上沿平行于衬底101的上表面的方向从第一部分up1扩展的第二部分up2。第一部分up1的宽度可以朝向衬底101减小。第二部分up2可以具有比在第一部分up1的上端处的宽度大的宽度。第二部分up2可以接触栅极电介质层145的上端。第二部分up2的外侧表面ups可以从栅极电介质层145的上端延伸以形成曲面。第二部分up2的宽度可以随着第二部分up2向上而增大，但不限于此。上垫up可以包括诸如多晶硅或单晶硅的半导体材料，该半导体材料可以是包含p型或n型杂质的材料。
40.在一些示例实施方式中，下垫lp和上垫up中的每个可以包括硅和第一杂质，上垫up可以进一步包括第二杂质。第一杂质和第二杂质可以包括不同种类的杂质。第一杂质可以是通过在形成上垫up的工艺中原位注入杂质而从上垫up扩散到下垫lp的杂质。第一杂质可以是例如硼(b)、磷(p)和砷(as)中的至少一种。第二杂质可以包括碳(c)和/或氯(cl)。在一些示例实施方式中，第二杂质可以不扩散到下垫lp。
41.沟道结构ch可以包括下沟道结构chl、连接结构chm和/或上沟道结构chu。连接结构chm可以连接下沟道结构chl和上沟道结构chu。
42.下沟道结构chl可以贯穿第一堆叠结构st1，上沟道结构chu可以贯穿第二堆叠结构st2。连接结构chm可以设置在第一堆叠结构st1与第二堆叠结构st2之间。如图3a所示，连接结构chm可以具有大于第一宽度w1并大于第二宽度w2的第三宽度w3，第一宽度w1是下沟道结构chl的上端的最大宽度，第二宽度w2是上沟道结构chu的下端的最大宽度。
43.如图3a所示，连接结构chm可以具有连接下沟道结构chl和连接结构chm的第一弯曲部分cs1以及连接上沟道结构chu和连接结构chm的第二弯曲部分cs2。第一弯曲部分cs1的外侧表面可以具有在下沟道结构chl上向外凸出的曲面。从第二弯曲部分cs2延伸的连接结构chm的上表面可以与居间绝缘层125的上表面基本上共面。
44.在一些示例实施方式中，下沟道结构chl的上端处的外侧表面与连接结构chm的外侧表面之间的水平距离可以在从约1nm至约5nm的范围内。
45.接触插塞cp可以设置在沟道结构ch上。接触插塞cp可以连接到沟道垫150。接触插塞cp可以将沟道结构ch与上布线结构连接。接触插塞cp可以通过具有扩展的第二部分up2的上垫up稳定地连接到沟道垫150。
46.第一水平导电层104和第二水平导电层106的至少一部分可以起到半导体器件100a的公共源极线的一部分的作用，并且可以与衬底101一起起到公共源极线的作用。第一水平导电层104可以在下沟道结构chl的沟道层140的外围直接连接到沟道层140。第一水平导电层104和第二水平导电层106可以包括半导体材料，例如多晶硅。在一些示例实施方式中，至少第一水平导电层104可以是掺杂层，第二水平导电层106可以是掺杂层或包含从第一水平导电层104扩散的杂质的层。第一水平导电层104可以被称为源极导电层。
47.分隔区域ms可以设置为在一个方向上延伸。分隔区域ms可以是贯穿堆叠在衬底101上的全部的第一栅电极130和第二栅电极230并连接到衬底101的贯通分隔区域。分隔区域ms可以将第一栅电极130和第二栅电极230分隔开。分隔区域ms可以通过使衬底101的上部部分地凹入而被设置，或者可以设置在衬底101上以接触衬底101的上表面。分隔区域ms可以由绝缘材料形成。
48.上分隔区域103可以设置为穿透第二栅电极230之中包括第二最上栅电极230u的至少一部分第二栅电极230。上分隔区域103可以由绝缘材料形成。在示例实施方式中，被上分隔区域103分隔开的第二栅电极230的数量可以各种各样地改变。
49.第一绝缘层225和第二绝缘层226可以设置在第二堆叠结构st2上。第一绝缘层225和第二绝缘层226可以包括诸如硅氧化物或硅氮化物的绝缘材料。
50.图1b和图1c是示出根据本发明构思的示例实施方式的半导体器件的示例的剖视图。在图1b和图1c中，将省略与参照图1a、图2a和图3a描述的部件相同的部件的描述，并且将仅描述半导体器件的被修改的部件。
51.参照图1b，在半导体器件100b中，沟道结构cha的结构可以不同。在沟道结构cha中，下沟道结构chl可以直接连接到上沟道结构chu。由于在下沟道结构chl和上沟道结构chu被连接的区域中的宽度差异，沟道结构cha可以具有弯曲部分。
52.参照图1c，在半导体器件100c中，沟道结构chb的结构可以不同。沟道结构chb可以不包括上垫up和下垫lp(见图2a)，并且可以包括在沟道层140上的掩埋沟道垫155。掩埋沟
道垫155可以设置为覆盖沟道绝缘层148的上表面并电连接到沟道层140。掩埋沟道垫155可以包括例如掺杂的多晶硅。
53.图2b至图2e是示出根据本发明构思的示例实施方式的半导体器件的示例的局部放大剖视图。图2b至图2e示出了与图1a中由“a”指出的部分对应的区域。参照图2b至图2e，将与图2a的示例实施方式相比较地来描述其它结构。
54.参照图2b，在沟道垫150a中，上垫up的第一部分up1a和下垫lpa的结构可以不同。下垫lpa的第一凹陷lpra的最下端可以设置在相对高的水平处，使得下垫lpa具有更厚的厚度。第一凹陷lpra可以形成为具有大致“v”形或类似形状。第一部分up1a可以设置在第一凹陷lpra中。
55.参照图2c，在沟道垫150b中，下垫lpb的结构可以不同。下垫lpb可以在沟道层140的内侧表面之间延伸，沟道绝缘层148的最上端可以设置在沟道层140的上端下方。沟道绝缘层148的凹陷148ra的最下端可以设置在相对低的水平处，使得下垫lpb具有更大的厚度。
56.参照图2d，在沟道垫150c中，上垫up的第一部分up1b和下垫lpc的结构可以不同。下垫lpc的第一凹陷lprb的最下端可以设置在相对高的水平处，并且第一部分up1b可以具有从一部分朝向下垫lpc凸出的圆化形状，在该部分中，第二部分up2接触栅极电介质层145。然而，根据示例实施方式，下垫lpc的最上端可以位于与栅极电介质层145的上端相同的水平。
57.参照图2e，在沟道垫150d中，上垫up的第二部分up2a的结构可以不同。第二部分up2a可以接触栅极电介质层145的上端，并且可以包括第二下部up_2，该第二下部up_2在栅极电介质层145的外侧表面上具有从栅极电介质层145的上端向下凸出的形状。第二下部up_2可以是通过在第一绝缘层225的蚀刻工艺期间相比于外围区域被进一步向下蚀刻而形成的部分。
58.图3b是示出根据本发明构思的示例实施方式的半导体器件的示例的局部放大剖视图。图3b示出了与图1a中由“b”指出的部分对应的区域。
59.参照图3b，沟道结构ch的连接结构chma的结构可以不同。连接结构chma可以包括连接下沟道结构chl和连接结构chma的第一弯曲部分cs1a。第一弯曲部分cs1a的外侧表面mr可以形成朝向衬底101弯曲的凸面。沟道结构ch中包括的栅极电介质层145和沟道层140也可以设置为沿着第一弯曲部分cs1a的外侧表面mr形成曲面。第一弯曲部分cs1a的外侧表面mr可以通过在居间绝缘层125的蚀刻工艺期间相比于外围区域被进一步向下蚀刻而形成。
60.图3c和图3d是示出根据本发明构思的示例实施方式的半导体器件的示例的局部放大剖视图。图3c和图3d示出了与图1a中由“b”指出的部分对应的区域。
61.参照图3c，半导体器件100a可以进一步包括在衬底101上的至少一个区域中例如在第二区域上贯穿第一堆叠结构st1的虚设沟道结构dch。虚设沟道结构dch在半导体器件100a中可以不执行实质功能。虚设沟道结构dch可以是在半导体器件的制造工艺期间用作对准键的结构。虚设沟道结构dch可以设置在衬底101的第二区域上，在第二区域中，第一栅电极130和第二栅电极230以不同的长度延伸。在本说明书中包括的所有半导体器件的示例实施方式中，虚设沟道结构dch可以设置在衬底101上的至少一个区域中。
62.参照稍后将描述的图8e和图8f，虚设沟道结构dch可以包括贯穿第一初步堆叠结
构pst1的半导体图案108和110，并且虚设沟道结构dch可以是当形成第二孔h2时半导体图案108和110没有通过第二孔h2开放的结构。即使当第二孔h2没有与半导体图案108和110对准时，或者即使当第二孔h2没有形成得足够深以使半导体图案108和110的上部凹入时，也可以形成图3c所示的虚设沟道结构dch。
63.虚设沟道结构dch可以设置为穿透第一栅电极130。虚设沟道结构dch的上表面可以与居间绝缘层125的上表面基本上共面。虚设沟道结构dch可以包括具有凹陷的下半导体图案108和设置在下半导体图案108的凹陷上的上半导体图案110。下半导体图案108可以具有倾斜侧表面，使得上半导体图案110的设置在下半导体图案108的凹陷中的部分的宽度根据高宽比朝向衬底101变窄。上半导体图案110可以具有设置在下半导体图案108的凹陷中的第一图案111和在第一图案111上沿平行于衬底101的上表面的方向从第一图案111的最上端扩展的第二图案112。第一图案111的宽度可以朝向衬底101减小。第二图案112可以具有比第一图案111的宽度大的宽度。第二图案112的外侧表面可以从下半导体图案108的最上端延伸以形成曲面。第二图案112的宽度可以向上增大，但不限于此。
64.在虚设沟道结构dch上，可以设置第二堆叠结构st2，或者，在其中衬底101的第二区域的第二堆叠结构st2不与第一堆叠结构st1重叠的区域中，可以设置第一绝缘层225'。第一绝缘层225'的一部分可以在衬底101的第一区域中覆盖第二堆叠结构st2。虚设沟道结构dch可以设置在第二堆叠结构st2下方。
65.下半导体图案108和上半导体图案110可以包括诸如多晶硅或单晶硅的半导体材料，该半导体材料可以是未被掺杂的材料或包含p型或n型杂质的材料。在一些示例实施方式中，至少上半导体图案110可以是掺杂层，下半导体图案108可以是掺杂层或包括从上半导体图案110扩散的杂质的层。
66.在一些示例实施方式中，下半导体图案108和上半导体图案110可以包括第一杂质，上半导体图案110可以进一步包括第二杂质。第一杂质和第二杂质可以包括不同元素的杂质。第一杂质可以是通过在形成上半导体图案110的工艺中原位注入杂质而从上半导体图案110扩散到下半导体图案108的杂质。第一杂质可以是例如硼(b)、磷(p)和砷(as)中的至少一种。第二杂质可以包括碳(c)和/或氯(cl)。在一些示例实施方式中，第二杂质可以不扩散到下半导体图案108。
67.参照图3d，在虚设沟道结构dch中，上半导体图案110的结构可以不同。上半导体图案110可以包括第二下图案112a_2，该第二下图案112a_2在第一图案111、第二图案112a和下半导体图案108的外侧表面上具有从下半导体图案108的上端凸出的形状。第二下图案112a_2可以是在其中第二图案112a沿水平方向扩展的部分的下部图案。第二下图案112a_2可以是通过在居间绝缘层125的蚀刻工艺期间在外围区域下方进一步蚀刻而形成的图案。
68.图4a是示出根据本发明构思的示例实施方式的半导体器件的示例的剖视图。
69.参照图4a，半导体器件200a可以包括衬底101、第一堆叠结构st1、第二堆叠结构st2、沟道结构chc、分隔区域ms、居间绝缘层125和第一绝缘层225，如上面参照图1a、图2a和图3a所述。沟道结构chc可以由下沟道结构chl和上沟道结构chu形成而没有连接结构，并且可以包括掩埋沟道垫155。半导体器件200a可以进一步包括在第一绝缘层225上的上堆叠结构sst、穿透上堆叠结构sst的串选择沟道结构sch和在上堆叠结构sst上的第三绝缘层325。
70.上堆叠结构sst可以设置在沟道结构chc上。上堆叠结构sst可以包括交替堆叠的
上层间绝缘层320和上栅电极330。
71.上栅电极330可以是形成串选择晶体管的栅电极。上栅电极330也可以通过串选择分隔区域103p彼此分隔开。上栅电极330也可以通过分隔区域ms彼此分隔开。上栅电极330可以包括诸如多晶硅或单晶硅的半导体材料，该半导体材料可以是未被掺杂的材料或包含p型或n型杂质的材料。形成上栅电极330的栅电极层的数量可以为一个或两个或更多个，并且可以具有与存储单元的第一栅电极130和第二栅电极230不同的结构。
72.串选择分隔区域103p可以呈在至少一个方向上延伸的线或矩形的形式，但是也可以在至少一个方向上以z字形形式设置。
73.上层间绝缘层320可以分别设置在上栅电极330之间以及在最上面的上栅电极330上。上层间绝缘层320可以包括诸如硅氧化物或硅氮化物的绝缘材料。
74.串选择沟道结构sch可以通过使沟道结构chc的掩埋沟道垫155的上部部分地凹入而被设置，或者可以设置在掩埋沟道垫155上以接触掩埋沟道垫155的上表面。串选择沟道结构sch可以包括串选择沟道层140p、在串选择沟道层140p与上栅电极330之间的串选择栅极电介质层145p、在串选择沟道层140p内部的串选择沟道绝缘层148p以及覆盖串选择沟道绝缘层148p的上表面并电连接到串选择沟道层140p的串选择沟道垫150p。
75.串选择沟道结构sch可以在第二堆叠结构st2上以行和列设置为彼此间隔开，并且可以设置为与沟道结构chc重叠。串选择沟道结构sch可以设置为形成网格图案，或者可以在一个方向上以z字形形式设置。串选择沟道结构sch可以具有柱形状，并且可以具有倾斜侧表面，使得串选择沟道结构sch的宽度根据高宽比朝向衬底101变窄。串选择沟道结构sch可以穿透上栅电极330。串选择沟道层140p可以通过串选择栅极电介质层145p与上栅电极330电绝缘。串选择沟道结构sch可以具有比沟道结构chc的最大直径小的最大直径，但不限于此。
76.串选择沟道层140p可以具有与沟道层140相同或相似的结构，串选择沟道绝缘层148p可以具有与沟道绝缘层148相同或相似的结构。然而，串选择栅极电介质层145p可以由绝缘材料制成，并且可以包括与上层间绝缘层320相同的材料。串选择沟道层140p和串选择沟道绝缘层148p可以相比于沟道层140和沟道绝缘层148具有更小的宽度和更小的厚度。
77.串选择沟道垫150p可以包括串选择下垫lpp和串选择上垫upp。串选择沟道垫150p可以具有与沟道垫150相同或相似的结构。对于串选择沟道垫150p，上面对沟道垫150的描述可以相同或基本相同地适用。例如，串选择下垫lpp可以在串选择栅极电介质层145p的内侧表面之间具有凹陷，串选择上垫upp可以包括设置在该凹陷中的第三部分和在第三部分上沿平行于衬底101的上表面的方向从第三部分的上端扩展的第四部分。然而，串选择沟道垫150p的尺寸可以小于沟道垫150的尺寸。
78.在本说明书中，串选择沟道结构sch、串选择沟道层140p、串选择栅极电介质层145p、串选择沟道绝缘层148p和串选择沟道垫150p也可以被分别称为沟道结构、沟道层、栅极电介质层、沟道绝缘层和沟道垫。
79.图4b是示出根据本发明构思的示例实施方式的半导体器件的示例的剖视图。
80.参照图4b，在半导体器件200b中，与图4a的示例实施方式相比，沟道结构chb的结构可以不同。沟道结构chb可以包括下沟道结构chl、连接结构chm和上沟道结构chu。连接结构chm可以连接下沟道结构chl和上沟道结构chu。连接结构chm与上面参照图3a描述的连接
结构相同或基本相同，因此将省略其描述。
81.图4c是示出根据本发明构思的示例实施方式的半导体器件的示例的剖视图。
82.参照图4c，在半导体器件200c中，与图4b的示例实施方式中的沟道结构相比，沟道结构ch的结构可以不同。沟道结构ch可以包括沟道垫150。沟道垫150可以包括下垫lp和上垫up。沟道垫150与上面参照图2a描述的沟道垫相同或基本相同，因此将省略其描述。此外，半导体器件200c可以进一步包括第二绝缘层226。
83.图5a是示出根据本发明构思的示例实施方式的半导体器件的示例的剖视图。
84.参照图5a，半导体器件300a可以包括衬底101、在衬底101上的堆叠结构st、沟道结构chha、分隔区域ms、第一绝缘层225、上堆叠结构sst和串选择沟道结构sch。堆叠结构st可以包括交替堆叠的第一层间绝缘层120和第一栅电极130。沟道结构chha可以包括外延层105、沟道层140、栅极电介质层145、沟道绝缘层148和/或掩埋沟道垫155。上堆叠结构sst和串选择沟道结构sch与上面参照图4a描述的那些相同或基本相同，因此将省略其描述。
85.沟道结构chha可以设置为贯穿堆叠结构st。沟道结构chha的侧表面可以是基本上平坦的而没有弯曲部分。外延层105可以在沟道结构chha的下端处设置在衬底101上，并且可以设置在至少一个第一栅电极130的侧表面上。外延层105可以设置在衬底101的凹入区域中。外延层105的上表面的高度可以高于第一最下栅电极130l的上表面且低于紧接在第一最下栅电极130l上方的第一栅电极130的下表面，但不限于所示出的。在示例实施方式中，可以省略外延层105，在一些示例实施方式中，沟道层140可以直接连接到衬底101。
86.分隔区域ms可以包括绝缘材料和导电材料。在示例实施方式中，当分隔区域ms除了绝缘层之外还包括通过绝缘层与第一栅电极130间隔开的导电层时，分隔区域ms可以包括公共源极线。在一些示例实施方式中，绝缘层可以设置为覆盖导电层的侧表面。
87.图5b是示出根据本发明构思的示例实施方式的半导体器件的示例的剖视图。
88.参照图5b，在半导体器件300b中，沟道结构chhb的结构可以不同。沟道结构chhb可以包括沟道垫150。沟道垫150可以包括下垫lp和上垫up。沟道垫150与上面参照图2a描述的沟道垫相同或基本相同，因此将省略其描述。
89.图6是示出根据本发明构思的示例实施方式的半导体器件的示例的剖视图。
90.参照图6，半导体器件400可以包括衬底101、在衬底101上的堆叠结构st、第一绝缘层225和第二绝缘层226、沟道结构chhb和/或分隔区域ms。沟道结构chhb可以包括外延层105、沟道层140、栅极电介质层145、沟道绝缘层148和/或沟道垫150。沟道垫150可以包括下垫lp和上垫up。沟道垫150与上面参照图2a描述的沟道垫相同或基本相同，因此将省略其描述。
91.图7是示出根据本发明构思的示例实施方式的半导体器件的示例的局部放大剖视图。
92.参照图7，半导体器件500可以包括第一结构450、贯穿第一结构450的第一垂直结构410、在第一垂直结构410内部的第一绝缘结构420、在第一垂直结构410上的垫结构pad、在第一结构450上的第二结构550和/或贯穿第二结构550并连接到第一垂直结构410的第二垂直结构510。
93.第一结构450可以是包括如图1a
‑
1c和图3a
‑
6所示交替堆叠的第一层间绝缘层120和第一栅电极130的结构。在一些示例实施方式中，第一结构450可以由绝缘材料层形成。根
据示例实施方式，构成第一结构450的部件可以各种各样地改变。
94.第一垂直结构410可以设置为贯穿第一结构450的一部分。第一垂直结构410可以形成为围绕其中的第一绝缘结构420的环形形状，但是根据一些示例实施方式，第一垂直结构410可以具有诸如圆柱形状或棱柱形状的柱形状而没有第一绝缘结构。第一垂直结构410可以包括导电材料或绝缘材料。第一垂直结构410可以是与图2a的栅极电介质层145对应的结构，与下半导体结构430的下端的一部分接触的沟道层可以进一步设置在第一垂直结构410的内侧表面上。
95.垫结构pad可以设置在第一垂直结构410上。垫结构pad可以包括下半导体结构430和在下半导体结构430上的上半导体结构440，下半导体结构430具有从上表面向下凹入的凹陷，上半导体结构440设置在该凹陷上并具有扩展部分，该扩展部分具有从下半导体结构430的侧表面突出的侧表面。扩展部分的宽度可以大于第一垂直结构410的上端的最大宽度。上面对图2a所示的下垫lp和上垫up的描述可以分别等同地适用于下半导体结构430和上半导体结构440。
96.下半导体结构430可以包括硅和第一杂质，上半导体结构440可以包括硅、第一杂质和第二杂质。第二杂质可以包括例如碳(c)和/或氯(cl)。下半导体结构430与上半导体结构440之间的边界或下半导体结构430的凹陷可以通过分析垫结构pad中第二杂质的分布来确认。这也适用于参照图1a至图6描述的沟道垫、串选择沟道垫和虚设沟道结构。
97.根据本发明构思的技术思想，可以引入垫结构pad以连接第一垂直结构410和第二垂直结构510。因为垫结构pad提供比第一垂直结构410的宽度大的宽度，所以第一垂直结构410可以通过垫结构pad稳定地连接到第二垂直结构510。特别地，当第一垂直结构410和第二垂直结构510的宽度较小时，在难以形成沿垂直方向对准的第一垂直结构410和第二垂直结构510时，可以引入垫结构pad使得第二垂直结构510可以稳定地连接到第一垂直结构410。
98.第二结构550可以是包括如图1a
‑
3b和图4a
‑
6所示交替堆叠的第二层间绝缘层220和第二栅电极230的结构。在一些示例实施方式中，第二结构550可以由绝缘材料层形成。根据示例实施方式，构成第二结构550的结构可以各种各样地改变。第二结构550可以是例如与图1a的第二绝缘层226对应的层或与图4a的第三绝缘层325对应的层。
99.第二垂直结构510可以设置为贯穿第二结构550的一部分。第二垂直结构510可以具有柱形状，诸如圆柱或棱柱。第二垂直结构510可以包括导电材料。第二垂直结构510可以是与图1a
‑
2e和图4a
‑
6的接触插塞cp对应的结构。
100.图8a至图8l是示出根据本发明构思的示例实施方式的制造半导体器件的方法的示例的剖视图。
101.参照图8a，可以在衬底101上形成第一水平牺牲层102和第二水平牺牲层102m以及第二水平导电层106。通过在衬底101上交替地堆叠第一牺牲层129和第一层间绝缘层120，可以形成第一初步堆叠结构pst1。可以在第一初步堆叠结构pst1上形成居间绝缘层125。可以形成第一孔h1，其贯穿第一水平牺牲层102和第二水平牺牲层102m、第二水平导电层106、第一初步堆叠结构pst1以及居间绝缘层125。可以形成第一牺牲半导体图案108a，其填充第一孔h1的一部分。
102.第一水平牺牲层102和第二水平牺牲层102m可以是通过后续工艺用第一水平导电
层104替换的层。第一水平牺牲层102可以分别设置在第二水平牺牲层102m上方和下方。
103.第一牺牲层129可以是通过后续工艺用第一栅电极130替换的层。第一牺牲层129可以由可利用相对于第一层间绝缘层120的蚀刻选择性被蚀刻的材料形成。例如，第一层间绝缘层120可以由硅氧化物和硅氮化物中的至少一种形成，第一牺牲层129可以由选自硅、硅氧化物、硅碳化物和硅氮化物的与第一层间绝缘层120不同的材料制成。在示例实施方式中，第一层间绝缘层120的厚度可以不全是相同的。例如，最下面的第一层间绝缘层120可以形成得相对薄。第一层间绝缘层120和第一牺牲层129的厚度以及构成膜(constituent film)的数量可以从所示出的那些各种各样地改变。
104.第一孔h1可以贯穿第一水平牺牲层102和第二水平牺牲层102m、第二水平导电层106、第一初步堆叠结构pst1和/或居间绝缘层125。第一孔h1可以形成为部分地进入衬底101的上部。第一牺牲层129和第一层间绝缘层120的侧表面可以被第一孔h1暴露。
105.第一牺牲半导体图案108a可以形成为填充第一孔h1的一部分。第一牺牲半导体图案108a可以共形地覆盖第一孔h1的内壁，并且可以形成为覆盖居间绝缘层125的上表面。第一牺牲半导体图案108a可以形成为具有从其上表面朝向衬底101延伸的深凹槽或凹陷。第一牺牲半导体图案108a可以由诸如多晶硅或单晶硅的半导体材料形成，该半导体材料可以是未被掺杂的材料。
106.参照图8b，可以去除第一牺牲半导体图案108a的一部分以形成下半导体图案108。
107.去除第一牺牲半导体图案108a的一部分可以包括使用第一蚀刻工艺的工艺。第一蚀刻工艺可以例如作为干蚀刻工艺被执行。在第一蚀刻工艺中使用的气体可以包括例如cl2、f2、hbr和hcl中的至少一种。通过干蚀刻工艺，下半导体图案108可以形成为具有例如“u”形、“v”形或其类似形状的凹陷或凹槽。根据示例实施方式，下半导体图案108的最上端的高度可以各种各样地改变。例如，通过去除第一牺牲半导体图案108a的一部分使得下半导体图案108的最上端具有从最上面的第一牺牲层129的上表面起的第一高度h1，下半导体图案108可以被形成。
108.参照图8c，可以相对于下半导体图案108选择性地去除居间绝缘层125的一部分，以形成第一扩展区域e1。
109.形成第一扩展区域e1可以包括使用第二蚀刻工艺的工艺。第二蚀刻工艺可以例如通过湿蚀刻工艺被执行。在第二蚀刻工艺中使用的气体可以包括例如hf、nf3和nh3中的至少一种。通过在第二蚀刻工艺中使用的气体，与第一扩展区域e1相邻的居间绝缘层125可以包括氟(f)作为杂质。居间绝缘层125可以通过第二蚀刻工艺被各向同性地蚀刻。居间绝缘层125的一部分可以通过第二蚀刻工艺被选择性地去除，第一水平牺牲层102和第二水平牺牲层102m、第二水平导电层106以及第一初步堆叠结构pst1可以由下半导体图案108保护。
110.在形成第一扩展区域e1的步骤中，因为下半导体图案108用作掩模，所以在居间绝缘层125的与下半导体图案180的最上端相邻的一个区域中，第一扩展区域e1可以形成为在平行于衬底101的上表面的方向上从下半导体图案108的上端扩展。第一扩展区域e1的下端可以定位成与从最上面的第一牺牲层129的上表面起的第一高度h1一样高。根据示例实施方式，第一扩展区域e1在水平方向上从下半导体图案108的最上端延伸的第一距离d1可以各种各样地修改。
111.参照图8d，可以形成上半导体图案110，其填充第一孔h1和第一扩展区域e1。
112.上半导体图案110可以包括第一图案111和第二图案112，第一图案111填充在第一孔h1中的下半导体图案108的内侧表面之间，第二图案112设置在第一图案111上并填充在第一扩展区域e1的内侧表面之间。第二图案112可以形成为覆盖居间绝缘层125的上表面。上半导体图案110可以包括诸如多晶硅或单晶硅的半导体材料，该半导体材料可以是未被掺杂的材料或包含p型或n型杂质的材料。
113.在形成上半导体图案110的步骤中，可以原位注入杂质。杂质可以包括例如硼(b)、磷(p)、砷(as)、碳(c)和氯(cl)中的至少一种。在所述杂质之中，硼(b)、磷(p)和砷(as)可以扩散到下半导体图案108中，但是碳(c)和氯(cl)可以不扩散到下半导体图案108中。
114.参照图8e和图8f，可以平坦化上半导体图案110和居间绝缘层125的上表面。通过在居间绝缘层125上交替地堆叠第二牺牲层229和第二层间绝缘层220，可以形成第二初步堆叠结构pst2。可以形成第二孔h2，其贯穿第二初步堆叠结构pst2。可以形成在第二初步堆叠结构pst2上的第一绝缘层225。可以形成上分隔区域103，其贯穿第二初步堆叠结构pst2的一部分。
115.第二牺牲层229可以是通过后续工艺用第二栅电极230替换的层。第二牺牲层229和第二层间绝缘层220的描述分别与第一牺牲层129和第一层间绝缘层120的描述相同，因此将省略其描述。
116.第二孔h2可以穿过第二初步堆叠结构pst2以部分地进入上半导体图案110的上部。第二牺牲层229和第二层间绝缘层220的侧表面可以被第二孔h2暴露。上半导体图案110的凹入的上表面可以被第二孔h2部分地暴露。
117.参照图8f和图8g，可以通过第二孔h2去除上半导体图案110和下半导体图案108，可以在其中去除了上半导体图案110和下半导体图案108的区域中以及在第二孔h2中形成栅极电介质层145、沟道层140和/或沟道绝缘层148。沟道绝缘层148的上部可以被部分地去除以形成位于沟道层140的上端下方的凹陷148r。
118.参照图8h，可以去除沟道层140的上部的一部分。
119.沟道层140可以相对于栅极电介质层145、沟道绝缘层148和/或第一绝缘层225被选择性地去除。沟道层140的上端可以设置在栅极电介质层145的上端下方。沟道层140的上部可以被部分地去除，使得沟道层140的上端位于与沟道绝缘层148的凹陷148r的最上端相同的水平。
120.参照图8i，可以在其中去除了沟道绝缘层148和沟道层140的区域上形成第一初步垫lc。
121.第一初步垫lc可以共形地形成为覆盖沟道绝缘层148和沟道层140的最上端，并覆盖栅极电介质层145的内侧表面。第一初步垫lc可以形成为覆盖第一绝缘层225的上表面。第一初步垫lc可以由诸如多晶硅或单晶硅的半导体材料形成，该半导体材料可以是未被掺杂的材料。
122.参照图8j，可以去除第一初步垫lc的一部分以形成下垫lp。去除第一初步垫lc的一部分可以包括执行与上面参照图8b所述相同的工艺。然而，与在图8b的步骤中不同，形成在下垫lp中的凹陷或凹槽的深度可以相对较小。
123.参照图8k，通过相对于下垫lp选择性地去除栅极电介质层145的一部分和第一绝缘层225的一部分，可以形成第二扩展区域e2。形成第二扩展区域e2可以包括执行与上面参
照图8c所述相同的工艺。
124.参照图8k和图8l，可以形成上垫up，其填充下垫lp的凹陷和第二扩展区域e2。可以使上垫up和第一绝缘层225的上表面平坦化，并且可以形成由下垫lp和上垫up组成的沟道垫150。可以形成贯穿第一初步堆叠结构pst1和第二初步堆叠结构pst2的开口op，并且可以通过开口op去除第一牺牲层129和第二牺牲层229。通过将导电材料掩埋在其中通过开口op去除了第一牺牲层129和第二牺牲层229的区域中，可以形成第一栅电极130和第二栅电极230。可以去除第一水平牺牲层102和第二水平牺牲层102m以形成第一水平导电层104。
125.开口op可以通过使用光刻工艺形成掩模层并各向异性地蚀刻第一初步堆叠结构pst1和第二初步堆叠结构pst2而形成。开口op可以在对应于分隔区域ms的位置处形成为沟槽形状。在本步骤中，衬底101可以在开口op下方被暴露。第一栅电极130和第二栅电极230可以包括金属、多晶硅或金属硅化物材料。开口op可以提供用于形成第一栅电极130和第二栅电极230的材料的转移路径。沟道垫150的上表面可以通过进行平坦化处理被平坦化，第二绝缘层226可以形成在第一绝缘层225上，并且开口op可以形成为从第二绝缘层226的上部向下延伸。
126.在形成第一栅电极130和第二栅电极230之后，可以通过另外的工艺去除沉积在开口op中的形成第一栅电极130和第二栅电极230的材料。
127.可以通过开口op去除第一水平牺牲层102和第二水平牺牲层102m。在本步骤中，也可以去除栅极电介质层145的与第一水平牺牲层102和第二水平牺牲层102m接触的部分。可以在其中去除了第一水平牺牲层102和第二水平牺牲层102m的区域中形成第一水平导电层104。第一水平导电层104可以形成为在其中去除了栅极电介质层145的一部分的区域中直接接触沟道层140。
128.可以将绝缘材料嵌入开口op中以形成分隔区域ms。然后，可以进一步形成第二绝缘层226的一部分，并且可以形成接触插塞cp。
129.图9a至图9g是示出根据本发明构思的示例实施方式的制造半导体器件的方法的示例的剖视图。图9a至图9g示出了用于形成图4a中由“c”指出的部分的制造半导体器件的方法的示例。可以执行图9a至图9g的制造步骤以制造包括上堆叠结构sst和包含串选择沟道垫150p的串选择沟道结构sch的半导体器件的示例实施方式。
130.参照图9a，可以在第一绝缘层225上交替地堆叠上栅电极330和上层间绝缘层320。
131.上栅电极330可以是形成串选择晶体管的栅电极。上栅电极330可以包括诸如多晶硅或单晶硅的半导体材料，该半导体材料可以是未被掺杂的材料或包含p型或n型杂质的材料。
132.上层间绝缘层320可以包括诸如硅氧化物或硅氮化物的绝缘材料。
133.参照图9b，可以形成穿过上栅电极330和上层间绝缘层320的串选择分隔区域103p，可以形成串选择栅极电介质层145p、串选择沟道层140p和/或串选择沟道绝缘层148p。可以部分地去除串选择沟道绝缘层148p的上部以形成凹陷，该凹陷设置得低于串选择沟道层140p的上端。
134.参照图9c，可以部分地去除串选择沟道层140p的上部。串选择沟道层140p可以相对于串选择栅极电介质层145p、串选择沟道绝缘层148p和/或上层间绝缘层320被选择性地去除。
135.参照图9d，可以在从中去除了串选择沟道绝缘层148p和串选择沟道层140p的区域上形成第一上初步垫lca。形成第一上初步垫lca可以包括执行与上面参照图8i所述相同的工艺。
136.参照图9e，可以去除第一上初步垫lca的一部分以形成串选择下垫lpp。形成串选择下垫lpp可以包括执行与上面参照图8j所述相同的工艺。然而，串选择下垫lpp可以相比于下垫lp在尺寸上相对更小。
137.参照图9f，通过相对于串选择下垫lpp选择性地去除串选择栅极电介质层145p的一部分和上层间绝缘层320的一部分，可以形成第三扩展区域e3。形成第三扩展区域e3可以包括执行与上面参照图8k所述相同的工艺。
138.参照图9g，可以形成串选择上垫upp，其填充串选择下垫lpp的凹陷和第三扩展区域e3。可以使串选择上垫upp和上层间绝缘层320的上表面平坦化，以形成由串选择下垫lpp和串选择上垫upp组成的串选择沟道垫150p。
139.参照回图4a，可以形成第三绝缘层325，可以形成贯穿第三绝缘层325、上堆叠结构sst、第一绝缘层225、第二堆叠结构st2、居间绝缘层125和第一堆叠结构st1的开口，并且可以如上面参照图8l所述通过该开口形成栅电极和第一水平导电层。该开口可以用绝缘材料填充。可以形成接触插塞cp，其贯穿第三绝缘层325并电连接到串选择沟道垫150p。
140.如上所述，根据本发明构思，在沟道结构所连接到的区域中，可以提供在水平方向上扩展的连接结构，使得上沟道结构可以稳定地连接到下沟道结构。在沟道结构的上部，可以提供在水平方向上扩展的垫，使得上结构可以稳定地连接到下结构。
141.虽然上面已经示出和描述了示例实施方式，但是对本领域技术人员将明显的是，在不脱离本发明构思的如由所附权利要求限定的范围的情况下可以进行修改和变化。
142.本技术要求享有2020年4月1日在韩国知识产权局提交的韩国专利申请第10
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2020
‑
0039627号的优先权权益，该韩国专利申请的公开内容通过引用全文合并于此。